JPS5864828A - Ｃｍｏｓ論理回路装置 - Google Patents
Ｃｍｏｓ論理回路装置Info
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- JPS5864828A JPS5864828A JP56163611A JP16361181A JPS5864828A JP S5864828 A JPS5864828 A JP S5864828A JP 56163611 A JP56163611 A JP 56163611A JP 16361181 A JP16361181 A JP 16361181A JP S5864828 A JPS5864828 A JP S5864828A
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- Japan
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- vdd
- cmos inverter
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＩＣ，ＬＳＩなどで使用されるＣＭＯＳ論
理回路装置に関する。
理回路装置に関する。
ＩＣ，ＬＳＩなどにおけるＣＭＯＳ論理回路では、第１
図に示すインバータ１０が基本構成の回路となっている
。１１はｐチャンネルＭＯ８−ＦＥＴ（以下ｐ−ＭＯＢ
−ＰＥＴと記す）、１２はｎチａ（ンネルＭＯ８−ＦＥ
Ｔ （以下ｎ−ＭＯ８−ＦＥＴと記１す）で、各ＦＥＴ
１１ 、１ ｊのザブストレートはそれぞれのドレイ
ンに接続され、それらのドレインにはグラス電源電位ｖ
ＤＤ％および接地電源電位Ｖｌｌが供給されている。そ
して、ＭＯＳ−ＦＥＴ Ｉ Ｊ 、 Ｊ ２のｆ−）相
互接続点ａがＣＭＯＳインバータ１゜の入力端となり、
０ＭＯ８−ＦＥＴ １１ 、１ ｊのドレインの相互接
続点すがインバータ１ｏの出力端となっている。
図に示すインバータ１０が基本構成の回路となっている
。１１はｐチャンネルＭＯ８−ＦＥＴ（以下ｐ−ＭＯＢ
−ＰＥＴと記す）、１２はｎチａ（ンネルＭＯ８−ＦＥ
Ｔ （以下ｎ−ＭＯ８−ＦＥＴと記１す）で、各ＦＥＴ
１１ 、１ ｊのザブストレートはそれぞれのドレイ
ンに接続され、それらのドレインにはグラス電源電位ｖ
ＤＤ％および接地電源電位Ｖｌｌが供給されている。そ
して、ＭＯＳ−ＦＥＴ Ｉ Ｊ 、 Ｊ ２のｆ−）相
互接続点ａがＣＭＯＳインバータ１゜の入力端となり、
０ＭＯ８−ＦＥＴ １１ 、１ ｊのドレインの相互接
続点すがインバータ１ｏの出力端となっている。
コノヨうに構成された０ＭＯ８（ンパー１１１０ニオイ
て、ｐ−Ｗ）Ｂ−ＦＥＴ １１ （Ｄ閾値電圧をＶｔｈ
ｐとし、ｎ−ｈＡＤＢ−ＦＥＴ Ｉ Ｊ （７）閾値電
圧をＶｌ−とする払このＣＭＯＳインバータ１０の回路
閾値電圧ＶｔｈＣは次の第（１）式で与えられる。
て、ｐ−Ｗ）Ｂ−ＦＥＴ １１ （Ｄ閾値電圧をＶｔｈ
ｐとし、ｎ−ｈＡＤＢ−ＦＥＴ Ｉ Ｊ （７）閾値電
圧をＶｌ−とする払このＣＭＯＳインバータ１０の回路
閾値電圧ＶｔｈＣは次の第（１）式で与えられる。
Ｖｔｈｃ＝（（ＥＶｏｎ ＋ＶｔｂＪＩＩ−（！ １Ｖ
ｔｈｐｌ ）／（１＋（Ｘ）・”（１）なお、αはｐ−
ＭＯＳ−ＦＥＴのコンダクタンスβ、とｎ−ＭＯＳ −
ＦＩＴのコンダクタンスβＮの比の平方根、すなわちα
＝メ石書７人で与えられるものである。
ｔｈｐｌ ）／（１＋（Ｘ）・”（１）なお、αはｐ−
ＭＯＳ−ＦＥＴのコンダクタンスβ、とｎ−ＭＯＳ −
ＦＩＴのコンダクタンスβＮの比の平方根、すなわちα
＝メ石書７人で与えられるものである。
通常このようなＣＭＯＳインバータ１ｏの回路閾値電圧
ｖｔｈＣＦｉ、ノイズマージンをｒＨＪＬ／ベル、ｒＬ
Ｊレベルで等しくするためにＮＶｔｈｐｌ” ＩＶｔｈ
ｘｌ Ｊ オ！ヒｒ （ＥＷ Ｉ Ｊ トＬ、テ、ｒ
ＶＤＤ ／ ２ Ｊ近辺になるように設計される。しか
し、ＣＭＯＢ論理回路と、ＴＴＬなどの０ＭＯ８以外の
回路とのインターフェースにおいては、回路閾値電圧Ｖ
ｔｈｃをｒＶＤｎ／２４から変更したい場合が生ずる。
ｖｔｈＣＦｉ、ノイズマージンをｒＨＪＬ／ベル、ｒＬ
Ｊレベルで等しくするためにＮＶｔｈｐｌ” ＩＶｔｈ
ｘｌ Ｊ オ！ヒｒ （ＥＷ Ｉ Ｊ トＬ、テ、ｒ
ＶＤＤ ／ ２ Ｊ近辺になるように設計される。しか
し、ＣＭＯＢ論理回路と、ＴＴＬなどの０ＭＯ８以外の
回路とのインターフェースにおいては、回路閾値電圧Ｖ
ｔｈｃをｒＶＤｎ／２４から変更したい場合が生ずる。
コノヨうな場合、ｒ １Ｖｉｈｐ Ｉ ＝ ＩＶｔｂＮ
Ｉ Ｊとすると第（１）式においてインバータのＭＯＢ
−ＦＥＴのコンダクタンスβ２．βとを変更しなければ
ならないが、βｐ、βＮはチップにおけるＭＯＢ−ＦＥ
Ｔの占有面積に比例する０例えば、ｒ ＶＤＤ ＝ ５
Ｖ Ｊ、ｒ ＩＶｔｈｘ Ｉ ＝ １Ｖｔｈｐ ｌ＝
ｘ Ｖ Ｊとして、ＣＭＯＳインバータＩＱの回路−値
ｖ ｔｈｃを１．５ｖに設定しようとすると、［βｐ／
β、＝１／２５」となり、チップにおける回路の占有面
積はおよそ２６倍となることＫなる。このように美大に
広い面積をチップで占めることは設計上好ましくなく、
また回路の入力容量の増加を引き起こす可歯ヒ性この発
明は上記のような点に鑑みなされたもので、集積回路な
どのチップにおいて、小さい占有面積でＣＭＯＳインバ
ータの閾値電圧ｖｔｈｃを容易に変更しうるＣＭＯ８論
理回路を提供しようとするものである。
Ｉ Ｊとすると第（１）式においてインバータのＭＯＢ
−ＦＥＴのコンダクタンスβ２．βとを変更しなければ
ならないが、βｐ、βＮはチップにおけるＭＯＢ−ＦＥ
Ｔの占有面積に比例する０例えば、ｒ ＶＤＤ ＝ ５
Ｖ Ｊ、ｒ ＩＶｔｈｘ Ｉ ＝ １Ｖｔｈｐ ｌ＝
ｘ Ｖ Ｊとして、ＣＭＯＳインバータＩＱの回路−値
ｖ ｔｈｃを１．５ｖに設定しようとすると、［βｐ／
β、＝１／２５」となり、チップにおける回路の占有面
積はおよそ２６倍となることＫなる。このように美大に
広い面積をチップで占めることは設計上好ましくなく、
また回路の入力容量の増加を引き起こす可歯ヒ性この発
明は上記のような点に鑑みなされたもので、集積回路な
どのチップにおいて、小さい占有面積でＣＭＯＳインバ
ータの閾値電圧ｖｔｈｃを容易に変更しうるＣＭＯ８論
理回路を提供しようとするものである。
以下図面を参照してこの発明の一実施例を説明する。第
２図はその構成を示すもので、第１図と同様にドレイン
を直列に接続し、ｆ−）を相互接続された第１のｐ−Ｍ
ＯＢ−ＦＥＴ １１および第２のｎ−ＭＱＢ−ＦＥＴ
１ ｊによってＣＭＯＳインバータＩＯを構成し、これ
らのＭＯＢ−ＦＥＴ Ｉ Ｊ 、 Ｊ ２のサブストレ
ートはグラス電源電位ＶＤＤおよび接地電源電位Ｖｌｌ
にそれぞれ設定する。そして、この１対のＭＯＢ−ＦＥ
Ｔ １１ 、１２のダート相互接続点が入力端ａとなり
、直列接続の接続点が出力端すとなっている。また、こ
のインバータ１０のグラス電源ＶＤＤ側、すなわち第１
のｐ−ＭＯＢ−ＦＥＴ １１のソース側の０点に、さら
に第３のｎ−ＭＯＢ−ＦＥＴ １ Ｂのソースを接続す
る。菌３Ｏｎ−ＭＯＢ−ＦＥＴ １３は、そのダートお
よびドレインにグラス電源電圧ＶＤＤが印加されておシ
、飽和領域の動作状態に設定しである。
２図はその構成を示すもので、第１図と同様にドレイン
を直列に接続し、ｆ−）を相互接続された第１のｐ−Ｍ
ＯＢ−ＦＥＴ １１および第２のｎ−ＭＱＢ−ＦＥＴ
１ ｊによってＣＭＯＳインバータＩＯを構成し、これ
らのＭＯＢ−ＦＥＴ Ｉ Ｊ 、 Ｊ ２のサブストレ
ートはグラス電源電位ＶＤＤおよび接地電源電位Ｖｌｌ
にそれぞれ設定する。そして、この１対のＭＯＢ−ＦＥ
Ｔ １１ 、１２のダート相互接続点が入力端ａとなり
、直列接続の接続点が出力端すとなっている。また、こ
のインバータ１０のグラス電源ＶＤＤ側、すなわち第１
のｐ−ＭＯＢ−ＦＥＴ １１のソース側の０点に、さら
に第３のｎ−ＭＯＢ−ＦＥＴ １ Ｂのソースを接続す
る。菌３Ｏｎ−ＭＯＢ−ＦＥＴ １３は、そのダートお
よびドレインにグラス電源電圧ＶＤＤが印加されておシ
、飽和領域の動作状態に設定しである。
このように構成された回路において、第３０ａ−ＭＯＢ
−ＦＥＴ ｒ Ｊ ＯＨ値電圧をＶｔｈＮとすると、第
３Ｏｎ−ＷＥ）Ｂ−ＦＥＴ Ｉ Ｊおよび第１のｐ−Ｍ
ＯＢ−ＦＥＴ １１の接続点Ｃの電位ｖ６、すなわちＣ
ＭＯＳインバータ１０に供給される電圧はｒ ＶｐＤ−
ｖｔｈｘ Ｊに設定される。従りて、このＣＭＯＳイン
バータ１？の閾値電圧ｖ ｔｈｃはｒ （ＶＤＤ Ｖ
ｔｈｘ ）／ ２ Ｊとなり、ここで例えばｒ ■ｏｎ
＝ ５ Ｖ Ｊ、「ｖＬＭ ＝ Ｉ Ｖ 」とすると
、回路閾値電圧ｖｔｈｃはｒ （５−１）／２＝２ＶＪ
になる。このようにして、チップにおける占有面積が友
かだかおよそ１．５倍になるたけで、回路閾値電圧ｖｔ
ｈｃを下げることができる。
−ＦＥＴ ｒ Ｊ ＯＨ値電圧をＶｔｈＮとすると、第
３Ｏｎ−ＷＥ）Ｂ−ＦＥＴ Ｉ Ｊおよび第１のｐ−Ｍ
ＯＢ−ＦＥＴ １１の接続点Ｃの電位ｖ６、すなわちＣ
ＭＯＳインバータ１０に供給される電圧はｒ ＶｐＤ−
ｖｔｈｘ Ｊに設定される。従りて、このＣＭＯＳイン
バータ１？の閾値電圧ｖ ｔｈｃはｒ （ＶＤＤ Ｖ
ｔｈｘ ）／ ２ Ｊとなり、ここで例えばｒ ■ｏｎ
＝ ５ Ｖ Ｊ、「ｖＬＭ ＝ Ｉ Ｖ 」とすると
、回路閾値電圧ｖｔｈｃはｒ （５−１）／２＝２ＶＪ
になる。このようにして、チップにおける占有面積が友
かだかおよそ１．５倍になるたけで、回路閾値電圧ｖｔ
ｈｃを下げることができる。
第３図は、上記実施例の第３Ｏｎ−ＭｏＳ−ＦＥＴ１３
Ｃ）ｔｆＸトＶ−ＦＣ）電位ｔ、Ｖｃ （＝ ＶＤＤ
−ＶｔｈＮ）から接地電位に変更した場合の実施例であ
る。
Ｃ）ｔｆＸトＶ−ＦＣ）電位ｔ、Ｖｃ （＝ ＶＤＤ
−ＶｔｈＮ）から接地電位に変更した場合の実施例であ
る。
このようにすると第３のｎ−ＭＯＢ−ＦＥＴ １３がノ
（ツクｌ’ −） （ｂａｅｋｇａｔ＊ ）効果をうけ
、この第３のｎ−ＭＯＢ−ＦＥＴ １３の閾値電圧Ｖｔ
ｈＮが高くなる。なお、そのときのｎ−ＭＯＢ−ＦＥＴ
の閾値電圧は次式で得られる。
（ツクｌ’ −） （ｂａｅｋｇａｔ＊ ）効果をうけ
、この第３のｎ−ＭＯＢ−ＦＥＴ １３の閾値電圧Ｖｔ
ｈＮが高くなる。なお、そのときのｎ−ＭＯＢ−ＦＥＴ
の閾値電圧は次式で得られる。
Ｖｔｈｍ ＝ −Ｋ〆ｄ＠ ＋ Ｖｉａ〒Ｖ＋１ｍ上式
中のＶＢｏ ＦｉＭｏ８−ＦＢＴに印加されるバックダ
ート電圧で、Ｋ、φｓ、■□はそれぞれ次式で表現され
るものである。
中のＶＢｏ ＦｉＭｏ８−ＦＢＴに印加されるバックダ
ート電圧で、Ｋ、φｓ、■□はそれぞれ次式で表現され
るものである。
Ｋ ＝ （ｔａｘ／’ｏｘ ）メ７τｉ玉φ、＝２φｒ
Ｖｓｓ ” （ｔａｘ／’ｏｘ ） ・
Ｑｌｌｌここでｔ。Ｘは酸化シリコン膜の厚さ、６ｏｚ
は酸化シリコンの誘電率、９は単位電荷、−１はシリコ
ンの誘電率、Ｎは基板のキャリア濃度（夕１０１５ ）
、φＶ／ｆｉフェルミポテンシャル、ｋはデルラマン定
数、Ｑｌ、ｒｉ固定表面電荷濃度をそれぞれ示す。この
ようにして、第３図の場合、０点の電位Ｖ、ｌｌ１ｒ
Ｖ、 ｚ ３．５Ｖ 」ｇｍトナツーｃ、回路閾値電圧
ｒ Ｖｔｈｃ夕１．７５ＶＪを得ることができる。
Ｑｌｌｌここでｔ。Ｘは酸化シリコン膜の厚さ、６ｏｚ
は酸化シリコンの誘電率、９は単位電荷、−１はシリコ
ンの誘電率、Ｎは基板のキャリア濃度（夕１０１５ ）
、φＶ／ｆｉフェルミポテンシャル、ｋはデルラマン定
数、Ｑｌ、ｒｉ固定表面電荷濃度をそれぞれ示す。この
ようにして、第３図の場合、０点の電位Ｖ、ｌｌ１ｒ
Ｖ、 ｚ ３．５Ｖ 」ｇｍトナツーｃ、回路閾値電圧
ｒ Ｖｔｈｃ夕１．７５ＶＪを得ることができる。
第４図に示す実施例は、第２図の実施例における第３の
ｒｓ−ＭＯＳ−ＦＥＴ １３の代わシに、飽和領域で動
作するｎ−ＭＯＳ−ＦＥＴ Ｚ ｊ ｍ 、 １ ’３
ｂを２段直列に接続したもので置き換えたものである
。
ｒｓ−ＭＯＳ−ＦＥＴ １３の代わシに、飽和領域で動
作するｎ−ＭＯＳ−ＦＥＴ Ｚ ｊ ｍ 、 １ ’３
ｂを２段直列に接続したもので置き換えたものである
。
この場合、ｒ ｖｔｈＣ＝ （ＶＤＤ −２Ｖｔｈｘ
） ／ ２ Ｊ （！： ナシ、前記実施例と同様にｒ
ＶＤＤ ＝ ５ＶＪ、ｒＶｔｈ）Ｉ＝１■」とすれば
ｒ ｖｔｈｃ” １．５ Ｖ Ｊを得ることができ、こ
のときの回路面積はたかだかおよそ２倍になる程度であ
る。
） ／ ２ Ｊ （！： ナシ、前記実施例と同様にｒ
ＶＤＤ ＝ ５ＶＪ、ｒＶｔｈ）Ｉ＝１■」とすれば
ｒ ｖｔｈｃ” １．５ Ｖ Ｊを得ることができ、こ
のときの回路面積はたかだかおよそ２倍になる程度であ
る。
第５図に示す実施例は、第２図における第３Ｏｎ−ＭＯ
Ｓ−ＦＥＴ １ Ｂをｐ−ＭＯＢ−ＦＥＴ １４で置き
換えたもので、同様にｖｏの電位はｐ−ＭＯＳ−ＰＥＴ
の閾値電圧分だけ下がシ、回路閾値を下げることができ
る。
Ｓ−ＦＥＴ １ Ｂをｐ−ＭＯＢ−ＦＥＴ １４で置き
換えたもので、同様にｖｏの電位はｐ−ＭＯＳ−ＰＥＴ
の閾値電圧分だけ下がシ、回路閾値を下げることができ
る。
このように、グラス電源ＶＤＤと、ＣＭＯＳインバータ
１０のｐ−ＭＯＳ−ＦＥＴのソースとの藺に、飽和領域
で動作するＭＯＳ−ＦＥＴを１段あるいは複数段、直列
に挿入することにより、チップ上で広い面積を占ること
なく回路閾値電圧を希望する値に下げることができる。
１０のｐ−ＭＯＳ−ＦＥＴのソースとの藺に、飽和領域
で動作するＭＯＳ−ＦＥＴを１段あるいは複数段、直列
に挿入することにより、チップ上で広い面積を占ること
なく回路閾値電圧を希望する値に下げることができる。
一方、逆に回路閾値を上昇させる場合は前記回路閾値を
下げる場合と同様の考え方で、ＣＭＯＳインバータの接
地側に飽和領域で動作するＭＯＳ−ＦＥＴを直列に挿入
すれは良い。
下げる場合と同様の考え方で、ＣＭＯＳインバータの接
地側に飽和領域で動作するＭＯＳ−ＦＥＴを直列に挿入
すれは良い。
第６図は、第１のｐ−ＭＯＳ−ＦＥＴ １１ オよび第
２Ｏｎ−ＭＯＳ−ＦＥＴ１２で構成された上記例−と同
様のＣＭＯＳインバーター０に、第３のｐ −ＭＯＢ−
ＦＥＴ １５を介して接地電位を与えるようにして構成
したものである。すなわち、ＣＭＯＳインバーター０の
第２のｎ−ＭＯＢ−ＦＥＴ １２のソースは、第３のｐ
−ＭＯＳ−ＦＥＴ １５のドレインと接続され、この接
続点を０点とすると、・点の電位が第３のｐ−ＭＯＳ−
ＦＥＴ １５のサブストレートに与えられている。そし
て、このＭＯＳ−ＰＥＴ Ｊ ５のソースおよびダート
は、接地電源ｖ１．に接続されている。
２Ｏｎ−ＭＯＳ−ＦＥＴ１２で構成された上記例−と同
様のＣＭＯＳインバーター０に、第３のｐ −ＭＯＢ−
ＦＥＴ １５を介して接地電位を与えるようにして構成
したものである。すなわち、ＣＭＯＳインバーター０の
第２のｎ−ＭＯＢ−ＦＥＴ １２のソースは、第３のｐ
−ＭＯＳ−ＦＥＴ １５のドレインと接続され、この接
続点を０点とすると、・点の電位が第３のｐ−ＭＯＳ−
ＦＥＴ １５のサブストレートに与えられている。そし
て、このＭＯＳ−ＰＥＴ Ｊ ５のソースおよびダート
は、接地電源ｖ１．に接続されている。
このような構成の回路においては、・点の電位が第２の
ｐ−ＭＯＳ−Ｆ’ＥＴ １５ （Ｄ閾値電圧ＶｔｈＮと
なるため、ＣＭＯＳインバーター０の閾値電圧Ｖｔｈｃ
′はｒ （ＶＤＤ −ＩＶｔｈｐ ｌ ）／２＋ ＩＶ
ｉｈｐ ｌ Ｊすなわに示したものよ’） ’ ”１Ｖ
ｔｈｐｌ Ｊだけ回路閾値が上昇することになる。
ｐ−ＭＯＳ−Ｆ’ＥＴ １５ （Ｄ閾値電圧ＶｔｈＮと
なるため、ＣＭＯＳインバーター０の閾値電圧Ｖｔｈｃ
′はｒ （ＶＤＤ −ＩＶｔｈｐ ｌ ）／２＋ ＩＶ
ｉｈｐ ｌ Ｊすなわに示したものよ’） ’ ”１Ｖ
ｔｈｐｌ Ｊだけ回路閾値が上昇することになる。
このように、回路閾値を上昇させる場合も、回路閾値を
下ける場合と同様に、第７図に示すように第３のＰ−Ｍ
ＯＳ・ＦＩＴ １５のサブストレートの電位を変更した
り、ｎ−ＭＯＢ−ＰＥＴで構成し九シ、あるいは回路閾
値設定用のＭＯＳ−ＦＥＴを複数段接続するなどの変形
を行って、チップ上で広い面積をとることなく希望する
回路閾値を選択することができる。
下ける場合と同様に、第７図に示すように第３のＰ−Ｍ
ＯＳ・ＦＩＴ １５のサブストレートの電位を変更した
り、ｎ−ＭＯＢ−ＰＥＴで構成し九シ、あるいは回路閾
値設定用のＭＯＳ−ＦＥＴを複数段接続するなどの変形
を行って、チップ上で広い面積をとることなく希望する
回路閾値を選択することができる。
以上のように、この発明によればＣＭＯＳインバータの
グラス電源側あるいは接地電源側に飽和領域で動作する
ＭＯＳ−ＦＥＴを直列に１段または多段接続することに
よシ、チップにおいて小さい面積でＣＭＯＳインバータ
の回路閾値を希望する値に設定されたＣＭＯＳ論理回路
装置を提供することができる。
グラス電源側あるいは接地電源側に飽和領域で動作する
ＭＯＳ−ＦＥＴを直列に１段または多段接続することに
よシ、チップにおいて小さい面積でＣＭＯＳインバータ
の回路閾値を希望する値に設定されたＣＭＯＳ論理回路
装置を提供することができる。
第１図はＣＭＯＳインバータを説明する回路図、第２図
はこの発明の一実施例に係るＣＭＯＳ １１３１Ｌ回路
を説明する回路図、第３乃至第７図はそれぞれこの°４
明の他の実施例を示す回路図である。 １０・・・０ＭＯ８インバータ、１１，１４．ＩＳ”’
ｐチャ７ネルＭＯ８−ＦＥＴ 、 １２ 、 Ｉ Ｊ
、 Ｉ Ｊ ａ。 Ｉ Ｊ ｂ −−−ｎチャンネルＭＯＳ−ＦＥＴ。
はこの発明の一実施例に係るＣＭＯＳ １１３１Ｌ回路
を説明する回路図、第３乃至第７図はそれぞれこの°４
明の他の実施例を示す回路図である。 １０・・・０ＭＯ８インバータ、１１，１４．ＩＳ”’
ｐチャ７ネルＭＯ８−ＦＥＴ 、 １２ 、 Ｉ Ｊ
、 Ｉ Ｊ ａ。 Ｉ Ｊ ｂ −−−ｎチャンネルＭＯＳ−ＦＥＴ。
Claims (1)
- ダート相互接続点を入力端とし、ドレイン相互接続点を
出力端とするｐチャンネルＭＯ８−ＦＩＴおよびｎチャ
ンネルＭＯＳ−ＦｇＴで構成されたＣＭＯＳインバータ
と、上記ＣＭＯＳインバータとこのＣＭＯＳインバータ
にグラス電源電位およびマイナス電源電位を供給する電
源の少なくともいずれか一方との間に直列に挿入された
飽和領域で動作するＭＯＳ −ＦＥＴとを具備したこと
を％做とするＣＭＯＳ論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163611A JPS5864828A (ja) | 1981-10-14 | 1981-10-14 | Ｃｍｏｓ論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163611A JPS5864828A (ja) | 1981-10-14 | 1981-10-14 | Ｃｍｏｓ論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864828A true JPS5864828A (ja) | 1983-04-18 |
Family
ID=15777212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163611A Pending JPS5864828A (ja) | 1981-10-14 | 1981-10-14 | Ｃｍｏｓ論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864828A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129830A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 変換回路 |
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
| JPS62125713A (ja) * | 1985-11-26 | 1987-06-08 | Toshiba Corp | 半導体集積回路 |
| US4806801A (en) * | 1987-08-27 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | TTL compatible CMOS input buffer having a predetermined threshold voltage and method of designing same |
| US5015889A (en) * | 1989-02-23 | 1991-05-14 | Reay Robert L | Schottky enhanced CMOS output circuit |
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
-
1981
- 1981-10-14 JP JP56163611A patent/JPS5864828A/ja active Pending
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