TWI575788B - 磁性記憶體及製造磁性記憶體之方法 - Google Patents

Description

磁性記憶體及製造磁性記憶體之方法 [相關申請案之交叉參考]

本申請案主張2014年3月11日申請之美國臨時申請案第61/951,414號之權利，該案之全文以引用的方式併入本文中。

本文所描述之實施例大體上係關於一種磁性記憶體及一種製造一磁性記憶體之方法。

在一自旋注入寫入類型之磁性記憶體(例如一自旋轉移力矩磁性隨機存取記憶體(STT-MRAM))中，一磁阻元件之磁化反轉所需之電流由一電流密度界定。即，此類型之磁性記憶體具有可延展性，其中磁化反轉所需之該電流根據該磁阻元件之尺寸之減小而減少。此外，若使其成為一垂直磁化類型(其中該磁阻元件之剩餘磁化之一磁化方向垂直於一膜表面)，則可進一步減少磁化反轉所需之該電流。為此，該自旋注入寫入類型之磁性記憶體傾向於作為下一代記憶體。

然而，為將一自旋注入型磁性記憶體應用於實際用途，需要解決磁阻元件相對於處理之一問題。例如，磁阻元件包括具有可變磁化之一磁性層(儲存層)、具有不可變磁化之一磁性層(參考層)及上述磁性層之間之一絕緣層(穿隧障壁層)。此係磁阻元件之一基本結構。

11‧‧‧第一金屬層

12‧‧‧第二金屬層

13‧‧‧下伏層

14‧‧‧第一磁性層/儲存層

15‧‧‧非磁性層/穿隧障壁層/參考層

16‧‧‧第二磁性層/參考層

17‧‧‧第三金屬層

18‧‧‧第一再沈積層

18'‧‧‧第一再沈積層

19‧‧‧間隔層

20‧‧‧第二再沈積層

21‧‧‧半導體基板

22‧‧‧元件隔離絕緣層

23a‧‧‧源極/汲極擴散層

23b‧‧‧源極/汲極擴散層

24‧‧‧閘極絕緣層

25‧‧‧閘極電極

26‧‧‧層間絕緣層

27‧‧‧層間絕緣層

31‧‧‧字線驅動器

32‧‧‧位元線驅動器/接受器

33‧‧‧位元線驅動器/接受器及讀取電路

40‧‧‧製造裝置

41‧‧‧控制器

A‧‧‧第一側壁部分

AA‧‧‧作用區域

B‧‧‧第二側壁部分

BC1‧‧‧接觸插塞

BC2‧‧‧接觸插塞

BEC‧‧‧接觸插塞

BL1‧‧‧位元線

BL2‧‧‧位元線

C1‧‧‧第一腔室

C2‧‧‧第二腔室

C3‧‧‧第三腔室

CAP‧‧‧罩蓋層

MA‧‧‧記憶體胞區域

MC‧‧‧記憶體胞

MTJ‧‧‧磁阻元件

PL‧‧‧保護層

SCL‧‧‧偏移取消層

SCL1‧‧‧偏移取消層

SCL2‧‧‧偏移取消層

SL‧‧‧源極線

ST‧‧‧選擇電晶體

TEC‧‧‧接觸插塞

X‧‧‧部分

WL‧‧‧字線

θ‧‧‧傾斜角

圖1係展示一磁阻元件之一實例的一透視圖；圖2係沿圖1中之線II-II取得之一橫截面圖；圖3A及圖3B係展示頂部接針(top-pin)類型之磁阻元件之橫截面圖；圖4A及圖4B係展示底部接針(bottom-pin)類型之磁阻元件之橫截面圖；圖5至圖10係展示磁阻元件之一製造方法之一實例的橫截面圖；圖11係展示一實施例與比較實例之間之一比較的一視圖；圖12係展示作為本發明之應用之一實例之一記憶體胞的一橫截面圖；圖13A及圖13B係展示圖12中所展示之一磁阻元件之實例的橫截面圖；圖14係展示一記憶體胞陣列之一實例的一平面圖；圖15係沿圖14中之線XV-XV取得之一橫截面圖；圖16係沿圖14中之線XVI-XVI取得之一橫截面圖；圖17係沿圖14中之線XVII-XVII取得之一橫截面圖；圖18係展示圖14至圖17中所展示之一記憶體胞陣列之一等效電路的一電路圖；及圖19及圖20係展示一製造裝置之實例的方塊圖。

一般而言，根據一實施例，一種磁性記憶體包括：一第一金屬層，其包含一第一金屬；一第二金屬層，其位於該第一金屬層上，該第二金屬層包含比該第一金屬更易氧化之一第二金屬，該第二金屬層具有接觸該第一金屬層之一第一側壁部分，且該第二金屬層具有位於該第一側壁部分上之一第二側壁部分，該第二側壁部分從該第一側壁部分逐步後退；一磁阻元件，其位於該第二金屬層上；一第三金屬 層，其位於該磁阻元件上；一第一材料，其接觸該磁阻元件之一側壁部分及該第二金屬層之該第二側壁部分，該第一材料包含該第二金屬；一間隔層，其覆蓋該第一材料；一第二材料，其接觸該間隔層之一側壁部分及該第二金屬層之該第一側壁部分，該第二材料包含該第一金屬；及一保護層，其覆蓋該第一金屬層、該第二金屬層、該磁阻元件、該第三金屬層、該第一材料、該間隔層及該第二材料。

1. 磁阻元件

將解釋充當一磁性記憶體之一記憶體胞之一磁阻元件之一實例。

(1)結構

圖1展示磁阻元件之實例。圖2係沿圖1中之線II-II取得之一橫截面圖。然而，在圖1中，為使由圖1中之參考元件符號標示之元件之間之一位置關係清楚，省略由圖2中之參考元件符號18、19及20及參考符號PL標示之元件。

更明確言之，第一金屬層11含有難以氧化之難氧化金屬，諸如W、Ta、Ru或Ti。第一金屬層11可用作一化合物，諸如TaN或TiN。此外，第一金屬層11可用作一接觸插塞、一電極或一互連件。

第二金屬層12安置於第一金屬層11上。此外，第二金屬層12含有比第一金屬更易氧化之易氧化金屬，諸如Al、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr或Hf。第二金屬層12可用作一化合物，諸如HfB、MgAlB、HfAlB、ScAlB、ScHfB或HfMgB。第二金屬層12可包含其之一堆疊結構。

可基於(例如)金屬之標準電極電位而判定金屬是否為難氧化金屬或易氧化金屬。更明確言之，若第二金屬層12含有其標準電極電位低於第一金屬層11中之第一金屬之標準電極電位之第二金屬，則該第二金屬可界定為易氧化金屬。另一方面，若第一金屬層11含有其標準電 極電位高於第二金屬層12中之第二金屬之標準電極電位之第一金屬，則該第一金屬可界定為難氧化金屬。

第二金屬層12包含與第一金屬層11接觸之第一側壁部分A及位於第一側壁部分A內部且位於比第一側壁部分A高之一位置中之第二側壁部分B。第一側壁部分A及第二側壁部分B之各者界定為具有15°或更小之一傾斜角θ之一側表面。

依此一方式，由於第二金屬層12包含第一側壁部分A及第二側壁部分B，所以使具有提供於第二金屬層12上之一層疊結構之一基底穩定。因此，可防止該層疊結構倒塌。

下伏層13提供於第二金屬層12上。磁阻元件MTJ提供於下伏層13上。下伏層13經提供以使磁阻元件MTJ結晶。較佳地，下伏層13包含MgO或氮化物(例如AlN、MgN、ZrN、NbN、SiN及AlTiN)之一者。

磁阻元件MTJ包括第一磁性層14、非磁性層(穿隧障壁層)15及第二磁性層16，第一磁性層14位於下伏層13上，非磁性層15位於第一磁性層14上，第二磁性層16位於非磁性層15上。第一磁性層14及第二磁性層16之一者係具有不可變磁化之一參考層，且另一者係具有可變磁化之一儲存層。

應注意，不可變磁化意指磁化之方向在寫入之前或寫入之後不變動，且可變磁化意指磁化之方向可在寫入之前及及寫入之後反向變動。

此外，寫入意指自旋轉移寫入，其中使自旋注入電流(自旋極化電子)流動通過磁阻元件MTJ，藉此將一自旋力矩給予一儲存層之磁化。

在其中磁阻元件MTJ包括充當一儲存層之第一磁性層14及充當一參考層之第二磁性層16之情況中，將磁阻元件MTJ稱為一頂部接針類型之磁阻元件MTJ。圖3A及圖3B展示頂部接針類型之磁阻元件MTJ之 磁化狀態。另一方面，在其中磁阻元件MTJ包括充當一參考層之第一磁性層14及充當一儲存層之第二磁性層16之情況中，將磁阻元件MTJ稱為一底部接針類型之磁阻元件MTJ。圖4A及圖4B展示底部接針類型之磁阻元件MTJ之磁化狀態。

較佳地，第一磁性層14及第二磁性層16具有垂直磁化，即，沿第一磁性層14及第二磁性層16堆疊所沿之一垂直方向之剩餘磁化。圖3A及圖4A展示具有垂直磁化之磁阻元件MTJ之磁化狀態。然而，第一磁性層14及第二磁性層16可具有平面內磁化，即，沿垂直於第一磁性層14及第二磁性層16堆疊所沿之方向之一方向之剩餘磁化。圖3B及圖4B展示具有平面內磁化之磁阻元件MTJ之磁化狀態。

磁阻元件MTJ之一電阻取決於歸因於一磁性電阻效應之儲存層及參考層相對於彼此之磁化方向。例如，若儲存層及參考層處於其中儲存層及參考層之磁化方向彼此相同之一平行狀態中，則磁阻元件MTJ之該電阻較低，且若儲存層及參考層處於其中儲存層及參考層之磁化方向彼此相反之一反平行狀態中，則磁阻元件MTJ之該電阻較高。

第一磁性層14及第二磁性層16包括(例如)CoFeB、MgFeO或CoFeB及MgFeO之一層疊。若磁阻元件具有垂直磁化，則第一磁性層14及第二磁性層16具有：TbCoFe，其具有垂直磁性各異向性；一人工晶格，其中Co及Pt堆疊在一起且其具有垂直磁性各異向性；FePt，其正規化為L1_o且具有垂直磁性各異向性；等等。在此情況中，可在第一磁性層14與非磁性層15之間或非磁性層15與第二磁性層16之間提供CoFeB作為一介面層。

非磁性層15包括(例如)MgO或AlO。此外，非磁性層15可用作以下各者之氮化物：例如Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr或Hf。

第三金屬層17提供於磁阻元件MTJ上。此外，第三金屬層17含有 (例如)W、Ta、Ru、Ti、TaN或TiN。

此外，當圖案化磁阻元件MTJ時，第三金屬層17用作一電極且另外用作一遮罩。即，較佳地，第三金屬層17由具有一低電阻及滿意擴散、蝕刻及研磨容限之材料(例如Ta及Ru之一層疊)形成。

第一再沈積層18與磁阻元件MTJ之一側壁部分及第二金屬層12之第二側壁部分B接觸。第一再沈積層18經絕緣以防止第一磁性層14及第二磁性層16中之一電短路故障。例如，第一再沈積層18包括第二金屬層12中之易氧化材料之氧化物。

間隔層19覆蓋第一再沈積層18。此外，間隔層19包括一絕緣層，諸如氧化物或氮化物。

第二再沈積層20與間隔層19之一側壁部分及第二金屬層12之第一側壁部分A接觸。此外，第二再沈積層20包括第一金屬層11中之難氧化金屬。第二再沈積層20可包括第一金屬層11中之難氧化金屬之氧化物。

沿平行於第一金屬層11之一上表面之一方向，第一再沈積層18及第二再沈積層20各具有1奈米或更小之一厚度。此係因為：第一再沈積層18及第二再沈積層20係由藉由蝕刻而汽化一次之第一金屬層11及第二金屬層12中之金屬形成之再沈積層。

沿平行於第一金屬層11之上表面之方向，從第一側壁部分A至第二側壁部分B之一距離實質上等於間隔層19之一寬度。此係因為：蝕刻第二金屬層12之上部分(第二側壁部分B)，其中第三金屬層17用作為一遮罩；及蝕刻第二金屬層12之下部分(第一側壁部分A)，其中第三金屬層17及間隔層19用作為一遮罩。

實施例在其中沿平行於第一金屬層11之上表面之方向磁阻元件MTJ之尺寸小於第一金屬層11之尺寸之情況中係有效的。此係因為：在上述情況中，當藉由執行僅一次蝕刻而圖案化磁阻元件MTJ時，暴 露第一金屬層11之上表面且形成難氧化金屬之一再沈積層。

依此一方式，根據實施例，沿平行於第一金屬層11之上表面之方向，從部分X量測之第一磁性層14及第二磁性層16之寬度，即，與非磁性層15接觸之第一磁性層14及第二磁性層16之部分之寬度實質上彼此相等。因此，可相較於其中從部分X量測之第一磁性層14及第二磁性層16之寬度(即，與非磁性層15接觸之第一磁性層14及第二磁性層16之部分之寬度)彼此不同之情況而減小磁阻元件MTJ之間之MR比率之變量。此外，接觸非磁性層15之一側壁部分之第一再沈積層18含有第二金屬層12中之易氧化金屬。因此，易於藉由氧化該易氧化金屬而使第一再沈積層18絕緣。即，有效地防止第一磁性層14及第二磁性層16之一電短路故障。另外，含有第一金屬層11中之難氧化金屬之第二再沈積層20接觸間隔層19，且因此歸因於該難氧化金屬或該難氧化金屬之氧化之不足而不發生第一磁性層14及第二磁性層16之一電短路故障。

因此，在實施例之結構中，防止一磁阻元件中發生一電短路故障，且減小磁阻元件之間之MR比率之變量。因此，可達成具有高可靠性之一磁性記憶體。

2. 製造磁性記憶體之方法

將解釋製造各展示於圖1及圖2中之包括磁阻元件之一磁性記憶體之一方法。

首先，如圖5中所展示，藉由(例如)化學氣相沈積(CVD)而將第一金屬層11、第二金屬層12、下伏層13、第一磁性層14、非磁性層15及第二磁性層16堆疊在一起。接著，藉由CVD及照相雕刻程序(PEP)而於第二磁性層16上形成充當一硬遮罩層之第三金屬層17。

接著，如圖6中所展示，將執行一第一蝕刻程序。

藉由執行物理蝕刻(諸如一離子束蝕刻(IBE))及反應性蝕刻(例如 一反應離子蝕刻(RIE))而實施第一蝕刻程序。在其中將IBE應用於第一蝕刻程序之情況中，將(例如)Ne、Ar、Kr、Xe、N或O用作為用於IBE中之一離子束之一元素。

第一蝕刻程序意欲蝕刻磁阻元件MTJ、下伏層13及第二金屬層12，其中第三金屬層17用作為一遮罩。

在此情況中，由於藉由僅一次蝕刻而圖案化磁阻元件MTJ，所以可使其形狀接近於一理想形狀。即，可將磁阻元件MTJ之一側壁部分之一傾斜角設定為15°或更小。此外，沿平行於第一金屬層11之上表面之方向，可使從部分X量測之第一磁性層14及第二磁性層16之寬度(即，接觸非磁性層15之第一磁性層14及第二磁性層16之部分之寬度)實質上彼此相等。因此，可減小磁阻元件MTJ之間之MR比率之變量。

此外，當第二金屬層12之一中間部分由於以下原因而出現時，停止第一蝕刻程序：在第一蝕刻程序中，圖案化磁阻元件MTJ，同時藉由控制(例如)離子束之一入射角、能量等等而移除在蝕刻期間黏著至側壁部分之第一再沈積層18'。

然而，在第一蝕刻程序中，難以完全移除待最後蝕刻之一金屬層之一再沈積物體。

因此，在其中待最後蝕刻之金屬層係含有難氧化金屬之第一金屬層11之情況中，第一金屬層中之該難氧化金屬再黏著至磁阻元件MTJ之側壁部分，且最終形成第一再沈積層18'。

難以藉由氧化而使含有難氧化金屬之第一再沈積層18'完全絕緣。因此，一電短路故障發生於第一磁性層14及第二磁性層16中。

鑑於上述內容，在實施例中，待最後蝕刻之金屬係含有易氧化金屬之第二金屬層12。更明確言之，如上文所描述，當第一蝕刻程序 達成第二金屬層12之中間部分時，停止第一蝕刻程序。在此情況中，第二金屬層12中之易氧化金屬再黏著至磁阻元件MTJ之側壁部分，且因此最終形成含有易氧化金屬之第一再沈積層18'。

可藉由氧化而使含有易氧化金屬之第一再沈積層18'完全絕緣。因此，可防止第一磁性層14及第二磁性層16之一電短路故障。

藉由執行第一蝕刻程序而使第二金屬層12具有第二側壁B。即，含有第二金屬層12中之易氧化金屬之第一再沈積層18'接觸磁阻元件MTJ之側壁部分及第二金屬層12之第二側壁部分B。第二側壁部分B相對於垂直於第一金屬層11之上表面之一軸之傾斜角係15°或更小。

其後，歸因於氧化(例如熱氧化)而將第一再沈積層18'轉換為易氧化金屬之氧化物。因此，如圖7中所展示，含有易氧化金屬之該氧化物之第一再沈積層18形成於磁阻元件MTJ之側表面上。

接著，如圖8中所展示，藉由CVD及RIE，間隔層19經形成以覆蓋第一再沈積層18。間隔層19包括氧化矽、氮化矽或類似物。

由於間隔層19用作一遮罩層，所以沿平行於第一金屬層11之上表面之方向，間隔層19具有比至少第一再沈積層18之一寬度(例如1奈米)大之一寬度。例如，較佳地，沿平行於第一金屬層11之上表面之方向，間隔層19具有大於1奈米且小於10奈米之一寬度。

接著，如圖9中所展示，執行一第二蝕刻程序。

與第一蝕刻程序一樣，藉由執行物理蝕刻(諸如IBE)或反應性蝕刻(例如RIE)而實施第二蝕刻程序。在其中將IBE應用於第二蝕刻程序之情況中，將(例如)Ne、Ar、Kr、Xe、N或O用作為用於IBE中之一離子束之一元素。

第二蝕刻程序意欲蝕刻第一再沈積層18及第二金屬層12，其中第三金屬層17及間隔層19用作為一遮罩。

當第一金屬層11之上表面出現時，停止第二蝕刻程序。即，執行 第二蝕刻程序，直至第二金屬層12之蝕刻完全結束，即，暴露第一金屬層11之上表面。

此係因為：一磁性記憶體包括一陣列之磁阻元件。即，當蝕刻第一再沈積層18及第二金屬層12時，該磁性記憶體之該等磁阻元件可彼此電斷接。

當執行第二蝕刻程序時，使第二金屬層12具有第一側壁部分A。第一側壁部分A接觸第一金屬層11。依便於從第一側壁部分A後退之一方式定位第二側壁部分B。第一側壁部分A相對於垂直於第一金屬層11之上表面之軸之傾斜角係15°或更小。

在第二蝕刻程序中，由於完全蝕刻第二金屬層12，所以待最後蝕刻之金屬層係第一金屬層11。因此，含有第一金屬層11中之難氧化金屬之第二再沈積層20接觸間隔層19之一側壁部分及第二金屬層12之第一側壁部分A。

然而，由於第二再沈積層20未接觸磁阻元件MTJ之非磁性層15之側壁部分，所以一電短路故障不發生於第一磁性層14及第二磁性層16中。

最後，如圖10中所展示，藉由CVD，保護層PL經形成以覆蓋第一金屬層11、第二金屬層12、磁阻元件MTJ、第三金屬層17、第一再沈積層18、間隔層19及第二再沈積層20。

藉由上述製造方法而完全形成各展示於圖1及圖2中之包括磁阻元件之一磁性記憶體。其後，(例如)使包含該磁性記憶體之一晶圓暴露於大氣。

圖10中所展示之保護層PL經提供以防止經受上述程序之磁阻元件MTJ由大氣中之氧氣氧化。因此，較佳地，保護層PL包括具有排斥氧氣之一特性之一層，例如由氮化物(諸如SiN、AlN或HfN)形成之一層。此外，較佳地，沿平行於第一金屬層11之上表面之方向，保護層 PL具有10奈米或更大之一寬度。

3. 本發明之實施例及比較實例

圖11係展示實施例與比較實例之間之比較的一視圖。

在圖中，對應於圖1及圖2之元件之元件由相同元件符號及標記標示。

在實施例中，當含有易氧化金屬之第二金屬層12之一中間部分出現時，停止第一蝕刻程序，且執行第二蝕刻程序，其中第三金屬層17及間隔層19用作為一遮罩。將此一程序稱為一半側壁程序。

在此情況中，如上文所描述，可達成防止磁阻元件MTJ之一電短路故障且同時改良磁阻元件MTJ之MR比率。

相比而言，在比較實例1中，在一單一蝕刻程序中執行磁阻元件MTJ之蝕刻。因此，儘管磁阻元件MTJ可經圖案化以具有一理想形狀，但含有第一金屬層11中之難氧化金屬之再沈積層20形成於非磁性層15之一側壁部分上。

因此，在比較實例1中，再沈積層20之氧化不足，且因此存在其中一電短路故障發生於磁阻元件MTJ中之一情況。另一方面，若再沈積層20經足夠長時間氧化以使其變為一完全氧化物，則磁阻元件MTJ之第一磁性層14及第二磁性層16經氧化以降低MR比率。

在比較實例2中，當非磁性(穿隧障壁層)15之一上表面出現時，停止第一蝕刻程序，且執行第二蝕刻程序，其中第三金屬層17及間隔層19用作為一遮罩。將此一程序稱為一停止於穿隧障壁上之程序。

在此情況中，可如同實施例般防止磁阻元件MTJ之一電短路故障。然而，沿平行於第一金屬層11之上表面之方向，第一磁性層14之寬度大於第二磁性層16之任何部分之寬度。即，接觸非磁性層15之第一磁性層14及第二磁性層16之部分具有不同寬度。因此，MR比率變動。

此外，在比較實例2中，在第一蝕刻程序之後，亦可藉由離子植入而使第一磁性層14部分地鈍化。然而，在此情況中，歸因於添加一離子植入程序而增加製造成本。

在實施例中，可在不會劣化具有一理想形狀之一磁阻元件之特性之情況下形成該磁阻元件。就此而言，實施例優於比較實例1及比較實例2。

4. 應用實例

圖12展示一磁性記憶體中之一記憶體胞之一實例。

在實例中，磁性記憶體中之記憶體胞包括一選擇電晶體(例如FET)ST及對應於上述實施例中之磁阻元件MTJ之磁阻元件MTJ。

選擇電晶體ST安置於半導體基板21中之一作用區域AA中。作用區域AA由半導體基板21中之一元件隔離絕緣層22包圍。在實例中，元件隔離絕緣層22具有一淺溝槽隔離(STI)結構。

選擇電晶體ST包括半導體基板21中之源極/汲極擴散層23a及23b、擴散層之間之一通道上之閘極絕緣層24、及閘極絕緣層24上之閘極電極25。閘極電極25用作一字線。

層間絕緣層(例如氧化矽層)26覆蓋選擇電晶體ST。接觸插塞BEC及BC1安置於層間絕緣層26中。此外，接觸插塞BEC及BC1對應於含有難氧化金屬(例如W、Ta、Ru及Ti之一者)之第一金屬層11。

層間絕緣層26之一上表面係平坦的，且第二金屬層12安置於第一金屬層11上。第二金屬層12含有易氧化金屬，例如Al、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr及Hf之一者。此外，第二金屬層12藉由充當接觸插塞BEC之第一金屬層11而連接至選擇電晶體ST之源極/汲極擴散層23a。

磁阻元件MTJ安置於第二金屬層12上之下伏層13上。此外，第三金屬層17安置於磁阻元件MTJ上。第三金屬層17用作(例如)用於處理 磁阻元件MTJ之一硬遮罩。

保護層(例如氮化矽層)PL覆蓋磁阻元件MTJ之一側壁部分。

層間絕緣層(例如氧化矽層)27安置於保護層PL上且覆蓋磁阻元件MTJ。層間絕緣層27之一上表面係平坦的，且位元線BL1及BL2安置於層間絕緣層27上。位元線BL1藉由接觸插塞TEC而連接至第三金屬層17。位元線BL2藉由接觸插塞BC2而連接至接觸插塞BC1。

在實例中，沿平行於半導體基板21之表面之方向，磁阻元件MTJ具有比接觸插塞BEC之尺寸小之一尺寸。

圖13A及圖13B展示圖12中所展示之磁阻元件MTJ之實例。

圖13A中所展示之一結構與圖1及圖2中所展示之結構之不同點如下：第一磁性層14係一儲存層，第二磁性層16係一參考層，且新添加轉移取消層SCL及罩蓋層CAP。

圖13B中所展示之一結構與圖1及圖2中所展示之結構之不同點如下：第一磁性層14係一儲存層，第二磁性層16係一參考層，且新添加轉移取消層SCL1及SCL2及罩蓋層CAP。

圖13B中所展示之結構係一底部偏移取消結構，其中偏移取消層SCL1恰好位於充當儲存層之第一磁性層14下方。在此情況中，可省略恰好位於充當參考層之第二磁性層16上之偏移取消層SCL2。

圖13A中所展示之偏移取消層SCL及圖13B中所展示之偏移取消層SCL1及SCL2各具有一結構，其中各包括一Co層及一Pt層之n個層堆疊在一起且其由[Co/Pt]n表示。

在其他方面，圖13A及圖13B中所展示之結構相同於圖1及圖2中所展示之結構。例如，用於形成第一金屬層11、第二金屬層12、第三金屬層17、下伏層13及磁阻元件MTJ之一材料係如圖1及圖2中所描述。因此，在圖13A及圖13B所展示之結構中，相同於圖1及圖2中所展示之結構之元件之元件將由相同於圖1及圖2中所展示之結構中之參 考元件符號及標記標示，且將省略其等之詳細解釋。

參考圖13A及圖13B，偏移取消層SCL、SCL1及SCL2具有不可變且垂直之磁化。偏移取消層SCL、SCL1及SCL2之磁化方向與參考層15之磁化方向相反。因此，偏移取消層SCL、SCL1及SCL2取消歸因於來自第二磁性層(參考層)16之一雜散磁場而發生之第一磁性層(儲存層)14之一磁化反向特性(磁滯曲線)之一偏移(變動)。

罩蓋層CAP安置於偏移取消層SCL與上電極17之間或偏移取消層SCL2與上電極17之間。罩蓋層CAP用作防止偏移取消層SCL與上電極17之間或偏移取消層SCL2與上電極17之間之反應之一緩衝層。罩蓋層包括(例如)Pt、W、Ta或Ru。

應注意，在圖13A及圖13B所展示之結構中，第二再沈積層20亦形成於層間絕緣層26及接觸插塞BEC上。

第二再沈積層20具有一非常小之厚度(1奈米)。其並非填充有元件之一連續層；即，其部分地包括元件。然而，在圖中，第二再沈積層20展示為一單一連續層以使解釋易於理解。

因此，第二再沈積層20變為一非常薄層(如非磁性層15)中之一電短路故障之一原因；然而，其不會引起彼此足夠分離之兩個磁阻元件中之一電短路故障。

然而，為可靠地防止此一故障，可將第二再沈積層20轉換為難氧化金屬之氧化物。

圖14至圖18展示一磁性隨機存取記憶體之一記憶體胞陣列區域之一實例。圖14係該記憶體胞陣列區域之一平面圖，圖15係沿圖14中之線XV-XV取得之一橫截面圖，且圖16係沿圖14中之線XVI-XVI取得之一橫截面圖，且圖17係沿圖14中之線XVII-XVII取得之一橫截面圖。圖18展示該記憶體胞陣列區域中之一等效電路。

在圖14至圖18中，相同於圖12及圖13中之元件之元件由相同於 圖12及圖13內之標記之標記標示。

將相對於一所謂之2-電晶體1-元件類型之記憶體胞區域MA而解釋實例，其中記憶體胞MC之各者包括兩個選擇電晶體ST及一個磁阻元件MTJ。然而，此不意指：實施例受限於此一類型。即，實施例可應用於其他類型之記憶體胞陣列區域MA，例如一1-電晶體1-元件類型之記憶體胞區域MA及一交叉點類型之記憶體胞陣列區域MA。

在半導體基板21上，複數個記憶體胞MC配置成陣列。各記憶體胞MC包括位於半導體基板11上之兩個選擇電晶體ST及共同連接至此等兩個選擇電晶體ST之一個磁阻元件MTJ。

選擇電晶體ST之各者包括半導體基板21中之源極/汲極擴散層23a及23b及充當源極/汲極擴散層23a與23b之間之一通道上之一閘極電極的字線WL。字線WL沿一第二方向延伸，且連接至字線驅動器31。

磁阻元件MTJ安置於源極/汲極擴散層23a上且連接至源極/汲極擴散層23a。位元線BL1安置於磁阻元件MTJ上且連接至磁阻元件MTJ。此外，位元線BL1沿一第一方向延伸，且連接至位元線驅動器/接受器32。

位元線BL2安置於源極/汲極擴散層23b上，且連接至源極/汲極擴散層23b。在執行一讀取操作時，位元線BL2亦用作(例如)連接至一感測放大器之源極線SL。此外，位元線BL2沿第一方向延伸，且連接至位元線驅動器/接受器及讀取電路33。

實例之記憶體胞陣列之佈局係一實例，且可進行適當修改。例如，在實例中，當從位於半導體基板21上之一側觀看記憶體胞陣列區域MA時，源極/汲極擴散層23a及23b、磁阻元件MTJ及位元線BL1沿第二方向相對於彼此偏移。然而，無論其等是否相對於彼此偏移，可適當改變其等之偏移量等等。

另外，在實例中，位元線BL1及BL2形成於不同互連層中；然 而，其等可形成於一單一互連層中。

5. 製造設備

在上述製造方法中，較佳地，形成包含磁阻元件之一層疊結構之一程序(例如CVD)、第一蝕刻程序及第二蝕刻程序(例如IBE)、及使第一再沈積層氧化之一程序(例如熱氧化)經實施使得其等不處於外部空氣(氧氣)中。

因此，例如圖19中所展示，第一腔室C1、第二腔室C2及第三腔室C3提供於單一製造裝置40中。在第一腔室C1中，實施第一蝕刻程序及第二蝕刻程序；在第二腔室C2中，實施使第一再沈積層氧化之程序；及在第三腔室C3中，形成包含磁阻元件之層疊結構。

在此情況中，第三腔室C3可亦應用於一間隔層及一保護層之形成。此外，較佳地，第一腔室C1亦應用於用於依一自對準方式於磁阻元件之一側壁部分上形成一間隔層之蝕刻(例如RIE)。

製造裝置40之特徵在於：在不含氧氣之空間中，晶圓可在第一腔室C1至第三腔室C3之間轉移。即，可在一單一製造裝置40中實施製造方法，使得其不處於外部空氣中。

圖20展示製造裝置之一修改方案。

在修改方案中，於第一腔室C1中執行IBE。即，可在第一腔室C1執行第一蝕刻程序及第二蝕刻程序。在第二腔室C2中執行RIE。即，可在第二腔室C2中執行用於依一自對準方式於磁阻元件之側壁部分上形成間隔層之蝕刻。

在第三腔室C3中，實施CVD及氧化。即，可在第三腔室C3中執行包含磁阻元件、間隔層、保護層等等之層疊結構之形成。此外，可在第三腔室C3中使第一再沈積層氧化。

在圖19及圖20所展示之製造裝置中，由控制器41根據上述製造方法之程序而控制晶圓之轉移。控制器41控制待在第一腔室C1至第 三腔室C3中實施之程序，以及晶圓之轉移。

6. 結論

根據實施例，可藉由防止一電短路故障發生於一磁阻元件中且亦防止MR比率之變量而達成具有一高可靠性之一磁性記憶體。

儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文所描述之新穎實施例可體現為各種其他形式；此外，可在不背離本發明之精神之情況下對本文所描述之實施例之形式作出各種省略、替代及改變。附屬技術方案及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。

11‧‧‧第一金屬層

12‧‧‧第二金屬層

13‧‧‧下伏層

14‧‧‧第一磁性層/儲存層

15‧‧‧非磁性層/穿隧障壁層/參考層

16‧‧‧第二磁性層/參考層

17‧‧‧第三金屬層

A‧‧‧第一側壁部分

B‧‧‧第二側壁部分

MTJ‧‧‧磁阻元件

θ‧‧‧傾斜角

Claims (23)

1. 一種磁性記憶體，其包括：一第一金屬層，其包含一第一金屬；一第二金屬層，其位於該第一金屬層上，該第二金屬層包含比該第一金屬更易氧化之一第二金屬，該第二金屬層具有接觸該第一金屬層之一第一側壁部分，且該第二金屬層具有位於該第一側壁部分上之一第二側壁部分，該第二側壁部分從該第一側壁部分逐步後退；一磁阻元件，其位於該第二金屬層上；一第三金屬層，其位於該磁阻元件上；一第一材料，其接觸該磁阻元件之一側壁部分及該第二金屬層之該第二側壁部分，且該第一材料包含該第二金屬；一間隔層，其覆蓋該第一材料；及一第二材料，其接觸該間隔層之一側壁部分及該第二金屬層之該第一側壁部分，該第二材料包含該第一金屬。
2. 如請求項1之記憶體，其進一步包括：一保護層，其覆蓋該第一金屬層、該第二金屬層、該磁阻元件、該第三金屬層、該第一材料、該間隔層及該第二材料，該保護層包括氮化物。
3. 如請求項1之記憶體，其中該第二金屬具有低於該第一金屬之一標準電極電位之一標準電極電位。
4. 如請求項1之記憶體，其中該第一材料包含該第二金屬之氧化物。
5. 如請求項1之記憶體，其中 該第二材料包含該第一金屬之氧化物。
6. 如請求項1之記憶體，其中該第一材料及該第二材料之各者沿平行於該第一金屬層之一上表面之一方向具有1奈米或更小之一厚度。
7. 如請求項1之記憶體，其中該第一側壁部分及該第二側壁部分之各者具有相對於垂直於該第一金屬層之一上表面之一軸之15°或更小之一傾斜角。
8. 如請求項1之記憶體，其中從該第一側壁部分至該第二側壁部分之一寬度實質上等於沿平行於該第一金屬層之一上表面之一方向之該間隔層之一寬度。
9. 如請求項1之記憶體，其中該磁阻元件沿平行於該第一金屬層之一上表面之一方向具有小於該第一金屬層之一尺寸之一尺寸。
10. 如請求項1之記憶體，其中該第二金屬層沿平行於該第一金屬層之一上表面之一方向具有小於該第一金屬層之一尺寸之一尺寸。
11. 如請求項1之記憶體，其中該第一金屬層係接觸一選擇電晶體之一源極/汲極區域之一接觸插塞。
12. 如請求項1之記憶體，其中該第一金屬包含W、Ta、Ru及Ti之一者。
13. 如請求項1之記憶體，其中該第二金屬包含Al、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr及Hf之一者。
14. 如請求項1之記憶體，其進一步包括 一下伏層，其介於該第二金屬層與該磁阻元件之間，該下伏層包含MgO、AlN、MgN、ZrN、NbN、SiN及AlTiN之一者。
15. 如請求項1之記憶體，其中該磁阻元件包括位於該第二金屬層上之一第一磁性層、位於該第一磁性層上之一非磁性層、及位於該非磁性層上之一第二磁性層。
16. 如請求項15之記憶體，其中該第一磁性層及該第二磁性層之各者沿該第一磁性層及該第二磁性層堆疊所沿之一方向具有一剩餘磁化。
17. 如請求項15之記憶體，其中該第一磁性層具有一可變磁化，且該第二磁性層具有一不可變磁化。
18. 如請求項17之記憶體，其中該磁阻元件包括提供於該第二磁性層與該第三金屬層之間之一偏移取消層，且該偏移取消層具有與該第二磁性層之該磁化相反之一不可變磁化。
19. 一種製造一磁性記憶體之方法，該方法包括：形成包含一第一金屬之一第一金屬層；在該第一金屬層上形成一第二金屬層，該第二金屬層包含比該第一金屬更易氧化之一第二金屬；在該第二金屬層上形成一磁阻元件；在該磁阻元件上形成一第三金屬層；執行藉由將該第三金屬層用作為一遮罩而蝕刻該磁阻元件及該第二金屬層之一第一蝕刻程序，該第一蝕刻程序停止於該第二金屬層之一中間處，該第二金屬層藉由執行該第一蝕刻程序而具有一第二側壁部分； 使該磁阻元件氧化；在該磁阻元件之一側壁部分上形成一間隔層；及執行藉由將該間隔層及該第三金屬層用作為一遮罩而蝕刻該第二金屬層之一第二蝕刻程序，該第二金屬層藉由執行該第二蝕刻程序而具有一第一側壁部分，該第二側壁部分從該第一側壁部分逐步後退。
20. 如請求項19之方法，其中藉由執行該第一蝕刻程序而於該磁阻元件之該側壁部分及該第二金屬層之該第二側壁部分上形成包含該第二金屬之一第一材料；該第一材料藉由使該磁阻元件氧化而改變該第二金屬之氧化物；及藉由執行該第二蝕刻程序而於該間隔層之一側壁部分及該第二金屬層之該第一側壁部分上形成包含該第一金屬之一第二材料。
21. 如請求項19之方法，其中在一第一腔室中執行該第一蝕刻程序及該第二蝕刻程序，在一第二腔室中執行使該磁阻元件氧化，在一第三腔室中形成該第一金屬層、該第二金屬層、該磁阻元件、該第三金屬層及該間隔層，且在一無氧空間中執行在該第一腔室、該第二腔室及第三腔室之間轉移包含該磁性記憶體之一晶圓。
22. 如請求項19之方法，其進一步包括在一半導體基板上形成一選擇電晶體；形成覆蓋該選擇電晶體之一層間絕緣層；及在該層間絕緣層中形成該第一金屬層，其中該第一金屬層係與該選擇電晶體之一源極/汲極區域接觸 之一接觸插塞。
23. 如請求項19之方法，其中藉由一離子束蝕刻而執行該第一蝕刻程序及該第二蝕刻程序之各者。