JP2013201343A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ＭＴＪ素子の抵抗の増大およびばらつきを抑制し、信頼性および歩留まりを向上させることができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。拡散層は、半導体基板に設けられている。第１の絶縁膜は、半導体基板の上方に設けられている。コンタクトプラグは、第１の絶縁膜を貫通して拡散層に電気的に接続されている。記憶素子は、コンタクトプラグおよび第１の絶縁膜上に積層された下部電極、第１の磁性体層、非磁性絶縁膜、および、第２の磁性体層を含む。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、下部電極の材料の酸化物および第１の絶縁膜を含む。
【選択図】図３

Description

本発明による実施形態は、半導体記憶装置およびその製造方法に関する。

抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。

ＭＲＡＭの製造工程において、ＭＴＪ素子をＩＢＥ法（Ion Beam Etching）で加工した後、大気中に曝すと、大気中の酸素および水によってＭＴＪ素子の２枚の強磁性層と非磁性バリア層との界面近傍が不規則に酸化される。この酸化によって、ＭＴＪ素子の抵抗が増大し、かつ、ばらついてしまう。ＭＴＪ素子の抵抗の増大およびばらつきは、ＭＲＡＭ全体の信頼性および歩留まり低下を引き起こす。

特開２００９−９４１０４号公報 特開２００８−１４１２１０号公報

ＭＴＪ素子の抵抗の増大およびばらつきを抑制し、信頼性および歩留まりを向上させることができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、半導体基板を備える。拡散層は、半導体基板に設けられている。第１の絶縁膜は、半導体基板の上方に設けられている。コンタクトプラグは、第１の絶縁膜を貫通して拡散層に電気的に接続されている。記憶素子は、コンタクトプラグおよび第１の絶縁膜上に積層された下部電極、第１の磁性体層、非磁性絶縁膜、および、第２の磁性体層を含む。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、下部電極の材料の酸化物および第１の絶縁膜を含む。

第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。 メモリセルＭＣの書込み動作を示す説明図。 第１の実施形態に従ったＭＲＡＭのメモリセルＭＣの構成を示す断面図。 第１の実施形態によるＭＲＡＭの製造方法を示す断面図。 図４に続く、ＭＲＡＭの製造方法を示す断面図。 図５に続く、ＭＲＡＭの製造方法を示す断面図。 図６に続く、ＭＲＡＭの製造方法を示す断面図。 図７に続く、ＭＲＡＭの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。

（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。

複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。

メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。

メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。

センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。

コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。

コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。

図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネル絶縁膜Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネル絶縁膜Ｂは、絶縁膜（例えば、Ａｌ_２Ｏ_３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流の方向によって異なるデータを書き込むことができる。

尚、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。

図３は、第１の実施形態に従ったＭＲＡＭのメモリセルＭＣの構成を示す断面図である。本実施形態によるＭＲＡＭは、半導体基板１０と、半導体基板１０上に形成されたセルトランジスタＣＴと、半導体基板１０の上方に形成されたＭＴＪ素子とを備えている。半導体基板１０は、例えば、シリコン基板である。

セルトランジスタＣＴは、半導体基板１０上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極ＣＧと、半導体基板１０の表面に形成された拡散層２０とを備える。ゲート絶縁膜１５は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。

第１の絶縁膜としての層間絶縁膜３０が半導体基板１０およびセルトランジスタＣＴを被覆するように設けられている。層間絶縁膜３０は、例えば、ＳｉＯ_２、ＳｉｘＮｙ、Ａｌ_２Ｏ_３、ＡｌｘＯｙ（ｘ＜２、ｙ≧３）、ＳｉＡｌｘＯｙ、ＴｉＯ_２、ＺｒＯ_２、または、これらの材料の２以上の組み合わせで形成された絶縁膜である。

コンタクトプラグ４０が、層間絶縁膜３０を貫通してセルトランジスタＣＴの一端の拡散層（ソースまたはドレイン）２０に電気的に接続されている。コンタクトプラグ４０は、例えば、タングステン等の導電性金属を用いて形成されている。バリアメタル４５がコンタクトプラグ４０と層間絶縁膜３０との間に設けられていてもよい。バリアメタル４５は、例えば、ＴｉＮ等の導電性金属を用いて形成されている。

記憶素子としてのＭＴＪ素子は、コンタクトプラグ４０および層間絶縁膜３０上に設けられている。ＭＴＪ素子は、下部電極ＬＥと、第１の磁性体層としての記録層Ｆと、非磁性絶縁膜としてのトンネル絶縁膜Ｂと、第２の磁性体層としての固定層Ｐとを備える。

下部電極ＬＥは、コンタクトプラグ４０を介して拡散層２０に電気的に接続されている。下部電極ＬＥは、下層ＬＥ１と上層ＬＥ２との積層膜を用いて形成されている。下層ＬＥ１は、導電性であり、かつ、酸化すると絶縁性になる材料を用いて形成されている。これは、ＭＴＪ素子の側壁膜ＳＷの一部である酸化物７０を下部電極ＬＥの材料の酸化物を用いて形成するためである。例えば、下層ＬＥ１の材料は、Ｔａ、Ｗ、Ｔｉ、Ａｌ または、それらの窒化物、あるいは、これらの材料の複合膜である。上層ＬＥ２の材料は、酸化したときに絶縁性になる必要は必ずしもない。後述するように、サイドウォールＳＷのうちＭＴＪ素子を直接被覆する酸化物７０は、ほとんど下層ＬＥ１の材料の酸化物で形成されるからである。例えば、上層ＬＥ２の材料は、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ または、それらの窒化物、あるいは、これらの材料の複合膜である。また、後述するように、下部電極ＬＥのエッチングにおいてイオンビームの照射方向を変更する時期を特定する。

記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネル絶縁膜Ｂの材料は、例えば、酸化マグネシウムを用いて形成されている。トンネル絶縁膜Ｂは記録層Ｆと固定層Ｐとの間の電流の流れを妨げないように非常に薄く形成されている。

シフト調整膜５０が必要に応じてＭＴＪ素子の上に設けられている。シフト調整膜５０は導電性材料で形成されている。ハードマスク６０がシフト調整膜５０上に設けられている。ハードマスク６０の材料は、例えば、例えば、ＳｉＯ_２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ_２Ｏ_３等の単層膜または積層膜である。ハードマスク６０は、ＭＴＪ素子の上部と上部電極ＵＥとを電気的に接続するために導電性材料を用いて形成されている。

側壁膜ＳＷがＭＴＪ素子の側面を被覆している。本実施形態において、側壁膜ＳＷは、下層ＬＥ１の材料の酸化物７０と層間絶縁膜３０の材料８０との積層膜で形成されている。上述の通り、下層ＬＥ１の材料は、酸化すると電気的に絶縁性となる材料で形成されている。従って、側壁膜ＳＷは、全体として絶縁性を有する。

本実施形態において、側壁膜ＳＷは、ＭＴＪ素子の側面全体を被覆している。しかし、側壁膜ＳＷは、固定層Ｐとトンネル絶縁層Ｂとの界面およびトンネル絶縁層Ｂと記録層Ｆとの界面を被覆すればよい。従って、側壁膜ＳＷは、ＭＴＪ素子の側面の少なくとも一部として固定層Ｐ、トンネル絶縁層Ｂおよび記録層Ｆの側面部分を被覆すればよい。

保護膜９０が、マスク層６０、側壁膜ＳＷおよび層間絶縁膜３０を被覆するように設けられている。即ち、保護膜９０は、ＭＴＪ素子の側面において、側壁膜ＳＷを被覆している。保護膜９０は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。

層間絶縁膜１００が保護膜９０を被覆するように設けられている。層間絶縁膜１００およびハードマスク６０上に上部電極ＵＥが設けられている。層間絶縁膜１１０は、上部電極ＵＥを被覆するように設けられている。層間絶縁膜１００、１１０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて形成されている。上部電極ＵＥの材料は、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ または、それらの窒化物、あるいは、これらの材料の複合膜である。

以上のような構成を有する本実施形態によるＭＲＡＭは、以下の製造方法により製造され得る。

図４から図８は、第１の実施形態によるＭＲＡＭの製造方法を示す断面図である。尚、図４から図８では、１つのメモリセルＭＣの製造方法のみを示すが、同一の半導体基板１０上の多数のメモリセルＭＣは、図４から図８に示す方法と同様の方法で同時に形成され得る。

まず、半導体基板１０上にセルトランジスタＣＴを形成する。セルトランジスタＣＴは、既知のトランジスタの形成方法で形成してよい。図４では、セルトランジスタＣＴの拡散層２０、ゲート絶縁膜１５およびゲート電極ＣＧが表示されている。拡散層２０は、半導体基板１０の表面に形成されており、ソースまたはドレインのいずれかである。ゲート電極ＣＧは、ゲート絶縁膜１５上に形成されており、ゲート絶縁膜１５によって半導体基板１０から電気的に絶縁されている。

次に、ゲート電極ＣＧを被覆するように、層間絶縁膜（Inter Layer Dielectric）３０を堆積する。ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜３０を平坦化する。

次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁膜３０にコンタクトプラグ４０用のコンタクトホールを形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法を用いてコンタクトホールの内壁にバリアメタル４５を堆積する。続いて、ＣＶＤ法を用いて金属材料（例えば、タングステン）をコンタクトホール内に堆積する。これにより、層間絶縁膜３０を貫通して拡散層２０に電気的に接続されるコンタクトプラグ４０が形成される。

次に、ＣＭＰ法を用いて金属材料を平坦化し、隣接するコンタクトプラグ４０を互いに電気的に分離する。コンタクトプラグ４０は、拡散層２０に接続され、かつ、ゲート電極ＣＧから絶縁されるように形成される。

次に、スパッタ法等を用いて、層間絶縁膜３０およびコンタクトプラグ４０上に、下部電極ＬＥの材料、記録層Ｆの材料、トンネル絶縁膜Ｂの材料、固定層Ｐの材料およびシフト調整層５０の材料をこの順番で堆積する。下部電極ＬＥは、下層ＬＥ１と上層ＬＥ２とを含む積層膜である。下部電極ＬＥの材料は、後述するエッチング工程によってＭＴＪ素子の側面に付着する。従って、下層ＬＥ１および上層ＬＥ２は、そのままの状態では導電性である。下層ＬＥ１は、酸化されると絶縁性になる材料である。尚、具体的な下部電極ＬＥ１、ＬＥ２の材料は、上述の通りであるが、ＭＴＪ素子の特性に応じて選択される。

次に、シフト調整層５０の材料上に、ハードマスク６０の材料を堆積する。続いて、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスク６０の材料をＭＴＪ素子のレイアウトパターンに加工する。これにより、図４に示す構造が得られる。

ハードマスク６０の材料は、例えば、ＳｉＯ_２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ_２Ｏ_３等の単層膜または積層膜である。ハードマスク６０が単層膜の場合、ハードマスク６０の材料は、図３に示す上部電極ＵＥとして利用され得るように、導電性材料（例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ）であることが好ましい。ハードマスク６０が積層膜の場合、ハードマスク６０の材料は、少なくともＭＴＪ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料（例えば、ＳｉＯ_２、ＳｉＮ、Ａｌ_２Ｏ_３）を堆積する。ハードマスク６０の絶縁性材料は、ＭＴＪ素子の加工時に除去される。

次に、図５に示すように、ハードマスク６０をマスクとして用いて、シフト調整層５０、固定層Ｐ、トンネル絶縁膜Ｂ、記録層Ｆ、および、上層ＬＥ２の各材料を、ＩＢＥ法で連続的にエッチングする（第１のエッチング）。このとき、イオンビームは、半導体基板１０の表面に対して垂直方向から約４０度〜５０度に傾斜した第１の方向ＤＲ１から照射される。例えば、第１の方向ＤＲ１は、半導体基板１０の表面に対して垂直方向から約４５度傾斜している。半導体基板１０は、半導体基板１０の表面に対して垂直方向を軸として回転しながら、イオンビームを受ける。

上層ＬＥ２の材料がエッチングされるときに、上層ＬＥ２の材料は、イオンビームによって反跳し、シフト調整層５０、固定層Ｐおよびトンネル絶縁膜Ｂの側面に一旦、付着する。しかし、イオンビームが半導体基板１０の表面に対して垂直方向から４０度〜５０度傾斜している場合、ＭＴＪ素子に対して横方向からのエッチング成分（サイドエッチング成分）が、上層ＬＥ２の材料をＭＴＪ素子の側面から除去する。このため、上層ＬＥ２の材料は、ＭＴＪ素子の側面にほとんど付着しない。図５に示す１２９が、ＭＴＪ素子の側面に付着した上層ＬＥ２の材料である。この材料１２９は、ＭＴＪ素子の側面にわずかに付着するが、ＭＴＪ素子の固定層Ｐと規則層Ｆとの間を短絡するほど均一には付着していない。

上層ＬＥ２の材料と下層ＬＥ１の材料とが互いに異なるので、ＳＩＭＳ（Secondary Ion Mass Spectrometer）等のＥＰＤ（End Point Detector）を用いて、上層ＬＥ２と下層ＬＥ１との境界を検出する。下層ＬＥ１の材料が検出された後、イオンビームは、半導体基板１０の表面に対して垂直方向から０〜３０度傾斜した第２の方向から照射される（第２のエッチング）。これにより、図６に示すように、下層ＬＥ１の材料がＩＢＥ法によってエッチングされる。下層ＬＥ１の材料は第２の方向ＲＤ２からイオンビームを受けて、固定層Ｐ、トンネル絶縁膜Ｂおよび記録層Ｆの側面へ反跳する。ここで、第２の方向ＤＲ２は、第１の方向ＤＲ１よりも半導体基板１０の表面に対して垂直方向に近い。従って、ＭＴＪ素子に対するサイドエッチングが少ないので、ＭＴＪ素子の側面に付着した下層ＬＥ１の材料は除去されずにＭＴＪ素子の側面を被覆するように残る。即ち、実質的に下層ＬＥ１の材料のみが固定層Ｐ、トンネル絶縁膜Ｂおよび記録層Ｆの側面（ＭＴＪ素子の側面）を被覆するように付着する。図６に示す１３０がＭＴＪ素子の側面を被覆する下層ＬＥ１の材料である。

このように、下部電極ＬＥ（上層ＬＥ２および下層ＬＥ１）は、第１の方向ＤＲ１からのイオンビームおよび第２の方向ＤＲ２からのイオンビームによってエッチングされる。これにより、図６に示すように、固定層Ｐ、トンネル絶縁膜Ｂおよび記録層Ｆの各側面は、下層ＬＥ１の材料によって被覆される。

下層ＬＥ１の材料１３０は、導電性を有する。従って、このままでは、ＭＴＪ素子の側面において電流がリークしてしまう。そこで、ＩＢＥ法による下部電極ＬＥの材料のエッチング後、半導体基板１０をエッチング装置から一旦大気中に搬出し、酸化処理装置へ移動させる。そして、酸化処理装置内において、下層ＬＥ１の材料１３０を酸化する。これにより、図７に示すように絶縁性の酸化物７０が側壁膜ＳＷの一部としてＭＴＪ素子の側面に形成される。ここで、酸化工程は、例えば、５０度の低温雰囲気中において酸素プラズマ処理によって実行される。酸化条件は、ＭＴＪ素子の側壁に堆積された 下層ＬＥ１の材料１３０およびその膜厚により調整される。

次に、ハードマスク６０をマスクとして用いて、層間絶縁膜３０の材料を、ＩＢＥ法でエッチングする（第３のエッチング）。このとき、イオンビームは、半導体基板１０の表面に対して垂直方向から０〜３０度傾斜した第３の方向ＤＲ３から照射される。尚、第３の方向ＤＲ３は、第２の方向ＤＲ２と同一方向でもよい。イオンビームは、層間絶縁膜３０に照射されることによって層間絶縁膜３０の材料をＭＴＪ素子の側面にある下部電極の材料の酸化物７０へ反跳させる。これにより、図８に示すように、ＭＴＪ素子の側面において酸化物７０上に層間絶縁膜３０の材料８０（以下、絶縁膜８０ともいう）が堆積される。酸化物７０および絶縁膜８０は、側壁膜ＳＷを形成する。ここで、層間絶縁膜３０および絶縁膜８０の材料は、例えば、ＳｉＯ_２、ＳｉｘＮｙ、Ａｌ_２Ｏ_３、ＡｌｘＯｙ（ｘ＜２、ｙ≧３）、ＳｉＡｌｘＯｙ、ＴｉＯ_２、ＺｒＯ_２、または、これらの材料の２以上の組み合わせで形成された絶縁膜である。これにより、層間絶縁膜３０および絶縁膜８０は、その後の工程において発生する水素、水、酸素、あるいは、大気中にある水、酸素からＭＴＪ素子を保護する役目を果たす。

次に、ＡＬＤ（Atomic Layer Deposition）法を用いて、保護膜９０をＭＴＪ素子、層間絶縁膜３０およびハードマスク６０上に堆積する。これにより、図３に示すように、保護膜９０は、ＭＴＪ素子の側面において側壁膜ＳＷの絶縁膜８０を被覆する。保護膜９０は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。これにより、保護膜９０は、水素、水、酸素からＭＴＪ素子をより効果的に保護する。

その後、図３に示す層間絶縁膜１００、１１０の堆積後、ＣＭＰ法を用いてハードマスク６０を露出させる。ハードマスク６０上に上部電極ＵＥを形成する。さらに、その他の配線（図示せず）を形成する。これにより、本実施形態によるＭＲＡＭが完成する。

本実施形態によるＭＲＡＭの側壁膜ＳＷは、下部電極ＬＥのうち下層ＬＥ１の材料の酸化物７０および層間絶縁膜３０の材料から成る絶縁膜８０を用いて形成されている。従って、側壁膜ＳＷは、ＩＢＥ法によるＭＴＪ素子の加工工程においてＭＴＪ素子の側面に付着する堆積物をそのまま利用することができる。即ち、本実施形態によるＭＲＡＭは、側壁膜ＳＷを形成する工程を個別に実行することなく、側壁膜ＳＷを形成することができる。その結果、本実施形態のＭＲＡＭは、製造コストが低く、信頼性が高い。また、ＭＴＪ素子の特性が改善するので、歩留まりを向上させることができる。

下部電極ＬＥのうち上層ＬＥ２の材料は、ＭＴＪ素子の側面にほとんど付着していない。よって、上層ＬＥ２の材料は、酸化しても導電性を有する材料であってもよい。

本実施形態によるＭＲＡＭの製造方法では、ＭＴＪ素子の側面に堆積された下層ＬＥ１の材料を酸化するときに、半導体基板１０を一旦大気中に搬出する。このとき、ＭＴＪ素子の側面は、下層ＬＥ１の材料によって被覆されている。従って、ＭＴＪ素子の側面は、大気に曝されることなく、制御不能な酸化は生じない。

また、ＭＴＪ素子の側面が下層ＬＥ１の材料によって被覆されていることによって、下層ＬＥ１の材料の酸化時に、半導体基板１０を大気中に搬出することができる。これは、下部電極ＬＥのエッチング工程および下層ＬＥ１の材料の酸化工程を同一チャンバ内で実行する必要がないことを意味する。つまり、これらのエッチング工程および酸化工程は、insitu処理である必要はない。よって、本実施形態よるＭＲＡＭは、新たな半導体製造装置を導入することなく、個別に配置された既存のエッチング装置および酸化処理装置を利用して製造することができる。その結果、本実施形態によるＭＲＡＭは、低コストで製造することができる。

ＭＴＪ素子の側面を被覆する下層ＬＥ１の材料は、上述の通り、低温プラズマ酸化法によって酸化される。低温プラズマ酸化法は、酸化を良好に制御することができる。従って、本実施形態によれば、ＭＴＪ素子の抵抗のばらつきを抑制し、歩留まりを向上させることができる。

層間絶縁膜３０の材料としてシリコン窒化膜を採用した場合、絶縁膜８０は、シリコン窒化膜になる。シリコン窒化膜は、水素、酸素、水の拡散を効果的に抑制する。従って、層間絶縁膜３０の材料としてシリコン窒化膜を採用すれば、絶縁膜８０は、ＭＴＪ素子を効果的に保護することができる。

尚、酸化物７０および絶縁膜８０から成る側壁膜ＳＷが充分にＭＴＪ素子を保護することができれば、保護膜９０は、ＭＴＪ素子の側面を被覆する必要はない。この場合、保護膜９０は、省略可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＣＴ・・・セルトランジスタ、１０・・・半導体基板、１５・・・ゲート絶縁膜、ＣＧ・・・ゲート電極、２０・・・拡散層、３０・・・層間絶縁膜、４５・・・バリアメタル、４０・・・コンタクトプラグ、ＭＴＪ・・・ＭＴＪ素子、ＬＥ・・・下部電極、ＬＥ１・・・下層、ＬＥ２・・・上層、Ｆ・・・記録層、Ｂ・・・トンネル絶縁膜、Ｐ・・・固定層、ＳＷ・・・側壁膜、５０・・・シフト調整膜、６０・・・ハードマスク、７０・・・酸化物、８０・・・絶縁膜、９０・・・保護膜、１００、１１０・・・層間絶縁膜、ＵＥ・・・上部電極

Claims (10)

1. 半導体基板と、
   前記半導体基板に設けられた拡散層と、
   前記半導体基板の上方に設けられた第１の絶縁膜と、
   前記第１の絶縁膜を貫通して前記拡散層に電気的に接続されたコンタクトプラグと、
   前記コンタクトプラグおよび前記第１の絶縁膜上に積層された下部電極、第１の磁性体層、非磁性絶縁膜、および、第２の磁性体層を含む記憶素子と、
   前記記憶素子の側面の少なくとも一部を被覆し、前記下部電極の材料の酸化物および前記第１の絶縁膜の積層膜から成る側壁膜と、
   前記記憶素子の側面において前記側壁膜をさらに被覆する保護膜とを備え、
   前記下部電極の材料は導電性材料であり、該下部電極の材料の酸化物は絶縁性材料であることを特徴とする半導体記憶装置。
2. 半導体基板と、
   前記半導体基板に設けられた拡散層と、
   前記半導体基板の上方に設けられた第１の絶縁膜と、
   前記第１の絶縁膜を貫通して前記拡散層に電気的に接続されたコンタクトプラグと、
   前記コンタクトプラグおよび前記第１の絶縁膜上に積層された下部電極、第１の磁性体層、非磁性絶縁膜、および、第２の磁性体層を含む記憶素子と、
   前記記憶素子の側面の少なくとも一部を被覆し、前記下部電極の材料の酸化物および前記第１の絶縁膜を含む側壁膜とを備えた半導体記憶装置。
3. 前記記憶素子の側面において前記側壁膜を被覆する保護膜をさらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記側壁膜は、前記下部電極の材料の酸化物および前記第１の絶縁膜からなる積層膜であることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記下部電極は、導電性材料を用いて形成された上層と、導電性でありかつ酸化すると絶縁性になる材料を用いて形成された下層とを含み、
   前記側壁膜は、前記下層の材料の酸化物および前記第１の絶縁膜の積層膜から成ることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
6. 半導体基板に拡散層を形成し、
   前記半導体基板上に第１の絶縁膜を形成し、
   前記第１の絶縁膜を貫通して前記拡散層に電気的に接続されたコンタクトプラグを形成し、
   前記コンタクトプラグおよび前記第１の絶縁膜上に下部電極、第１の磁性体層、非磁性体層、および、第２の磁性体層の各材料を積層し、
   前記第２の磁性体層の材料上にマスク材料を堆積し、
   前記マスク材料を加工し、
   前記マスク材料をマスクとして用いて前記第２の磁性体層、前記非磁性体層、前記第１の磁性体層、および、前記下部電極の各材料をエッチングして記憶素子を形成し、
   前記下部電極の材料のエッチングによって前記記憶素子の側面の少なくとも一部に堆積された前記下部電極の材料を酸化して酸化膜を形成し、
   前記第１の絶縁膜をさらにエッチングすることによって、前記記憶素子の側面にある前記酸化膜に前記第１の絶縁膜の材料を堆積することを具備する半導体記憶装置の製造方法。
7. 前記下部電極は、導電性材料を用いて形成された上層と、導電性でありかつ酸化すると絶縁性になる材料を用いて形成された下層とを含み、
   前記第２の磁性体層、前記非磁性体層、前記第１の磁性体層、および、前記下部電極の各材料のエッチングは、
   前記半導体基板の表面に対して垂直方向から傾斜した第１の方向からイオンビームを照射することによって前記第２の磁性体層、前記非磁性体層、前記第１の磁性体層の各材料、および、前記下部電極の材料の前記上層を加工し、
   前記第１の方向よりも前記半導体基板の表面に対して垂直方向に近い第２の方向からイオンビームを前記下部電極の材料の前記下層に照射することによって、該下層の材料を前記第２の磁性体層、前記非磁性体層および前記第１の磁性体層の各側面へ付着させることを具備することを特徴とする請求項６に記載の半導体記憶装置の製造方法。
8. 前記下部電極の前記上層の材料と前記下層の材料とは互いに異なることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
9. 前記下部電極の材料の酸化は、前記下部電極の材料のエッチング後、前記半導体基板をエッチング装置から一旦大気中に搬出し、酸化処理装置へ移動させて実行することを特徴とする請求項６または請求項７に記載の半導体記憶装置の製造方法。
10. 前記第１の絶縁膜のエッチングは、
    イオンビームを前記第１の絶縁膜に照射することによって前記第１の絶縁膜の材料を前記記憶素子の側面にある前記下部電極の材料の酸化膜へ付着させることを具備することを特徴とする請求項６から請求項９のいずれかに記載の半導体記憶装置の製造方法。

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