TWI546970B - 半導體元件的終端結構及其製造方法 - Google Patents

半導體元件的終端結構及其製造方法 Download PDF

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Description

半導體元件的終端結構及其製造方法
本發明係關於一種半導體元件的終端結構，特別是關於一種具有多溝槽的終端結構及其製造方法。
在功率半導體元件中，耐電壓能力是非常重要的指標。舉例來說，由於一般溝槽式場效電晶體具備高耐電壓能力、低導通電阻及高電流等特性，因此溝槽式場效電晶體已廣泛應用於電源管理裝置中做為功率半導體元件。
製作上述溝槽式場效電晶體通常需要繁複且多次的光罩製程，將增加製程時間及污染機會，使得功率半導體元件的良率及產能受到限制。
另一方面，一般溝槽式場效電晶體具有較大面積的終端結構，以提升崩潰電壓。然而，對於目前體積微小化的電子元件發展趨勢而言，此類具有大面積的終端結構顯然已不合時宜。
本發明之一態樣在於提供一種半導體元件的終端結構。此半導體元件包含主動區及終端區，且終端區與主動區相鄰。終端區具有上述終端結構，且終端結構包含基板、磊晶層、介電層、導電材料層及導電層。
磊晶層設置於基板上，且具有一耐壓區。耐壓區具有複數個第一溝槽(trench)，其中第一溝槽係沿第一方向延伸。介電層係設置於諸第一溝槽內及部分磊晶層上。導電材料層係設置於諸第一溝槽內的介電層上。導電層覆蓋諸第一溝槽，接觸導電材料層及部分磊晶層，且電性連接上述主動區。
本發明之另一態樣在於提供一種半導體元件的終端結構的製造方法。此半導體元件包含主動區及終端區，且終端區與主動區相鄰且具有終端結構。此製造方法包含形成磊晶層於基材上，磊晶層具有一耐壓區；形成複數個溝槽於磊晶層的耐壓區中，其中溝槽沿第一方向延伸且彼此平行排列；形成介電層於各溝槽內；形成導電材料層於各溝槽內的介電層上；以及形成導電層於各溝槽上，導電層接觸導電材料層及部分磊晶層。
由於各溝槽的介電層係相互連接，透過溝槽結構增加，能在較小的面積中承受較高的崩潰電壓，因此本發明所提供的半導體元件的終端結構可顯著提升整體元件的崩潰電壓。
100、200、300、400‧‧‧半導體元件
101、201、301、401、501、601、801‧‧‧主動區
102、202、302、402、502、602、802‧‧‧終端區
103、203、303、403‧‧‧溝槽式半導體單元
110、210、310、410、510、610、710、810‧‧‧基板
120、220、320、420、520、620、720、820‧‧‧磊晶層
130、230、330、430、530、630、730、830‧‧‧耐壓區
131、231、331‧‧‧第一溝槽
132、232、332、432、532、632、732、832‧‧‧介電層
133、233、333、433、533、633、833‧‧‧導電材料層
134、334、535、635‧‧‧第一介電層
140、240、340、440、540、640、840‧‧‧導電層
250、350、650、850‧‧‧溝槽間隔
251、751、851‧‧‧摻雜區
431‧‧‧第二溝槽
531、631、831‧‧‧溝槽
534、634‧‧‧第二介電層
740、840‧‧‧光阻層
741、841‧‧‧摻雜製程
d1、d2‧‧‧寬度
A-A’、B-B’、C-C’‧‧‧剖面線
第1A圖係根據本發明之實施例所繪示的半導體元件100的剖面圖；第1B圖係根據本發明之實施例所繪示第1A圖的半導體元件沿A-A’剖面線的剖面上視圖；第2圖係根據本發明之實施例所繪示半導體元件200的剖面圖；第3A圖係根據本發明之實施例所繪示半導體元件300的剖面圖；第3B圖係根據本發明之實施例所繪示第3A圖的半導體元件沿B-B’剖面線的剖面上視圖；第4A圖係根據本發明之實施例所繪示半導體元件400a的剖面圖；第4B圖係根據本發明之實施例所繪示半導體元件400a的上視圖；第4C圖係根據本發明之實施例所繪示半導體元件400b中溝槽431b的上視圖；第4D圖係根據本發明之實施例所繪示的半導體元件400b的剖面上視圖；第5A~5J圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖；第6A~6F圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖；第7圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖；以及 第8圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖。
本發明所提出的是一種半導體元件的終端結構及其製造方法，其可應用於如溝槽式金氧半蕭特基能障二極體(TMBS diode)、溝槽式絕緣閘雙極性電晶體(Trench IGBT)或溝槽式功率金氧半場效電晶體(Trench Power MOSFET)之類的溝槽式功率半導體元件。以下列舉幾個實施例來說明本發明之半導體元件的終端結構及其製造方法。
第1A圖係根據本發明之實施例所繪示的半導體元件100的剖面圖。在第1A圖中，半導體元件100包含主動區101及終端區102，且終端區102與主動區101相鄰。終端區102具有終端結構，且終端結構包含基板110、磊晶層120、介電層132、導電材料層133及導電層140。
磊晶層120係設置於基板110上，且具有耐壓區130。耐壓區130位於主動區101的溝槽式半導體單元103附近，且具有複數個第一溝槽131。根據本發明之一實施例，基板110可為矽基板。根據本發明之一實施例，磊晶層120可為N型磊晶層。根據本發明之實施例，各第一溝槽131的寬度可為不相同設計。根據本發明之實施例，各第一溝槽131的寬度可為漸寬或漸窄設計。
介電層132係設置於諸第一溝槽131內及部分磊晶層120上。根據本發明之一實施例，介電層132係由氧化 物所構成。根據本發明之實施例，每二相鄰的第一溝槽131內的介電層132係彼此接觸。
導電材料層133係設置於諸第一溝槽131內的介電層132上。根據本發明之一實施例，導電材料層133係由多晶矽或金屬所構成。其中介電層132與導電材料層133兩者寬度大小可根據實際所需耐壓程度做比例上調整。
導電層140覆蓋諸第一溝槽131，接觸導電材料層133及部分磊晶層120，且電性連接上述主動區101及終端區102。根據本發明之實施例，導電層140為蕭特基能障金屬層。
根據本發明之實施例，終端結構更包含第一介電層夾置於導電層與部分導電材料層之間，令使導電層電性連接於部分第一溝槽內的導電材料層。由於內層介電層夾置於導電層與部分導電材料層之間，可令使導電材料層具有不同電位，提供不同的耐電壓效果。
第1B圖係根據本發明之實施例所繪示第1A圖的半導體元件沿A-A’剖面線的剖面上視圖。在第1B圖中，終端結構中磊晶層120的耐壓區130具有第一溝槽131。第一溝槽131係沿一方向延伸且彼此平行排列，且介電層132及導電材料層133係設置於第一溝槽131內。
第2圖係根據本發明之實施例所繪示的半導體元件200的剖面圖。在第2圖中，半導體元件200包含主動區201及終端區202，且終端區202與主動區201相鄰。終端區202具有終端結構，且終端結構包含基板210、磊晶層 220、介電層232、導電材料層233及導電層240。
磊晶層220係設置於基板210上，且具有耐壓區230。耐壓區230位於主動區201的溝槽式半導體單元203附近，且具有複數個第一溝槽231。根據本發明之一實施例，基板210可為矽基板。根據本發明之一實施例，磊晶層220可為N型磊晶層。根據本發明之實施例，各第一溝槽231的寬度可為不相同設計。根據本發明之實施例，各第一溝槽231的寬度可為漸寬或漸窄設計。根據本發明之實施例，各第一溝槽231之間的各溝槽間隔250之寬度不相同。根據本發明之實施例，各第一溝槽231之間的各溝槽間隔250呈漸疏或漸密排列。
介電層232係設置於諸第一溝槽231內及部分磊晶層220上。根據本發明之一實施例，介電層232係由氧化物所構成。根據本發明之實施例，每二相鄰的第一溝槽231內的介電層232係由一溝槽間隔250所隔開。根據本發明之實施例，各第一溝槽231之間的各溝槽間隔250更包含摻雜區251。根據本發明之實施例，摻雜區251可為P型摻雜。加入P型摻雜可防止漏電流從外圍提早發生，藉此提升崩潰電壓。
導電材料層233係設置於諸第一溝槽231內的介電層232上。根據本發明之一實施例，導電材料層233係由多晶矽或金屬所構成。根據本發明之實施例，各第一溝槽231內的介電層232及導電材料層233與磊晶層220具有一平坦化表面。當然終端結構也可以以非平坦方式進行，例 如第1A圖中終端結構更包含第一介電層134設置於上述介電層132及導電材料層133與磊晶層120所構成平坦化表面上，其中第一介電層134與介電層132可為同一步驟所形成。此第一介電層134係位於每二相鄰的第一溝槽131間彼此接觸的介電層132上。
導電層240覆蓋諸第一溝槽231，接觸導電材料層233及部分磊晶層220，且電性連接上述主動區201及終端區202。根據本發明之實施例，導電層240為蕭特基能障金屬層。
第3A圖係根據本發明之實施例所繪示的半導體元件300的剖面圖。在第3A圖中，半導體元件300包含主動區301及終端區302，且終端區302與主動區301相鄰。終端區302具有終端結構，且終端結構包含基板310、磊晶層320、介電層332、導電材料層333及導電層340。
磊晶層320係設置於基板310上，且具有耐壓區330。耐壓區330與主動區301的溝槽式半導體單元303相鄰，且具有複數個第一溝槽331。根據本發明之一實施例，基板310可為矽基板。根據本發明之一實施例，磊晶層320可為N型磊晶層。根據本發明之實施例，各第一溝槽331的寬度不相同。根據本發明之實施例，各第一溝槽331的寬度可為漸寬或漸窄。根據本發明之實施例，各第一溝槽331之間的各溝槽間隔350之寬度不相同。根據本發明之實施例，各第一溝槽331之間的各溝槽間隔350呈漸疏或漸密排列。
介電層332係設置於諸第一溝槽331內及部分磊晶層320上。根據本發明之一實施例，介電層332係由氧化物所構成。根據本發明之實施例，每二相鄰的第一溝槽331內的介電層332係由一溝槽間隔350所隔開。
導電材料層333係設置於諸第一溝槽331內的介電層332上。根據本發明之一實施例，導電材料層333係由多晶矽或金屬所構成。根據本發明之實施例，各第一溝槽331內的介電層332與部分磊晶層320上包含一第一介電層334。此第一介電層334係位於每二相鄰的第一溝槽331間的溝槽間隔350上方，如第3A圖所示第一介電層334還根據製程變化擴大到位於溝槽間隔350接鄰的介電層332上方。
導電層340覆蓋諸第一溝槽331，接觸導電材料層333及部分磊晶層320，且電性連接上述主動區301及終端區302。根據本發明之實施例，導電層340為蕭特基能障金屬層。
第3B圖係根據本發明之實施例所繪示的第3A圖的半導體元件沿B-B’剖面線的剖面上視圖。在第3B圖中，介電層332及導電材料層333係設置於第一溝槽331內，且每二相鄰的第一溝槽331之間具有溝槽間隔350。
第4A圖係根據本發明之實施例所繪示的半導體元件400a的剖面圖。在第4A圖中，半導體元件400a包含主動區401及終端區402，且終端區402與主動區401相鄰。終端區402具有終端結構，且終端結構包含基板410、磊晶 層420、介電層432、導電材料層433及導電層440。
磊晶層420係設置於基板410上，且具有耐壓區430。耐壓區430位於主動區401的溝槽式半導體單元403附近，且包含一個以上的第二溝槽431a沿一方向延伸。根據本發明之一實施例，基板410可為矽基板。根據本發明之一實施例，磊晶層420可為N型磊晶層。根據本發明之實施例，第二溝槽431a具有和第3A圖中的各第一溝槽331相同的介電層332及導電材料層333。
介電層432係設置於第二溝槽431a內及部分磊晶層420上。根據本發明之一實施例，介電層432係由氧化物所構成。
導電材料層433係設置於第二溝槽431a內的介電層432上。根據本發明之一實施例，導電材料層433係由多晶矽或金屬所構成。
導電層440覆蓋第二溝槽431a，接觸導電材料層433及部分磊晶層420，且電性連接上述主動區401及終端區402。根據本發明之實施例，導電層440為蕭特基能障金屬層。
第4B圖係根據本發明之實施例所繪示半導體元件的剖面上視圖。其中，第4A圖為沿著第4B圖的C-C’剖面線的剖面圖。在第4B圖中，具有介電層332及導電材料層333位於第一溝槽331內(圖未標示第一溝槽331)，介電層432及導電材料層433位於第二溝槽431a(圖未標示第一溝槽431a)，終端結構中磊晶層420的耐壓區430具有第一溝 槽331及第二溝槽431a。第一溝槽331係沿第一方向延伸且彼此平行排列。每二相鄰的第一溝槽331之間具有溝槽間隔350。第二溝槽431a係沿第二方向延伸。根據本發明之實施例，上述各第一溝槽331的第一方向與第二溝槽431a的第二方向呈正交。
第4C圖係根據本發明之實施例所繪示的半導體元件的溝槽431b的剖面上視圖。在第4C圖中，終端結構中磊晶層420的耐壓區430具有第一溝槽331及第二溝槽431b。第一溝槽331係沿第一方向延伸且彼此平行排列。 第二溝槽431b係沿第二方向延伸且彼此平行。根據本發明之實施例，上述各第一溝槽331的第一方向與第二溝槽431b的第二方向呈正交，且第二溝槽431b可視所需要狀況在部分平行的第一溝槽331呈正交，不需如圖4B只有一條第二溝槽431a貫穿所有第一溝槽331。
第4D圖係根據本發明之實施例所繪示半導體元件的400b的剖面上視圖。為第4C圖的第一溝槽331與第二溝槽431a上面的架構，在第4D圖中，介電層332及導電材料層333係設置於第一溝槽331內，且每二相鄰的第一溝槽331之間具有溝槽間隔350。介電層432及導電材料層433係設置於第二溝槽431b內。根據本發明之實施例，介電層332及介電層432的材料相同，且導電材料層333及導電材料層433的材料相同。由於在此實施例中將導電材料層333與導電材料層433做部分正交連接，因此可以根據不同耐壓的需求，設計出各種不同的耐壓架構。
第5A~5J圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖。在第5A圖中，提供基板510。根據本發明之實施例，基板510為矽基板。在第5B圖中，形成磊晶層520於基板510上，其中磊晶層520可分為主動區501及終端區502，且形成磊晶層520係形成N型磊晶層。
在第5C圖中，磊晶層520具有耐壓區530與主動區501相鄰。形成複數個溝槽531於耐壓區530，且各溝槽531係沿第一方向延伸。每二相鄰的溝槽531之間具有溝槽間隔，且溝槽間隔的寬度為d1。根據本發明之實施例，形成各溝槽531之步驟包含蝕刻磊晶層520以形成各溝槽531，及移除各溝槽531表面的一氧化層，如地5D圖所示。各溝槽531表面的一氧化層被移除之後，每二相鄰的溝槽531之間的溝槽間隔寬度為d2，其中d2小於d1。
在第5E圖中，形成介電層532於各溝槽531內。根據本發明之實施例，每二相鄰的溝槽531內的介電層532係彼此接觸。
在第5F圖中，形成導電材料層533於各溝槽531內的介電層532上。如第5G圖所示，形成導電材料層533之步驟包含將導電材料填入並覆蓋各溝槽531；以及移除部分導電材料，以形成導電材料層533於各溝槽531中。根據本發明之實施例，上述製造方法更包含如第5H圖所示形成第二介電層534於磊晶層520、介電層532及導電材料層533上；以及如第5I圖所示移除部分第二介電層534，以 暴露導電材料層533以及部份磊晶層520。根據本發明之實施例，移除部份第二介電層534，以形成第一介電層535於每二相鄰的溝槽531間彼此接觸的介電層532上。
在第5J圖中，形成導電層540於各溝槽531上，導電層540接觸導電材料層533及部分磊晶層520。根據本發明之實施例，形成導電層540係形成蕭特基能障金屬層。
第6A~6F圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖。第6A圖係接續第5D圖的另一實施例。在第6A圖中，形成介電層632於各溝槽631內。根據本發明之實施例，每二相鄰的溝槽631內的介電層632係由一溝槽間隔650所隔開。
在第6B圖中，形成導電材料層633於各溝槽631內的介電層632上。根據本發明之實施例，形成導電材料層633之步驟包含將導電材料填入並覆蓋各溝槽631；以及移除部分導電材料，以形成導電材料層633於各溝槽631中，如第6C圖所示。根據本發明之實施例，上述製造方法更包含形成第二介電層634於磊晶層620、介電層632及導電材料層633上；以及移除部份第二介電層634，以暴露導電材料層633以及部份磊晶層620，如第6D~6E圖所示。根據本發明之實施例，移除部份第二介電層634，以形成第一介電層635於每二相鄰的溝槽631間的溝槽間隔650上。根據本發明之實施例，上述製造方法更包含使磊晶層、介電層及導電材料層形成平坦化表面。
在第6F圖中，形成導電層640於各溝槽631上， 導電層640接觸導電材料層633及部分磊晶層620。根據本發明之實施例，形成導電層640係形成蕭特基能障金屬層。
第7圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖。在第7圖中，位於基板710上的磊晶層720具有耐壓區730。先在耐壓區730以外的區域覆蓋介電層732及光阻層740，再進行摻雜製程741。透過摻雜製程741，在磊晶層720的表面形成摻雜區751。根據本發明之實施例，摻雜區751為P型摻雜區。根據本發明之實施例，此摻雜步驟可設計在磊晶層尚未形成溝槽之前。
第8圖係根據本發明之實施例所繪示的製造半導體元件的階段示意圖。在第8圖中，位於基板810上的磊晶層820具有耐壓區830。耐壓區830已形成複數個溝槽831、介電層832及導電材料層833，其中每二相鄰的溝槽831之間具有溝槽間隔850。先在耐壓區830以外的區域覆蓋光阻層840，再進行摻雜製程841。透過摻雜製程841，在每二相鄰的溝槽831之間具有溝槽間隔850形成摻雜區851。根據本發明之實施例，摻雜區851為P型摻雜區。根據本發明之實施例，此摻雜步驟係在形成導電層之前。
在本發明之實施例中，半導體元件的終端結構包含複數個溝槽位於耐壓區，且各溝槽內均具有介電層及導電材料層。本發明之實施例所提供的終端結構可以有效縮減功率半導體元件中終端區的佔有面積，以達到體積微小化的目的。另一方面，由於各溝槽的介電層係相互連接，透過溝槽的起伏結構以增加介電層的表面積，能在較小的面 積中承受較高的崩潰電壓，因此本發明所提供的半導體元件的終端結構可顯著提升整體元件的崩潰電壓。在本發明之一實施例中，終端結構的崩潰電壓可提升10~20%以上，且其面積減少50%以上。在本發明之實施例所提供的終端結構的製造方法中，僅需三至四道光罩製程即可完成先前技術所需繁瑣的光罩製程，如此便能有效簡化製程時間及提高生產效能。
雖然本發明之實施例已揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾，因此本發明之保護範圍當以後附之申請專利範圍所界定為準。
100‧‧‧半導體元件
101‧‧‧主動區
102‧‧‧終端區
103‧‧‧溝槽式半導體單元
110‧‧‧基板
120‧‧‧磊晶層
130‧‧‧耐壓區
131‧‧‧第一溝槽
132‧‧‧介電層
133‧‧‧導電材料層
134‧‧‧第一介電層
140‧‧‧導電層

Claims (13)

  1. 一種半導體元件的終端結構，該半導體元件包含一主動區及一終端區與該主動區相鄰，該終端區具有該終端結構，該終端結構包含：一基板；一磊晶層，設置於該基板上，該磊晶層具有一耐壓區，且該耐壓區具有複數個第一溝槽，其中該些第一溝槽沿一第一方向延伸且彼此平行排列；一介電層，設置於每一第一溝槽內及部分該磊晶層上，其中每二相鄰的第一溝槽內的該介電層係彼此接觸；一導電材料層，設置於每一第一溝槽內的該介電層上；以及一導電層，覆蓋該些第一溝槽，接觸該導電材料層及部分該磊晶層，且電性連接該主動區。
  2. 如請求項1所述之終端結構，其中每二相鄰的第一溝槽內的該介電層係由一溝槽間隔所隔開。
  3. 如請求項2所述之終端結構，其中位於該些第一溝槽之間的該些溝槽間隔之寬度相異。
  4. 如請求項2所述之終端結構，其中位於該些第一溝槽之間的該些溝槽間隔更包含一摻雜區。
  5. 如請求項1所述之終端結構，其中該些第一溝槽的該介電層、該導電材料層具有一平坦化表面。
  6. 如請求項1所述之終端結構，更包含一第一介電層，其中該第一介電層係位於每二相鄰的第一溝槽內彼此接觸的該介電層上方，或每二相鄰的第一溝槽間由一溝槽間隔所隔開，該第一介電層位於該溝槽間上方。
  7. 如請求項1所述之終端結構，更包含一個以上的第二溝槽沿第二方向延伸，該第二溝槽內具有和該些第一溝槽相同的該介電層及該導電材料層。
  8. 如請求項7所述之終端結構，其中該些第一溝槽的第一方向與該第二溝槽的第二方向係呈正交。
  9. 一種半導體元件的終端結構的製造方法，該半導體元件包含一主動區及一終端區與該主動區相鄰，該終端區具有一終端結構，該終端結構的製造方法包含：形成一磊晶層於一基材上，該磊晶層具有一耐壓區；形成複數個溝槽於該磊晶層的該耐壓區中，其中該些溝槽沿一第一方向延伸且彼此平行排列；形成一介電層於每一溝槽內，其中每二相鄰的溝槽內的該介電層係彼此接觸；形成一導電材料層於每一溝槽內的該介電層上；以及形成一導電層於該些溝槽上，該導電層接觸該導電材料層及部分該磊晶層。
  10. 如請求項9所述之製造方法，其中形成該些溝槽之步驟包含：蝕刻該磊晶層以形成該些溝槽；以及移除該些溝槽表面的一氧化層。
  11. 如請求項9所述之製造方法，其中每二相鄰的溝槽內的該介電層係由一溝槽間隔所隔開。
  12. 如請求項11所述之製造方法，更包含形成一摻雜區於該些溝槽之間的該溝槽間隔中。
  13. 如請求項9所述之製造方法，更包含使該磊晶層、該介電層及該導電材料層形成一平坦化表面。
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