JP2012142487A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、半導体層1にトレンチ20を形成する工程と、トレンチ2の内壁およびトレンチ2外の表面を覆うように半導体層1上に絶縁膜3を形成する工程と、トレンチ2を埋め尽くし、トレンチ2外の絶縁膜3上に堆積されるように導電性のポリシリコン膜4を形成する工程と、トレンチ2内、およびトレンチ2外の絶縁膜3上の所定領域にポリシリコン膜4が残るように、当該ポリシリコン膜4を選択的に除去するポリシリコンエッチング工程とを含む。
【選択図】図1
Description
このような構造の半導体装置を製造するときには、トレンチ内に導電性ポリシリコン層を埋め込む工程と、その後に、トレンチ外に導電性ポリシリコン膜を別途形成する工程とが必要となる。トレンチに導電性ポリシリコンを埋め込む工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、その後に、トレンチ外のポリシリコンをエッチバックして除去する工程とを含む。また、トレンチ外に導電性ポリシリコン膜を形成する工程は、たとえば、半導体基板の全面にポリシリコン膜を形成する工程と、このポリシリコン膜をフォトリソグラフィによってパターニングする工程とを含む。このように、工程数が多いので、生産性が悪く、それに応じてコスト高になる欠点がある。
請求項2記載の発明は、前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項1記載の半導体装置の製造方法である。この方法により、トレンチ付近の構造の形成と同時に、絶縁膜上に導電性ポリシリコン層を積層した構造をトレンチ外に形成できる。これにより、工程数を削減できるので、半導体装置の生産性を向上できる。トレンチの内壁を覆う絶縁膜と、前記所定領域の絶縁膜とは、同一工程で形成されるので、等しい膜厚に形成できる。
トレンチを埋め尽くすように導電性のポリシリコン膜を形成すると、トレンチ外のポリシリコン膜が必要以上に厚くなる場合がある。そこで、膜厚減少工程を行うと、トレンチ外のポリシリコン膜の膜厚を適正化できる。これにより、トレンチ付近と、前記所定領域とにおける高低差を少なくすることができるから、その後の工程を精密に行うことができる。より具体的には、フォトリソグラフィの際にマスクパターンを精密に形成できる。さらに詳細に説明すると、フォトリソグラフィの露光工程において、露光すべき表面に大きな高低差が生じていると、露光のプロセスマージンが低下する。これにより、配線間のショート等の様々な異常が発生するおそれがある。膜厚減少工程は、この問題に対する解決手段を提供する。
請求項6記載の発明は、前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項1〜5のいずれか一項に記載の半導体装置の製造方法である。この方法により、トレンチゲート型のMISFETを有する半導体装置を製造できる。そして、ゲート電極とトレンチ外の導電性ポリシリコン層とを同時に形成できるから、工程数が少なくなり、生産性を向上できる。
請求項11記載の発明は、前記第1絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項10に記載の半導体装置である。この構成の半導体装置は、請求項3の方法によって作製できる。すなわち、第1および第2絶縁膜と熱酸化膜とは別の工程で形成されるので、異なる膜厚を有することになる。
前記半導体装置は、前記キャパシタ構造および前記第1導電性ポリシリコン層を覆う層間絶縁膜をさらに含んでいてもよい。請求項14の構成によれば、層間絶縁膜の高低差が少ないので、層間絶縁膜に微細なコンタクト孔を精密に形成したり、層間絶縁膜上の微細パターンを高精度に形成したりすることができる。このような構造は、たとえば、請求項4または5の方法と請求項8の方法とを組み合わせて適用することによって作製できる。
図1A〜1Eは、この発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。図1Aに示すように、半導体層1の表面にトレンチ2が形成される。次に、図1Bに示すように、トレンチ2の内壁およびトレンチ2外の半導体層1の表面を覆うように、半導体層1上に絶縁膜3(たとえば酸化膜)が形成される。その後、図1Cに示すように、トレンチ2を埋め尽くし、トレンチ2外の絶縁膜3上にも堆積されるように、導電性のポリシリコン膜4が形成される。そして、図1Dに示すように、トレンチ2外の絶縁膜3上の所定領域にレジスト5が選択的に形成される。このレジスト5をマスクとしてポリシリコン膜4がエッチングされる。このエッチングは、トレンチ2外においてレジスト5で覆われていない領域のポリシリコン膜4がなくなるまで行われる。その後、レジスト5を剥離することにより、図1Eに示すように、前記所定領域に導電性ポリシリコン膜4が残される。すなわち、トレンチ2内に第1導電性ポリシリコン層41が形成され、トレンチ2外の前記所定領域に第2導電性ポリシリコン層42が形成される。
図2A〜2Fは、この発明の第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。図2A〜2Fにおいて、図1A〜1Eの各部に対応する部分には、同一参照符号を付す。
下ポリシリコン電極膜44のはみ出し領域44aおよび上ポリシリコン電極膜188は、層間絶縁膜108で覆われている。層間絶縁膜108には、上ポリシリコン電極膜188に対応する位置と、下ポリシリコン電極膜44のはみ出し領域44aに対応する位置とに、複数のコンタクト孔118が形成されている。そして、層間絶縁膜108上には、コンタクト孔118を介して、上ポリシリコン電極膜188および下ポリシリコン電極膜44のはみ出し領域44aにそれぞれ電気的に接続された複数の電極128が形成されている。電極128は、前述の層間絶縁膜131によって覆われている。
図5Aに示す工程では、n+型シリコン基板16上に、n型不純物(たとえばAs:砒素)を添加しながら行うシリコンエピタキシャル成長によって、n型エピタキシャル層17が成長させられる。そして、n型エピタキシャル層17の表面に厚い(たとえば4500Å程度)の熱酸化膜250が形成される。
図5Dに示す工程では、フォトリソグラフィによって、n型ウェル203,205に対応した開口263,265を有するレジストマスク261(二点鎖線で示す)がパッド酸化膜260上に形成される。このレジストマスク261をマスクとしてn型不純物イオン(たとえばP+:燐イオン)が注入される。その後、レジストマスク261を剥離し、アニール処理(熱処理)を行って、注入されたn型不純物イオンを活性化することにより、n型ウェル203,205が各領域に形成される。そして、パッド酸化膜260を剥離するためのエッチングが行われる。
図5Iに示す工程では、フォトリソグラフィによって形成されたレジストをマスクとしたエッチングによって、窒化膜278およびUSG膜279に、トレンチ20に対応した開口280が形成される。そして、レジストを剥離した後、窒化膜278およびUSG膜279の積層膜をエッチングマスクとしたエッチングによって、n型エピタキシャル層17にトレンチ20が形成される。トレンチ20は、たとえば、1.8μm程度の深さに形成されてもよい。
図5Kに示す工程では、全面に熱酸化膜50が形成される。この熱酸化膜50は、トレンチ20の内壁全域を覆い、さらに、トレンチ20外におけるn型エピタキシャル層17の表面を含む基板表面全域を覆うように形成される。熱酸化膜50の膜厚は、たとえば250Å程度であってもよい。さらに、熱酸化膜50上に積層して、基板表面全域に導電性のポリシリコン膜40が形成される。この導電性ポリシリコン膜40の形成は、減圧CVDによるポリシリコンの堆積と、堆積されたポリシリコン膜に対して導電性を付与するための不純物拡散(たとえば燐の拡散)とによって行ってもよい。堆積されるポリシリコン膜の膜厚は、たとえば、1μm程度であってもよい。この膜厚は、たとえば、トレンチ20の内部がポリシリコンによって埋め尽くされるように定められることが好ましい。さらに、ポリシリコン膜40の膜厚は、トレンチ20の上方部に生じる窪み(図1および図2におけるリセス4aと同様なリセス)が、後のエッチングにおける均一性に大きな影響を与えないように、十分に大きく定めることが好ましい。
図5Rに示す工程では、ポリシリコンゲート182−186、ポリシリコン層187および上ポリシリコン電極膜188に対応する領域を覆うレジストマスク295がフォトリソグラフィによって形成される。このレジストマスク295をマスクとしてエッチングを行うことにより、ポリシリコンゲート182−186、ポリシリコン層187および上ポリシリコン電極膜188が形成される。このエッチングは、ゲート絶縁膜172−175、フィールド酸化膜161−167、ならびにポリシリコン配線47および下ポリシリコン電極膜44上の窒化膜285(絶縁膜43)で停止する。次いで、レジストマスク295を剥離し、表面のエッチングを行って、露出している部分の熱酸化膜(ゲート絶縁膜172−175の露出部分、およびフィールド酸化膜161−167の表層部)が除去される。
さらに、この実施形態では、キャパシタ15の上ポリシリコン電極膜188は、MOSFET52−56のポリシリコンゲート182−186およびポリシリコン抵抗57のポリシリコン層187と同一工程で形成される。これによっても、工程数を削減できるので、生産性を一層向上できる。
2 トレンチ
3 絶縁膜
4 ポリシリコン膜
4a リセス
5 レジスト
10 半導体装置
11 半導体基板
12 パワー素子領域
13 キャパシタ領域
14 ロジック領域
15 キャパシタ
16 n+型シリコン基板
17 n型エピタキシャル層
18 電極膜
19 トレンチVDMOS型トランジスタ
20 トレンチ
21 相互接続トレンチ
22 引出トレンチ
23 コンタクト部
31 第1絶縁膜
32 第2絶縁膜
40 導電性のポリシリコン膜
41 第1導電性ポリシリコン層
41a 窪み
42 第2導電性ポリシリコン層
43 絶縁膜(容量膜)
44 下ポリシリコン電極膜
44a はみ出し領域
45 ポリシリコンゲート
46 ゲート酸化膜
47 ポリシリコン配線
48 金属層
49 熱酸化膜
50 熱酸化膜
52 低耐圧nチャンネル型MOSFET
53 低耐圧pチャンネル型MOSFET
54 低耐圧デプレッションnチャンネル型MOSFET
55 高耐圧nチャンネル型MOSFET
56 フィールドpチャンネル型MOSFET
57 ポリシリコン抵抗
61−65,67−68 p型ウェル
71 p型ベース層
81 n+型ソース層
82−85 n+型ソース・ドレイン層
91−92,94−95 p+型コンタクト層
93.96 p+型ソース・ドレイン層
97 p+型コンタクト領域
99 TEOS膜
100−108 層間絶縁膜
111−118 コンタクト孔
120 電極膜
121 ソース電極
122−128 電極
131 層間絶縁膜
132 コンタクト孔
133 金属配線層
134 パッシベーション膜
134A 下層
134B 上層
135 パッド開口
136 パッド
142,144−146 p型ウェル
152,154−155 チャネルストップ層
161−167 フィールド酸化膜
165a 開口
172−175 ゲート絶縁膜
180 ポリシリコン膜
182−186 ポリシリコンゲート
187 ポリシリコン層
188 上ポリシリコン電極膜
192−196 コンタクト孔
203,205 n型ウェル
224 n−型層
250 厚い酸化膜
268 窒化膜
278 窒化膜
279 USG膜
285 窒化膜
Claims (14)
- 半導体層にトレンチを形成する工程と、
前記トレンチの内壁および前記トレンチ外の表面を覆うように前記半導体層上に絶縁膜を形成する工程と、
前記トレンチを埋め尽くし、前記トレンチ外の前記絶縁膜上に堆積されるように導電性のポリシリコン膜を形成する工程と、
前記トレンチ内、および前記トレンチ外の前記絶縁膜上の所定領域に前記ポリシリコン膜が残るように、当該ポリシリコン膜を選択的に除去するポリシリコンエッチング工程と
を含む、半導体装置の製造方法。 - 前記トレンチの内壁および前記所定領域に前記絶縁膜が残るように、当該絶縁膜をエッチングする絶縁膜エッチング工程をさらに含む、請求項1記載の半導体装置の製造方法。
- 前記絶縁膜エッチング工程の後に、前記半導体層の露出した表面に熱酸化膜を形成する工程をさらに含む、請求項1または2に記載の半導体装置の製造方法。
- 前記ポリシリコンエッチング工程の前に、前記ポリシリコン膜の膜厚を減少させる膜厚減少工程をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記膜厚減少工程が、化学的機械的研磨工程、エッチバック工程、ならびに熱酸化膜形成およびそのエッチングの組み合わせ工程のうちのいずれか一つを含む、請求項4に記載の半導体装置の製造方法。
- 前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、
前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、
前記トレンチ内のポリシリコン膜は、前記絶縁膜を介してチャネル領域に対向するゲート電極である、請求項1〜5のいずれか一項に記載の半導体装置の製造方法。 - 前記トレンチ外の半導体層に形成されたポリシリコン膜に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とを形成して、前記ポリシリコン膜を含むキャパシタ構造を形成する工程をさらに含む、請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 前記キャパシタ構造および前記トレンチ上に層間絶縁膜を形成する工程をさらに含む、請求項7に記載の半導体装置の製造方法。
- トレンチが形成された半導体層と、
前記トレンチの内壁を覆う第1絶縁膜と、
前記トレンチ外の所定領域において前記半導体層の表面を覆い、前記第1絶縁膜と等しい膜厚を有する第2絶縁膜と、
前記トレンチ内に埋め込まれ、前記第1絶縁膜を介して前記トレンチの内壁面に対向する第1導電性ポリシリコン層と、
前記トレンチ外の前記第2絶縁膜上に形成され、前記第1導電性ポリシリコン層と同じ組成の第2導電性ポリシリコン層と
を含む、半導体装置。 - 前記半導体層の前記第2絶縁膜から露出した表面に形成された熱酸化膜をさらに含む、請求項9に記載の半導体装置。
- 前記第1絶縁膜の膜厚と、前記熱酸化膜の膜厚とが異なる、請求項10に記載の半導体装置。
- 前記トレンチは、当該トレンチの深さ方向に沿う側壁を有しており、
前記半導体層は、前記側壁に隣接するように、ソース領域、チャネル領域およびドレイン領域を有しており、
前記トレンチ内のポリシリコン膜は、前記第1絶縁膜を介してチャネル領域に対向するゲート電極である、請求項9〜11のいずれか一項に記載の半導体装置。 - 前記第2導電性ポリシリコン層に接するように積層された容量膜と、この容量膜に接するように積層された導電膜とをさらに含み、前記第2導電性ポリシリコン層、前記容量膜および前記導電膜を含むキャパシタ構造が備えられている、請求項9〜12のいずれか一項に記載の半導体装置。
- 前記キャパシタ構造の前記第2導電性ポリシリコン層の膜厚が、1μm以下である、請求項13に記載の半導体装置。
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