TWI416588B - 用於製造結晶矽膜及薄膜電晶體的方法 - Google Patents

用於製造結晶矽膜及薄膜電晶體的方法 Download PDF

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Description

用於製造結晶矽膜及薄膜電晶體的方法 相關申請案之交互參照
本申請案聲請以下所揭示之發明的權益：臨時申請案第60/695,287號，申請日2005年6月30日，標題為“用於製造結晶矽膜及薄膜電晶體的方法”。
發明所屬之技術領域
本發明係有關於半導體製造領域。更特別的是，本發明係有關於數種用於使非晶矽膜結晶的方法以及數種用於形成帶有使用固相結晶法形成之矽膜的薄膜電晶體結構的方法。
複晶矽(polysilicon)薄膜電晶體(TFT)陣列係用作供切換液晶顯示器(LCD)的底板(backplane)以及也用於驅動有機發光二極體(OLED)顯示器的底板(backplane)。就LCD的應用而言，當周邊驅動電路也用TFT製成時，需要使用複晶矽TFT而不是更為流行的非晶矽(習稱a－Si或a－Si：H)TFT，因為相較於非晶矽TFT，複晶矽TFT的載子遷移率(carrier mobility)大約高出兩個數量級。此外，就解析度較高的LCD而言，複晶矽TFT優於非晶矽TFT。就OLED應用而言，由於非晶矽TFT的不穩定會使得OLED難以長期操作，所以當前唯一務實的方式是用複晶矽TFT製成可靠的顯示器。
在複晶矽TFT中，主動層(TFT的通道層)係由複晶矽製成。在複晶矽TFT的製造期間，通常將通道層沉積為非晶矽且隨後加以退火而將它轉換為複晶矽。此一加工被稱作結晶化。完成非晶矽結晶化的熱預算(溫度/時間預算)需要低於可能會破壞用於顯示器之玻璃基板的熱預算。由於ELA製程期間遭遇的熱預算不會導致破壞玻璃基板，今日顯示器產業結晶化最常用的方法為準分子雷射退火(excimer laser annealing,ELA)。雖然ELA製程為最常用的方法，它還是有數項缺點。第一，ELA製程的設備成本、操作及維修都很貴。第二，由於ELA是以脈衝雷射光束掃描，雷射光束逐個脈衝能量之間的差異會導致TFT特性不均勻。在OLED顯示器呈掃描線的影像上可觀察到掃描的不均勻性。此外，使用ELA形成的複晶矽層有高表面粗糙度。例如，就500埃厚的非晶矽前驅物(precursor)而言，ELA之後所得複晶矽薄膜的均方根(RMS)粗糙度值約為100埃而尖峰到谷底的距離為數百埃。ELA製程所形成之複晶矽有高表面粗糙度值對TFT的效能有不利影響。
在用於非晶矽的結晶化製程中，成本最低且最簡單的是熱退火，習稱固相結晶法(SPC)。然而，以SPC結晶化非晶矽所需要的熱預算太高以致用來量產TFT不實際。例如，對於用PECVD方法以約250℃沉積的非晶矽膜，以600℃結晶化非晶矽膜所需要的退火時間約為15小時。這對元件的量產而言時間太長。
藉由增加溫度可指數地減少用於結晶化的退火時間。例如，對上述相同的非晶矽膜而言，650℃的晶化時間約為80分鐘，而700℃的晶化時間約為10分鐘。不過，在該等熱預算下，用於TFT的玻璃基板容易彎曲。
但是，取決用於非晶矽膜的沉積條件和沉積方法的類型(例如：PECVD、LPCVD、濺鍍法)，通常多少可改變上述的熱預算。例如，對於PECVD的情形而言，當以較高的溫度沉積非晶矽膜時，晶化的熱預算較低。不過，較高溫度所沉積的非晶矽膜易有先發生的晶胚(cryatal embryo)，以致在退火時會造成較高的成核密度(nucleation density)，因而使複晶矽的晶粒尺寸(grain－size)減少。矽晶粒尺寸減少會使元件效能降低。
為了減少用於結晶化非晶矽的熱預算，人們已在非晶矽表面上沉積某些金屬，例如鎳、鈀、等等且用熱預算100至150℃(低於SPC期間所需要的)以一稱作金屬誘導晶化(metal induced crystallization，MIC)的製程使其結晶。此一方法由於熱預算較低而極具吸引力，但是在退火期間，整個矽層會加入金屬或其矽化物，這對元件的特性有不利影響，特別是會顯著增加裝置的洩露電流。
吾人發現重度摻雜p型或n型摻雜物的非晶矽膜會在大幅降低的熱預算下結晶。例如，藉由在沉積(氣相摻雜)期間以加入硼的方式重度摻雜非晶矽膜，相較於在相同條件下沉積的未摻雜薄膜，600℃的晶化時間可減少一個數量級。對於其他矽摻雜物(例如，磷)，也可觀察到晶化熱預算的減少。一般而言，對於101 9 公分－ 3 以下的摻雜濃度，晶化熱預算沒有減少，而對於102 0 公分－ 3 和以上的摻質濃度，可得到顯著減少的晶化熱預算。
吾人也發現，重度摻雜矽膜在晶化後的晶粒尺寸等於或大於未摻雜矽膜結晶於相同溫度的晶粒尺寸。因此，即使摻雜薄膜的晶化時間較短，晶粒尺寸不會減少。
雖然可以較短的時間晶化重度摻雜矽膜，但不能用作TFT的通道。TFT的通道層需要用未摻雜或輕度摻雜薄膜。
本發明提出一種顯著減少用於晶化未摻雜(或輕度摻雜)非晶矽(a－Si)之固相結晶法(SPC)熱預算的方法。首先，形成一由一未摻雜(或輕度摻雜)層與一重度摻雜(p型或者是n型)非晶矽層構成的複合層結構，隨後以升高溫度退火該複合層結構。該固相結晶法係由該重度摻雜非晶矽層以大幅減少的熱預算開始且繼續以減少之熱預算晶化與該重度摻雜薄膜接觸的未摻雜非晶矽膜。本方法可用於以減少之熱預算形成複晶矽薄膜電晶體。
第6圖係圖示本發明之一流程圖，其係可用來產生示意圖示於第1圖的結構。根據本發明的方法，步驟60，在一所欲基板上沉積一有所欲厚度的未摻雜非晶矽膜1(例如，要用來作為TFT的主動層)。若需要，例如為了調整TFT的臨界電壓，該未摻雜薄膜可加以輕度摻雜，但此一薄膜的摻雜程度會極低(一般約為101 7 公分－ 3 )，因此此一薄膜會被稱作未摻雜薄膜。步驟61，在不中止真空下，在此一未摻雜非晶矽膜上沉積一重度氣相摻雜的非晶矽膜2(例如，摻雜濃度在102 0 至102 1 公分－ 3 範圍內的摻硼薄膜)。然後，步驟62，以升高溫度退火該結構。如上述，以較低的熱預算晶化經摻雜之薄膜2且繼續該未摻雜層的結晶化製程。
以下解釋本發明所揭示的方法如何減少晶化時間。在不使用摻雜非晶矽層2的情形下，為了使未摻雜非晶矽膜1完全晶化，首先晶核(nuclei)必須在該未摻雜層內形成(例如，以600℃進行數小時)且該等晶核必須側向長成約一半彼等之間的距離，600℃時約為一微米(等於晶化後的最終晶粒尺寸)。就本發明所揭示的方法而言，一旦摻雜層2結晶，未摻雜非晶矽層1內的晶體成長是從已結晶、高度摻雜矽膜2開始垂直成長(沿著薄膜厚度)。
通常在TFT中，數百埃厚的主動層需要使晶粒(grain)垂直成長數百埃以便藉由所建議的方法完全使其結晶。在晶化未摻雜薄膜1而沒有重度摻雜層2時，此一距離只為側向成長距離的一小部份。因此，使用本發明所建議的方法可顯著減少晶化的熱預算。此外所得未摻雜複晶矽層的晶粒尺寸沒有減少，儘管晶化時間較短，因為未摻雜層內的晶粒尺寸係取決於摻雜層內的晶粒尺寸，在給定的晶化溫度(取決於摻雜物的類型)下，其係等於或大於晶化未摻雜薄膜而沒有摻雜矽的晶粒尺寸。在晶化未摻雜薄膜1後，(選擇性或完全)蝕刻除去經摻雜之薄膜2只留下結晶的未摻雜矽膜。
以下實施例係舉例說明使用本發明所揭示的方法可減少非晶矽之晶化熱預算的程度。就使用電漿增強化學氣相沉積(PECVD)法以矽烷(SiH4 )為前驅物氣體用250℃沉積未摻雜非晶矽膜的情形而言，600℃的晶化時間約為15小時。就第1圖的結構而言，當未摻雜薄膜1為500埃厚(使用與上述相同的條件沉積)且PECVD沉積(氣相摻雜)期間藉由添加乙硼烷(B2 H6 )氣體於矽烷氣體而沉積摻硼非晶矽膜時，整個結構在600℃的晶化時間約為2小時。此一熱預算明顯低於以600℃單獨晶化未摻雜薄膜所需要的15小時。對於此一結構，650℃的晶化時間約為10至15分鐘，也低於晶化未摻雜薄膜而不使用摻雜薄膜的約80分鐘。
如上述，摻硼非晶矽膜係經氣相摻雜。可藉由離子植入或離子摻雜技術沉積單一未摻雜非晶矽層且重度摻雜此層的上半部以得到所建議的第1圖結構，而不是沉積兩個分離層。相較於使用氣相沉積薄膜的晶化時間，由於在植入期間會有離子損傷(ion damage)，使用此一方法晶化時間會稍微長些。對於硼摻雜濃度為102 1 公分－ 3 (以離子植入法摻雜)的頂面摻雜非晶矽層2，以及對於500－600埃厚的上述未摻雜非晶矽層1，整個結構的晶化時間用600°C要花約3至3.5小時而650℃要花約20分鐘。相較於離子植入法，離子摻雜法造成的損傷較少，因此離子摻雜法較佳。
必須注意的是，本發明所揭示之方法的晶化時間係取決於未摻雜薄膜的厚度，較厚的薄膜對應地需要較長的時間。
對於摻雜非晶矽層，重度摻磷非晶矽膜可用來取代摻硼非晶矽層。使用氣相摻磷非晶矽膜，使用本發明所揭示之方法，500埃厚未摻雜層的晶化時間在600℃約為4小時(低於15小時)。其他n型或p型矽摻雜物也可分別用來取代磷或硼。
低於600℃或高於650℃的退火溫度也可使用而有對應的退火時間變化。
上述實施例的晶化熱預算值只是用來說明使用本發明所揭示的方法可減少熱預算的程度。如先前所述，用於非晶矽膜的沉積條件和沉積法的類型會影響晶化的熱預算。
以可影響未摻雜薄膜之導電係數的晶化熱預算，摻雜物未出現由重度摻雜層(例如，摻磷或硼之層)顯著擴散到未摻雜層的現象。這不像先前技術的金屬誘導結晶化製程，金屬會擴散到整個矽層而影響未摻雜矽的電氣性質以及用該矽製成的元件。
如先前所述，在晶化後，將摻雜矽膜蝕刻除掉。可從未摻雜矽膜的上方整個蝕刻除掉或只從TFT通道區的上方蝕刻除掉而留下在源極－汲極區內的摻雜矽膜以便與TFT接觸。如果蝕刻除掉整個摻雜層，隨後分別摻雜源極－汲極區為p型或者是n型可形成p－通道或者是n－通道的TFT。如果將摻雜層保留於源極和汲極區內，可製成只有一種類型而與摻雜層之導電類型一致的TFT。由於摻雜源極－汲極區不需要額外的步驟，後者為較簡單的製程。
本發明所揭示的方法如果退火在氧化環境中進行可進一步減少晶化的熱預算。氧化環境中可用氧或水。如果可用與氧化環境結合的高壓，以較高的壓力，氧化速率較快，因而可更進一步減少晶化的熱預算。就在高壓氧化環境中進行退火而言，也有可能完全氧化位於上方的摻雜層。(TFT工業中有水壓高達2百萬巴的高壓容器可用，氧化速率超過400埃/小時以及每小時消耗約200埃的矽)。可用濕蝕刻(HF)或乾蝕刻法蝕刻去掉退火期間形成的二氧化矽，只留下未摻雜結晶矽膜，其係適合用於TFT的主動層。
TFT應用實施例1－反堆疊式(inverted staggered)TFT結構
本實施例係展示應用上述晶化方法於底閘極型TFT的TFT應用。
如第2圖所示，在一基板4上沉積及圖樣化一閘極金屬層3。通常，在半導體加工時，使用光微影及蝕刻製程可以想要的圖樣形成一層(稱作圖樣化)。在閘極金屬上沉積一閘極絕緣層5。閘極絕緣材料可為二氧化矽或氮化矽或包含兩層或更多層的合成物。在閘極絕緣層上，沉積一未摻雜非晶矽層(主動層)6而不中止系統真空。在該主動層6上形成一重度摻雜非晶矽7。沉積期間藉由氣相摻雜可形成該重度摻雜非晶矽層或可藉由離子植入或離子摻雜摻雜材料而在未摻雜非晶矽層6的上半部形成。
同時圖樣化該重度摻雜非晶矽層7與該等未摻雜非晶矽6層以形成矽島狀物(silicon island)以便使元件相互電氣隔離。退火該結構，藉此，如以上所述，以減少之熱預算致使與重度摻雜矽層7接觸的未摻雜非晶矽層6結晶。替換地，在形成矽島狀物之前，可完成此一退火。可在鈍氣環境或氧化環境中完成該退火。
沉積及圖樣化源極－汲極金屬層8。使用帶圖樣的源極－汲極金屬作為遮罩，如第2圖所示，由TFT的通道層6上方蝕刻去除摻雜矽層7。在由通道層6上方蝕刻摻雜層7期間，也需要蝕刻通道層(未摻雜層)的上半部以確保沒有摻雜層7殘留在該通道上。
該圖係圖示使用目前所述製程製成的結構。可添加附加的鈍化層(例如，氮化矽)以及諸如銦錫氧化物(ITO)或銦鋅氧化物(IZO))這類的像素電極層(pixel electrode layer)以完成TFT陣列。該氮化矽層可用來作為氫源以鈍化複晶矽晶粒邊界(grain boundary)以便改善TFT的效能。假使那樣，在沉積氮化矽層後，以大體高於氮化矽沉積溫度的溫度退火該結構。在退火期間釋出內含於沉積氮化矽層的氫且使複晶矽的晶粒邊界鈍化。
除了額外的退火用來根據本發明所揭示的方法致使以減少之熱預算晶化主動層以外，上述製程係類似於用於極、堆疊式非晶矽TFT加工的典型製程。在非晶矽TFT加工時，氣相摻雜的非晶矽層用來作為源極－汲極的接觸層，同時在此實施例中，摻雜層有兩個目的：減少主動層之晶化熱預算的一層與一源極－汲極的接觸層。
因此，對於習知非晶矽TFT製程，吾人只需要增加一額外退火步驟藉此以減少之熱預算得到複晶矽TFT。也應注意，在非晶矽TFT的情形下，接觸層應該只能為n型摻雜，因為n型非晶矽TFT才有適當的遷移率，而在複晶矽TFT的情形下，有可能p型摻雜或者是n型摻雜接觸層可用來作為兩種類型的複晶矽TFT。若需要，可實施額外植入一摻雜材料於源極/汲極區內。
至於重度摻雜非晶矽層(層7)，通常p型層(例如，摻硼或摻鋁的非晶矽)較佳，因為相較於n型摻雜層，這些層對於結晶化需要較低的熱預算。因此，可以較低的熱預算形成p－通道TFT。如果想要以如此低的晶化熱預算形成n－通道TFT，則重度摻雜p型非晶矽用於晶化且在晶化主動層後，從通道區和源極/汲極區的上方移除p型矽層。隨後n型摻雜源極和汲極區以製成n－通道TFT。
如前述，複晶矽TFT的應用之一是驅動有機發光二極體(OLED)顯示器，因為非晶矽TFT無法長期穩定可靠地驅動OLED。目前，用於製成OLED顯示器的複晶矽TFT製程很貴。製成結晶矽TFT的上述方法係與便宜非晶矽TFT製程的類似，而只多出一個額外的退火步驟。
因此，目前非晶矽TFT的生產線可用來製造複晶矽TFT，且不需要製作新生產線的額外投資。目前用於非晶矽TFT的基板尺寸遠大於用於複晶矽TFT的尺寸。此一製程使得用於結晶矽TFT的基板有可能使用跟用於非晶矽TFT加工的一樣大的基板，因而可顯著降低OLED顯示器的成本。也由於結晶矽TFT有比非晶矽TFT高的遷移率，有可能使用結晶矽TFT製成周邊電路，從而進一步降低OLED以及當前LCD顯示器的成本。
TFT應用實施例2－頂閘極共面結構
第3A與3B圖係圖示用於使用所揭示之非晶矽晶化方法的頂閘極、共面複晶矽TFT製程。在一基板9上沉積一阻障層(barrier layer)10，例如氮化矽。在該阻障層的上面沉積一未摻雜非晶矽層11。在該未摻雜層上沉積一氣相重度摻雜非晶矽層12而不中止真空。可重度植入或離子摻雜該未摻雜非晶矽層11的上半部以製成摻雜非晶矽層12，而不是沉積該氣相摻雜非晶矽層。如前述，退火該結構藉此以減少之熱預算晶化該未摻雜非晶矽層11。可在鈍氣環境或氧化環境中實施晶化處理。
蝕刻去除該摻雜矽層12(整個或留下在源極－汲極區之上的供接觸用)。將該未摻雜矽層11以及該摻雜矽層12(若有的話)圖樣化為島狀物以隔離元件。基本TFT結構的完成係藉由沉積一閘極絕緣層13、藉由閘極金屬層沉積及圖樣化而形成一閘極14、藉由植入數種摻雜物於該未摻雜層11而形成數個源極－汲極區15(當由未摻雜層上方蝕刻去除整個摻雜層時)、沉積層間介電層16、形成穿過該層間介電層16及閘極絕緣層13的孔洞、以及藉由金屬沉積及圖樣化而形成數個源極和汲極17。
第3B圖係圖示當摻雜層12從未摻雜層11和以植入技術形成的源極/汲極區15的上方完全蝕刻去除時所完成的結構。藉由進一步的沉積及圖樣化一鈍化層(例如，氮化矽層)以及沉積及圖樣化一像素電極層可製成該TFT陣列。
可應用本發明所揭示之晶化方法的其他TFT結構為堆疊式TFT與***面TFT。
短通道元件的應用
為了使用於面板上系統(SOP)的顯示器，電路TFT(circuit TFT)需要具有高速而需要使用短通道元件。在短通道元件的情況下，當通道長度等於或短於複晶矽晶粒尺寸時，TFT效能可能會極為不均勻，因為TFT通道內的晶粒邊界數會從0變為1甚至變為2，因為在結晶化製程期間晶粒邊界是隨機形成的。本發明所揭示的晶化方法可用來精確控制一通道內的晶粒邊界數。以下會說明本方法。
沉積一非晶矽膜，如第4圖所示。然後，藉由如第4A或4B圖所示的離子植入或離子摻雜或藉由如第4C圖所示在非晶矽的上面形成一重度摻雜氣相非晶矽層，而重度摻雜通道兩邊的區域。圖中，元件符號20係表示重度摻雜區，而元件符號21表示未摻雜區。
退火後，以減少之熱預算晶化摻雜區，且晶粒開始從兩個摻雜區側向成長到未摻雜通道區內。在側向成長期間，沒有與成長方向垂直的晶粒邊界。晶粒在中間會合以致每一通道只有一個晶粒邊界與成長方向(元件操作時的電流方向)垂直。如果不想要通道有與電流方向垂直的晶粒邊界，則只有通道的一邊要用摻雜區。側向晶體成長時間係取決於通道長度。
就兩邊重度摻硼(102 1 公分－ 3 )的通道以及1微米通道長度的情形而言，600℃與650℃的晶化時間分別約為7小時與40分鐘，兩者約為晶化同一薄膜而不使用摻雜區所需晶化時間的一半。次微米(sub－micrometer)通道長度需要較短的時間而比一微米長的通道對應地需要較長的時間。
因此，此一方法能控制TFT通道內的晶粒邊界數而且減少用於短通道元件的晶化熱預算。如果在氧化環境中進行退火，可進一步減少晶化熱預算。摻雜區可用來作為用於4A、4B及4C型的結構的源極和汲極區或可從4B和4C型的結構蝕刻去除且隨後可用植入方法摻雜想要類型的摻雜物。
雖然電路TFT需要短通道以便得到高速的操作，但是像素TFT(pixel－TFT)通常需要較長的通道。在顯示器的應用中，兩種類型的TFT(電路TFT與像素TFT)都需要以相同減少之晶化熱預算形成於相同的基板上。故而使用側向成長法，吾人可晶化電路TFT的通道區，但以相同的周期吾人無法晶化像素TFT的較長之通道。如果像素TFT的通道區被重度摻雜矽層完全覆蓋成如第1圖所示且以從重度摻雜薄膜開始的垂直成長結晶，到電路TFT的通道區均由側向成長結晶化的時候，像素TFT中的通道區可完全結晶。
另一替代方案是把像素TFT通道分割成數條短通道，各條通道的長度係與電路TFT之中的相同，此係藉由形成數個交替的摻雜區與未摻雜區，如第5A、5B及5C圖所示。在退火後，藉由側向成長同時晶化電路TFT與像素TFT中的主動區。像素TFT中晶粒邊界垂直於電流方向的數目會更多(等於分區的數目)，然而就像素TFT而言，操作速度不是很重要，像素TFT中有較多的晶粒邊界不會有問題。此外，每個像素TFT的晶粒邊界數對於所有的像素都會一樣，以致可改善像素至像素的均勻度。這種多通道的TFT也有較佳可靠性，因為源極與汲極之間的外加電壓被分成數個較小的偏壓。
因此，應瞭解，本文所描述的本發明具體實施例只是用來圖解說明本發明原理的應用。不希望本文圖示具體實施例所提及的細節限定本發明申請專利範圍的範疇，該等申請項本身會敘述經視為對本發明是不可或缺的特徵。
3．．．閘極金屬層
4．．．基板
5．．．閘極絕緣層
6．．．未摻雜非晶矽層
7．．．重度摻雜非晶矽
8．．．源極－汲極金屬層
9．．．基板
10．．．阻障層
11．．．未摻雜非晶矽層
12．．．氣相重度摻雜非晶矽層
13．．．閘極絕緣層
14．．．閘極
15．．．源極－汲極區
16．．．沉積層間介電層
17．．．源極和汲極
20．．．重度摻雜區
21．．．未摻雜區
60．．．在基板上沉積一未摻雜或輕度摻雜非晶矽層
61．．．在該未摻雜或輕度摻雜非晶矽層上形成一摻雜濃度至少為101 9 cm－ 3 的重度摻雜非晶矽層
62．．．以升高溫度退火該結構以使該未摻雜或輕度摻雜非晶矽層結晶
第1圖係根據本發明所揭示的方法圖示以減少之熱預算使非晶矽結晶的結構示意圖。
第2圖為反堆疊式底閘極(inverted－staggered bottom－gate)TFT結構的示意圖，其係使用本發明所揭示的方法以減少之熱預算結晶的矽通道層製成。
第3A與3B圖係圖示頂閘極(top－gate)、共面TFT結構的製程，該結構係帶有以減少之熱預算形成的結晶矽通道。
第4A、4B及4C圖係圖示藉由施加至短通道元件的側向成長而使非晶矽結晶的示意圖。
第5A、5B及5C圖係圖示藉由把長通道分割成多條短通道的側向成長而使非晶矽結晶的示意圖。
第6圖為本發明的流程圖。
60．．．在基板上沉積一未摻雜或輕度摻雜非晶矽層
61．．．在該未摻雜或輕度摻雜非晶矽層上形成一摻雜濃度至少為101 9 cm－ 3 的重度摻雜非晶矽層
62．．．以升高溫度退火該結構以使該未摻雜或輕度摻雜非晶矽層結晶

Claims (43)

  1. 一種用於製造一反堆疊式底閘極TFT結構的方法，該結構有一源極、一通道、一閘極及一汲極，該方法包含以下步驟：a)在一基板上形成一閘極圖樣；b)依序沉積一閘極絕緣層與一非晶矽之主動層；c)在該主動層上形成一摻雜濃度有1019 公分-3 或以上的重度摻雜非晶矽層；d)以升高溫度退火以使該主動層在一熱預算之下結晶，該熱預算會使該主動層結晶而在其上不會有該重度摻雜層；e)圖樣化該重度摻雜層與該主動層以形成數個可隔離元件的島狀物；f)沉積及圖樣化數個源極和汲極；以及g)由該主動層上方蝕刻該重度摻雜層。
  2. 如申請專利範圍第1項所述之方法，其中該重度摻雜層有至少1020 公分-3 的摻雜濃度。
  3. 如申請專利範圍第1項所述之方法，其中該主動層有不高於5x1017 公分-3 的摻雜濃度。
  4. 如申請專利範圍第1項所述之方法，其中以沉積完成形成該重度摻雜層的步驟(c)，且在該沉積期間有數種摻雜物與矽混合。
  5. 如申請專利範圍第1項所述之方法，其中藉由植入至少一種摻雜物於在步驟(b)所沉積之該主動層內而完成 形成該重度摻雜層的步驟(c)。
  6. 如申請專利範圍第1項所述之方法，其中該重度摻雜層是用由以下各物組成之群中選出的摻雜物摻雜：硼與磷。
  7. 如申請專利範圍第1項所述之方法，其中該退火步驟(d)是用由以下各物組成之群中選出的退火裝置實施：爐、燈、或光源，以及爐與燈或光源之組合。
  8. 如申請專利範圍第1項所述之方法，其中以範圍是在500℃至750℃之間的溫度實施該退火步驟(d)。
  9. 如申請專利範圍第1項所述之方法，其中係以600℃進行該退火步驟(d)而不超過6小時。
  10. 如申請專利範圍第1項所述之方法，其中以650℃進行該退火步驟(d)而不超過40分鐘。
  11. 如申請專利範圍第1項所述之方法，其中係於氧化環境中進行該退火步驟(d)。
  12. 如申請專利範圍第11項所述之方法，其中該氧化環境係由以下各物組成之群中選出：氧氣與水。
  13. 如申請專利範圍第1項所述之方法，其中該退火步驟(d)係以高於1大氣壓力的壓力進行。
  14. 如申請專利範圍第1項所述之方法，其中該主動層的厚度是在400至2000埃的範圍內。
  15. 一種用於製造一反堆疊式底閘極TFT結構的方法，該結構有一源極、一通道、一閘極及一汲極，該方法包含以下步驟： a)在一基板形成一閘極圖樣；b)依序沉積一閘極絕緣層與一非晶矽之主動層；c)在該主動層上形成一摻雜濃度1019 公分-3 或更高的重度摻雜非晶矽層；d)以升高溫度退火以使該主動層在一熱預算之下結晶，，該熱預算會使該主動層結晶而在其上不會有該重度摻雜層；e)由該主動層上方蝕刻該重度摻雜層；f)圖樣化該活化層以形成數個可隔離元件的島狀物；g)在該活化層中或上形成數個n型或p型源極和汲極區；以及h)沉積及圖樣化數個源極和汲極。
  16. 如申請專利範圍第15項所述之方法，其中該重度摻雜層有至少1020 公分-3 的摻雜濃度。
  17. 如申請專利範圍第15項所述之方法，其中該主動層有不高於5x1017 公分-3 的摻雜濃度。
  18. 如申請專利範圍第15項所述之方法，其中以沉積完成形成該重度摻雜層的步驟(c)，且在該沉積期間有數種摻雜物與矽混合。
  19. 如申請專利範圍第15項所述之方法，其中藉由植入至少一種摻雜物於在步驟(b)所沉積之該活化層內而完成形成該重度摻雜層的步驟(c)。
  20. 如申請專利範圍第15項所述之方法，其中該重度摻雜 層是用由以下各物組成之群中選出的摻雜物摻雜：硼與磷。
  21. 如申請專利範圍第15項所述之方法，其中該退火步驟(d)是用由以下各物組成之群中選出的退火裝置實施：爐、燈、或光源，以及爐與燈或光源之組合。
  22. 如申請專利範圍第15項所述之方法，其中以範圍是在500℃至750℃之間的溫度實施該退火步驟(d)。
  23. 如申請專利範圍第15項所述之方法，其中係以600℃進行該退火步驟(d)而不超過6小時。
  24. 如申請專利範圍第15項所述之方法，其中以650℃進行該退火步驟(d)而不超過40分鐘。
  25. 如申請專利範圍第15項所述之方法，其中係於氧化環境中進行該退火步驟(d)。
  26. 如申請專利範圍第25項所述之方法，其中該氧化環境係由以下各物組成之群中選出：氧氣與水。
  27. 如申請專利範圍第15項所述之方法，其中該退火步驟(d)係以高於1大氣壓力的壓力進行。
  28. 如申請專利範圍第15項所述之方法，其中該活化非晶矽層的厚度是在400至2000埃的範圍內。
  29. 一種用於製造一共面頂閘極(coplanar top gate)TFT結構的方法，該結構有一通道、一源極、一閘極及一汲極，該方法包含以下步驟：a)在一基板上沉積一阻障層；b)在該阻障層上形成一非晶矽之主動層； c)在該主動層上形成一摻雜濃度至少1019 公分-3 的重度摻雜非晶矽層；d)以升高溫度退火以使該主動層在一熱預算之下結晶，該熱預算會使該主動層結晶而在其上不會有該重度摻雜層；e)蝕刻該重度摻雜層；f)圖樣化該主動層成為數個可隔離元件的島狀物；g)形成一閘極絕緣層；h)沉積閘極層且圖樣化該閘極；以及i)摻雜源極區和汲極區且形成源極和汲極。
  30. 如申請專利範圍第29項所述之方法，其中該重度摻雜層有1020 公分-3 或以上的摻雜濃度。
  31. 如申請專利範圍第29項所述之方法，其中該主動層有不高於5x1017 公分-3 的摻雜濃度。
  32. 如申請專利範圍第29項所述之方法，其中，在該蝕刻步驟(e)中，只從數個通道區的上方蝕刻該重度摻雜層而留下源極區和汲極區的重度摻雜層。
  33. 如申請專利範圍第29項所述之方法，其中以沉積完成形成該重度摻雜層的步驟(c)，且在該沉積期間有數種摻雜物與矽混合。
  34. 如申請專利範圍第29項所述之方法，其中藉由植入至少一種摻雜物於在步驟(b)所沉積之該主動層內而完成形成該重度摻雜層的步驟(c)。
  35. 如申請專利範圍第29項所述之方法，其中該重度摻雜 層是用由以下各物組成之群中選出的摻雜物摻雜：硼與磷。
  36. 如申請專利範圍第29項所述之方法，其中該退火步驟(d)是用由以下各物組成之群中選出的退火裝置實施：爐、燈、或光源，以及爐與燈或光源之組合。
  37. 如申請專利範圍第29項所述之方法，其中以範圍是在500℃至750℃之間的溫度實施該退火步驟(d)。
  38. 如申請專利範圍第29項所述之方法，其中係以600℃進行該退火步驟(d)而不超過6小時。
  39. 如申請專利範圍第29項所述之方法，其中以650℃進行該退火步驟(d)而不超過40分鐘。
  40. 如申請專利範圍第29項所述之方法，其中係於氧化環境中進行該退火步驟(d)。
  41. 如申請專利範圍第40項所述之方法，其中該氧化環境係由以下各物組成之群中選出：氧氣與水。
  42. 如申請專利範圍第29項所述之方法，其中該退火步驟(d)係以高於1大氣壓力的壓力進行。
  43. 如申請專利範圍第29項所述之方法，其中該活化層的厚度是在400至2000埃的範圍內。
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