TWI395334B - 薄膜電晶體元件及其製作方法 - Google Patents
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Description
本發明係關於一種薄膜電晶體元件及其製作方法，尤指一種薄膜電晶體元件，其具有包覆結晶半導體層之側表面與部分上表面的圖案化重度摻雜半導體層，以及製作上述薄膜電晶體元件之方法。
非晶矽(amorphous silicon)薄膜目前已廣泛地被應用在平面顯示裝置上，作為薄膜電晶體元件的半導體層(一般稱使用非晶矽作為半導體層的薄膜電晶體元件為非晶矽薄膜電晶體元件)。然而，過低的電子遷移率、低驅動電流以及元件可靠度不佳，造成了非晶矽薄膜電晶體元件在應用上的限制。舉例而言，非晶矽薄膜在光的照射下會產生照光衰退效應(Staebler-Wronski effect)，而使得元件穩定性不佳而無法符合高階液晶顯示裝置的規格要求。再者，當應用在有機電激發光顯示裝置時，非晶矽薄膜電晶體元件在長時間使用後會有劣化的問題，會使得通過有機發光層的電流量下降，進而影響發光的亮度。使用多晶矽薄膜來作為半導體層除了有較高的電子遷移率外，也可改善電晶體劣化的情形。
習知顯示面板上的多晶矽薄膜電晶體之重摻雜汲極/源極層(亦稱為歐姆接觸層)主要係利用離子佈植製程加以製作，但受限於離子佈植機台尺寸僅開發至小尺寸基板(4.5代或4代以前的基板)，目前無大尺寸基板的離子佈植機台，且使用離子佈植製程與標準非晶矽薄膜電晶體元件的製程並不相容，而使得多晶矽薄膜電晶體元件的製程受到限制。
本發明目的之一在於提供一種薄膜電晶體元件及其製作方法，以解決習知技術所面臨的難題。
本發明之一較佳實施例提供一種薄膜電晶體元件，包括一基板、一結晶半導體層、一圖案化重度摻雜半導體層、一源極與一汲極、一閘極絕緣層與一閘極。結晶半導體層設置於基板上，其中結晶半導體層包括一上表面、一第一側表面與一第二側表面。圖案化重度摻雜半導體層設置於結晶半導體層與基板上，圖案化重度摻雜半導體層包括一第一重度摻雜半導體層與一第二重度摻雜半導體層，其中第一重度摻雜半導體層包覆結晶半導體層之第一側表面以及與第一側表面連接之部分上表面，第二重度摻雜半導體層包覆結晶半導體層之第二側表面以及與第二側表面連接之部分上表面。源極與汲極分別設置於第一重度摻雜半導體層與第二重度摻雜半導體層上。閘極絕緣層設置於源極、汲極與結晶半導體層上。閘極設置於閘極絕緣層上。
本發明之另一較佳實施例提供一種製作薄膜電晶體元件之方法，包括下列步驟。首先提供一基板，並於基板上形成一結晶半導體層。隨後於結晶半導體層與基板上沉積一重度摻雜半導體層，並圖案化重度摻雜半導體層以形成一第一重度摻雜半導體層與一第二重度摻雜半導體層。接著於第一重度摻雜半導體層與第二重度摻雜半導體層上分別形成一源極與一汲極。
本發明之又一較佳實施例提供一種製作薄膜電晶體元件之方法，包括下列步驟。首先提供一基板，並於基板上形成一結晶半導體層。隨後於結晶半導體層與基板上沉積一重度摻雜半導體層。接著於重度摻雜半導體層上形成一導電層。之後圖案化導電層以形成一源極與一汲極，並圖案化重度摻雜半導體層以形成一第一重度摻雜半導體層與一第二重度摻雜半導體層。
本發明之薄膜電晶體元件之結晶半導體層之第一側表面與第二側表面分別被第一重度摻雜半導體層與第二重度摻雜半導體層所包覆，而由於重度摻雜半導體層可阻擋電洞傳導，而可避免漏電流的問題生。此外，本發明製作薄膜電晶體元件之方法利用沉積製程形成重度摻雜半導體層，而非利用離子佈植製程形成重度摻雜半導體層，因此不會製程不會因基板尺寸而受限制，且沉積製程可整合於非晶矽薄膜電晶體元件的標準製程內。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第4圖。第1圖至第4圖繪示了本發明之一較佳實施例之製作薄膜電晶體元件之方法示意圖。如第1圖所示，首先提供一基板10，其中基板10可為一透明基板例如玻璃基板，但不以此為限而可為其它各種類型的基板，例如，塑膠基板或晶圓。接著於基板10上形成一結晶半導體層(crystalline semiconductor layer)12。在形成結晶半導體層12之前，可選擇性地於基板10上形成一緩衝層(圖未示)。本實施例之結晶半導體層12係選用一多晶矽半導體層(polycrystalline silicon semiconductor layer)，但結晶半導體層12的材料並不限於矽，而可為其它半導體材料，且其結晶形式亦不限於多晶，而可為其它結晶形式，例如，微晶。在本實施例中，結晶半導體層12的製作包括下列步驟。於基板10上形成一非晶半導體層，例如一非晶矽半導體層(amorphous silicon semiconductor layer)；進行一改質製程，將非晶半導體層轉變為結晶半導體層12(在此為多晶矽半導體層)；以及對結晶半導體層12進行圖案化，例如利用微影與蝕刻技術。在本實施例中，改質製程係選用一固態結晶(solid phase crystallization,SPC)製程，在介於約600℃至700的℃的高溫下將非晶矽轉變為多晶矽。由於在此高溫下，基板10無可避免地會因溫度過高而產生收縮，因此本實施例之薄膜電晶體元件為頂閘型(top-gate type)薄膜電晶體元件，亦即在進行完高溫的固態結晶製程形成了多晶矽半導體層後，才依序製作源極/汲極與閘極，因此不會產生對位不準的問題。值得說明的是在本實施例中，改質製程並不限於選用固態結晶製程，而可選用其它各式改質製程，例如快速熱製程(rapid thermal process,RTP)、爐管(furnace)加熱製程、準分子雷射回火(excimer laser annealing,ELA)製程、金屬誘導結晶(metal-induced crystallization,MIC)製程、金屬誘導側向結晶(metal-induced lateral crystallization,MILC)製程、循序性側向結晶(sequential lateral solidification,SLS)製程或連續矽結晶(continuous grain silicon,CGS)等其它改質製程。另外，本實施例之方法亦不限於藉由改質製程形成結晶半導體層12，例如亦可直接於基板10上形成結晶半導體層12，並對結晶半導體層12進行圖案化。在圖案化之後，結晶半導體層12包括一上表面121、一第一側表面122與一第二側表面123。
如第2圖所示，接著於結晶半導體層12與基板10上沉積一重度摻雜半導體層14(例如一N型重度摻雜半導體層)，並圖案化重度摻雜半導體層14以形成一第一重度摻雜半導體層141與一第二重度摻雜半導體層142，其中重度摻雜半導體層14可利用例如化學氣相沉積製程形成，而圖案化重度摻雜半導體層14之步驟可利用例如微影與蝕刻技術並配合光罩加以達成。第一重度摻雜半導體層141與第二重度摻雜半導體層142分別對應結晶半導體層12的兩側，且第一重度摻雜半導體層141包覆結晶半導體層12之第一側表面122以及與第一側表面122連接之部分上表面121，而第二重度摻雜半導體層142包覆結晶半導體層12之第二側表面123以及與第二側表面123連接之部分上表面121。
如第3圖所示，隨後於基板10、結晶半導體層12與重度摻雜半導體層14上形成一導電層16，例如一金屬層，並利用例如微影與蝕刻技術並配合光罩圖案化導電層16，以形成一源極16S與一汲極16D。在本實施例中，源極16S大體上位於第一重度摻雜半導體層141上，並且未與結晶半導體層12接觸，此外源極16S突出於第一重度摻雜半導體層141而部分覆蓋基板10；汲極16D大體上位於第二重度摻雜半導體層142上，並且未與結晶半導體層12接觸，此外汲極16D突出於第二重度摻雜半導體層142而部分覆蓋基板10。由第3圖可知，結晶半導體層12之第一側表面122與第二側表面123分別被第一重度摻雜半導體層141與第二重度摻雜半導體層142所包覆，因此源極16S與結晶半導體層12之第一側表面122之間設置有第一重度摻雜半導體層141，而汲極16D與結晶半導體層12之第二側表面123之間設置有第二重度摻雜半導體層142，藉此第一重度摻雜半導體層141與第二重度摻雜半導體層142可阻擋電洞傳導，而可避免源極16S/汲極16D與結晶半導體層12之間產生漏電流(current leakage)。
如第4圖所示，接著於基板10、結晶半導體層12、源極16S與汲極16D上形成一閘極絕緣層18，再於閘極絕緣層18上形成一閘極20對應結晶半導體層12，以形成本實施例之薄膜電晶體元件22。
請參考第5圖至第8圖。第5圖至第8圖繪示了本發明之另一較佳實施例之製作薄膜電晶體元件之方法示意圖，其中為簡化說明並便於比較各實施例之相異處，本實施例主要僅針對相異處進行說明，而不再對相同處多加贅述。如第5圖所示，首先提供一基板30。接著於基板30上形成一結晶半導體層32，並對結晶半導體層32進行圖案化。結晶半導體層32包括一上表面321、一第一側表面322與一第二側表面323。
如第6圖所示，接著依序於結晶半導體層32與基板30上形成一重度摻雜半導體層34，以及一導電層36，其中重度摻雜半導體層34可利用例如化學氣相沉積製程形成，而導電層36可為例如一金屬層或其它導電性佳之導電層。
如第7圖所示，圖案化重度摻雜半導體層34以形成一第一重度摻雜半導體層341與一第二重度摻雜半導體層342，以及圖案化導電層36以形成一源極36S與一汲極36D。在本實施例中，重度摻雜半導體層34與導電層36係利用同一光罩進行圖案化，因此具有製程簡化的優點，但不以此為限，例如重度摻雜半導體層34與導電層36亦可利用不同光罩或其它方式分別進行圖案化。第一重度摻雜半導體層341與第二重度摻雜半導體層342分別對應結晶半導體層32的兩側，其中第一重度摻雜半導體層341包覆結晶半導體層32之第一側表面322以及與第一側表面322連接之部分上表面321，且第一重度摻雜半導體層341另覆蓋部分之基板30；第二重度摻雜半導體層342包覆結晶半導體層32之第二側表面323以及與第二側表面323連接之部分上表面321，且第二重度摻雜半導體層342另覆蓋部分之基板30。另外在本實施例中，源極36S之邊緣大體上與第一重度摻雜半導體層341之邊緣對齊，且汲極36D之邊緣大體上與第二重度摻雜半導體層342之邊緣對齊。由第7圖可知，結晶半導體層32之第一側表面322與第二側表面323分別被第一重度摻雜半導體層341與第二重度摻雜半導體層342所包覆，因此源極36S與結晶半導體層32之第一側表面322之間設置有第一重度摻雜半導體層341，而汲極36D與結晶半導體層32之第二側表面323之間設置有第二重度摻雜半導體層342，藉此第一重度摻雜半導體層341與第二重度摻雜半導體層342可阻擋電洞傳導，而可避免漏電流的問題。
如第8圖所示，接著於基板30、結晶半導體層32、源極36S與汲極36D上形成一閘極絕緣層38，再於閘極絕緣層38上形成一閘極40對應結晶半導體層32，以形成本實施例之薄膜電晶體元件42。
綜上所述，本發明之薄膜電晶體元件之結晶半導體層之第一側表面與第二側表面分別被第一重度摻雜半導體層與第二重度摻雜半導體層所包覆，而由於重度摻雜半導體層可阻擋電洞傳導，而可避免漏電流的問題生。此外，本發明製作薄膜電晶體元件之方法利用化學沉積製程形成重度摻雜半導體層，而非利用離子佈植製程形成重度摻雜半導體層，因此製程不會因基板尺寸而受限制，且化學沉積製程可整合於非晶矽薄膜電晶體元件的標準製程內。另外，本發明之薄膜電晶體元件為頂閘型薄膜電晶體元件，因此在使用溫度較高的轉質製程形成結晶矽半導體層的情況下，亦不會產生對位不準的問題。再者，本發明之薄膜電晶體元件使用結晶矽半導體層作為通道，故具有高電子遷移率、高驅動電流以及與高元件可靠度的特性，因此可應用於高階液晶顯示裝置或有機電激發光顯示裝置等產品上。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基板
12．．．結晶半導體層
121．．．上表面
122．．．第一側表面
123．．．第二側表面
14．．．重度摻雜半導體層
141．．．第一重度摻雜半導體層
142．．．第二重度摻雜半導體層
16．．．導電層
16S．．．源極
16D．．．汲極
18．．．閘極絕緣層
20．．．閘極
22．．．薄膜電晶體元件
30．．．基板
32．．．結晶半導體層
321．．．上表面
322．．．第一側表面
323．．．第二側表面
34．．．重度摻雜半導體層
36．．．導電層
36S．．．源極
36D．．．汲極
38．．．閘極絕緣層
40．．．閘極
42．．．薄膜電晶體元件
第1圖至第4圖繪示了本發明之一較佳實施例之製作薄膜電晶體元件之方法示意圖。
第5圖至第8圖繪示了本發明之另一較佳實施例之製作薄膜電晶體元件之方法示意圖。
10．．．基板
12．．．結晶半導體層
121．．．上表面
122．．．第一側表面
123．．．第二側表面
14．．．重度摻雜半導體層
141．．．第一重度摻雜半導體層
142．．．第二重度摻雜半導體層
16．．．導電層
16S．．．源極
16D．．．汲極
18．．．閘極絕緣層
20．．．閘極
22．．．薄膜電晶體元件
Claims (18)
- 一種薄膜電晶體元件，包括：一基板；一結晶半導體層，平坦設置於該基板上，其中該結晶半導體層包括一上表面、一第一側表面與一第二側表面；一圖案化重度摻雜半導體層，設置於該結晶半導體層與該基板上，該圖案化重度摻雜半導體層包括一第一重度摻雜半導體層與一第二重度摻雜半導體層，其中該第一重度摻雜半導體層包覆該結晶半導體層之該第一側表面以及與該第一側表面連接之部分該上表面，該第二重度摻雜半導體層包覆該結晶半導體層之該第二側表面以及與該第二側表面連接之部分該上表面；以及一源極與一汲極，分別設置於該第一重度摻雜半導體層與該第二重度摻雜半導體層上；一閘極絕緣層，設置於該源極、該汲極與該結晶半導體層上；以及一閘極，設置於該閘極絕緣層上。
- 如請求項1所述之薄膜電晶體元件，其中該結晶半導體層包括一多晶矽半導體層。
- 如請求項1所述之薄膜電晶體元件，其中該第一重度摻雜半導體 層另覆蓋部分該基板，且該第二重度摻雜半導體層另覆蓋部分該基板。
- 如請求項3所述之薄膜電晶體元件，其中該源極之邊緣大體上與該第一重度摻雜半導體層之邊緣對齊，且該汲極之邊緣大體上與該第二重度摻雜半導體層之邊緣對齊。
- 如請求項1所述之薄膜電晶體元件，其中該源極突出於該第一重度摻雜半導體層並覆蓋部分該基板，且該汲極突出於該第二重度摻雜半導體層並覆蓋部分該基板。
- 一種製作薄膜電晶體元件之方法，包括：提供一基板；於該基板上形成一結晶半導體層；於該結晶半導體層與該基板上沉積一重度摻雜半導體層，並圖案化該重度摻雜半導體層以形成一第一重度摻雜半導體層與一第二重度摻雜半導體層；於該第一重度摻雜半導體層與該第二重度摻雜半導體層上分別形成一源極與一汲極；以及在製作完該源極與該汲極後，於該結晶半導體層、該源極與該汲極上依序形成一閘極絕緣層與一閘極。
- 如請求項6所述之製作薄膜電晶體元件之方法，其中該結晶半導 體層包括一多晶矽半導體層。
- 如請求項6所述之製作薄膜電晶體元件之方法，其中該結晶半導體層包括一上表面、一第一側表面與一第二側表面，該第一重度摻雜半導體層包覆該結晶半導體層之該第一側表面以及與該第一側表面連接之部分該上表面，且該第二重度摻雜半導體層包覆該結晶半導體層之該第二側表面以及與該第二側表面連接之部分該上表面。
- 如請求項8所述之製作薄膜電晶體元件之方法，其中該第一重度摻雜半導體層另覆蓋部分該基板，且該第二重度摻雜半導體層另覆蓋部分該基板。
- 如請求項9所述之製作薄膜電晶體元件之方法，其中該源極之邊緣大體上與該第一重度摻雜半導體層之邊緣對齊，且該汲極之邊緣大體上與該第二重度摻雜半導體層之邊緣對齊。
- 如請求項8所述之製作薄膜電晶體元件之方法，其中該源極突出於該第一重度摻雜半導體層並覆蓋部分該基板，且該汲極突出於該第二重度摻雜半導體層並覆蓋部分該基板。
- 一種製作薄膜電晶體元件之方法，包括：提供一基板； 於該基板上形成一結晶半導體層(crystalline semiconductor layer)；於該結晶半導體層與該基板上沉積一重度摻雜半導體層；於該重度摻雜半導體層上形成一導電層；同時圖案化該導電層以及該重度摻雜半導體層，以使該半導體層形成一源極與一汲極，並使該重度摻雜半導體層形成一第一重度摻雜半導體層與一第二重度摻雜半導體層。
- 如請求項12所述之製作薄膜電晶體元件之方法，其中該源極、該汲極、該第一重度摻雜半導體層與該第二重度摻雜半導體層係利用同一光罩進行圖案化。
- 如請求項12所述之製作薄膜電晶體元件之方法，其中該結晶半導體層包括一多晶矽半導體層。
- 如請求項12所述之製作薄膜電晶體元件之方法，其中該結晶半導體層包括一上表面、一第一側表面與一第二側表面，該第一重度摻雜半導體層包覆該結晶半導體層之該第一側表面以及與該第一側表面連接之部分該上表面，且該第二重度摻雜半導體層該結晶半導體層之該第二側表面以及與該第二側表面連接之部分該上表面。
- 如請求項15所述之製作薄膜電晶體元件之方法，其中該第一重 度摻雜半導體層另覆蓋部分該基板，且該第二重度摻雜半導體層另覆蓋部分該基板。
- 如請求項16所述之製作薄膜電晶體元件之方法，其中該源極之邊緣大體上與該第一重度摻雜半導體層之邊緣對齊，且該汲極之邊緣大體上與該第二重度摻雜半導體層之邊緣對齊。
- 如請求項12所述之製作薄膜電晶體元件之方法，其中該源極突出於該第一重度摻雜半導體層並覆蓋部分該基板，且該汲極突出於該第二重度摻雜半導體層並覆蓋部分該基板。
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