TWI416530B - 移位暫存器 - Google Patents

Description

移位暫存器

本發明是有關於一種移位暫存器，且特別是有關於一種其中之各級移位暫存器電路具有控制電路，用以提供控制訊號對前一級移位暫存器電路進行補償控制之移位暫存器。

在科技發展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品上，如電視、電腦螢幕、筆記型電腦、行動電話或個人數位助理等。液晶顯示器係包括源極驅動器(Source Driver)、閘極驅動器(Gate Driver)及液晶顯示面板，其中液晶顯示面板中具有畫素陣列，而閘極驅動器用以依序開啟畫素陣列中對應之畫素列，以將資料驅動器輸出之畫素資料閘極至畫素，進而顯示出欲顯示之影像。

現今之技術多以移位暫存器(Shift Register)來實現出可依序開啟畫素陣列中對應之畫素列的閘極驅動器。由於閘極驅動器對液晶顯示器之顯示畫面品質影響甚鉅，因此如何設計出輸出訊號失真輕微之移位暫存器，以提升閘極驅動器之效能與液晶顯示器之顯示畫面品質乃業界所致力之方向之一。

本發明係有關於一種移位暫存器，其中之各級移位暫存器電路包括控制電路，用以提供控制訊號對各級移位暫存器電路之前一級移位暫存器電路進行補償控制。如此，相較於傳統移位暫存器，本發明相關之移位暫存器具有可有效地降低各級移位暫存器電路輸出訊號之負載及提升各級移位暫存器電路之輸出訊號之訊號失真之優點。

根據本發明提出一種移位暫存器包括多級移位暫存器電路，用以分別輸出多個移位輸出訊號，多級移位暫存器電路中之第m級移位暫存器電路包括第m級第一節點、第m級移位暫存器單元及第m級控制電路。第m級第一節點上具有致能於第m個期間之第m級第一控制訊號。第m級移位暫存器單元受控於第m-1級移位暫存器電路提供之致能於第m-1個期間之第m-1級輸出訊號及第一時脈訊號，於第m個期間中提供致能之第m級輸出訊號，並受控於第m+1級移位暫存器電路提供之第m+1級第二控制訊號，於第m+1個期間中提供非致能之第m級輸出訊號。第m級控制電路受控於第一時脈訊號，根據第m級第一控制訊號提供第m級第二控制訊號輸出至第m-1級移位暫存器電路。其中m為大於1之自然數。

根據本發明提出一種閘級驅動器(Gate Driver)，用以驅動顯示面板。閘級驅動器包括移位暫存器,，移位暫存器包括多級移位暫存器電路，用以分別輸出多個移位輸出訊號，多級移位暫存器電路中之第m級移位暫存器電路包括第m級第一節點、第m級移位暫存器單元及第m級控制電路。第m級第一節點上具有致能於第m個期間之第m級第一控制訊號。第m級移位暫存器單元受控於第m-1級移位暫存器電路提供之致能於第m-1個期間之第m-1級輸出訊號及第一時脈訊號，於第m個期間中提供致能之第m級輸出訊號，並受控於第m+1級移位暫存器電路提供之第m+1級第二控制訊號，於第m+1個期間中提供非致能之第m級輸出訊號。第m級控制電路受控於第一時脈訊號，根據第m級第一控制訊號提供第m級第二控制訊號輸出至第m-1級移位暫存器電路。其中m為大於1之自然數。

為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：

本實施例之移位暫存器中之各級移位暫存器電路包括控制電路，用以提供控制訊號對各級移位暫存器電路之前一級移位暫存器電路進行補償控制操作。

第一實施例

本實施例之移位暫存器係被應用來實現閘極驅動器(Gate Driver)。請參照第1圖及第2圖，第1圖繪示應用本發明第一實施例之移位暫存器之閘極驅動器的方塊圖，第2圖繪示乃第1圖之移位暫存器的相關訊號時序圖。閘極驅動器1包括移位暫存器10，移位暫存器10用以回應於起始訊號STV，提供閘極訊號G(1)、G(2)、G(3)、G(4)、...、G(N)來驅動顯示面板(未繪示)之N列畫素。其中N為大於1之自然數，在一個例子中，N為偶數。

移位暫存器10包括移位暫存器電路S_1、S_2、S_3、...、S_N。在一個例子中，移位暫存器10中各級移位暫存器電路S_1_S_N具有相似之電路結構，接下來，係僅以移位暫存器10中用以驅動顯示面板中之第m列畫素之移位暫存器電路S_m之操作為例作說明，其中m為小於或等於N之自然數。

請參照第3圖及第4圖，第3圖繪示乃第1圖之移位暫存器電路的詳細電路圖，第4圖繪示乃第3圖之移位暫存器電路的相關訊號時序圖。移位暫存器電路S_m包括節點NT1、移位暫存器單元SU1及控制電路CU1。節點NT1上具有控制訊號SC1(m)。移位暫存器單元SU1受控於移位暫存器電路S_m-1提供之閘極訊號G(m-1)及時脈訊號CLK，於期間TP_m中提供致能之閘極訊號G(m)。移位暫存器單元SU1更受控於移位暫存器電路S_m+1(即是用以提供閘極訊號G(m+1)之移位暫存器電路)提供之控制訊號CB(m+1)，於期間TP_m+1中提供非致能之閘極訊號G(m)。

在一個例子中，移位暫存器單元SU1包括驅動單元SU1a及SU1b與位準控制單元SU1c及SU1d。位準控制單元SU1c用以提供時脈訊號CLK做為閘極訊號G(m)。驅動單元SU1a與位準控制單元SU1c之輸入端耦接於節點NT1。驅動單元SU1a回應於閘極訊號G(m-1)之前緣(Front Edge)，於期間TP_m-1及TP_m中提供致能之控制訊號SC1(m)以導通位準控制單元SU1c提供時脈訊號CLK做為閘極訊號G(m)。

於期間TP_m中，驅動單元SU1a係應用電容之電荷耦合效應(Coupling)驅動控制訊號SC1(m)具有高於系統高電壓訊號VDD之位準，以驅動位準控制單元SU1c根據位準接近系統高電壓訊號VDD之時脈訊號CLK產生位準實質上等於系統高電壓訊號VDD之閘極訊號G(m)。舉例來說，此時控制訊號SC1(m)之位準等於VDD-Vth1+ΔV，其中差值電壓ΔV滿足：

其中Cgs為位準控制單元SU1c中之電晶體的內部寄生電容，而Cp1為節點NT1看到之等效電容。

驅動單元SU1a更受控於移位暫存器電路S_m+1提供之控制訊號CB(m+1)，於期間TP_m+1提供非致能之控制訊號SC1(m)以關閉位準控制單元SU1c。

位準控制單元SU1d用以提供參考電壓訊號VSS做為閘極訊號G(m)。舉例來說，參考電壓訊號VSS為低電壓位準。驅動單元SU1b回應於控制訊號SC1(m)之前緣，於期間TP_m-1及TP_m中提供非致能之控制訊號SC2(m)以非致能位準控制單元SU1d。驅動單元SU1b更回應於控制訊號SC1(m)之後緣(Rear Edge)，於期間TP_m+1中提供致能之控制訊號SC2(m)，以致能位準控制單元SU1d，並使閘極訊號G(m)之位準等於參考電壓訊號VSS之位準。

控制電路CU1受控於時脈訊號CLK，根據控制訊號SC1(m)提供控制訊號CB(m)輸出至移位暫存器電路S_m-1。舉例來說，控制電路CU1包括節點NT2、電晶體T1及T2，節點NT2具有控制訊號CB(m)。

在一個例子中，電晶體T1及T2例如為N型金氧半(N-type Metal Oxide Semiconductor，NMOS電晶體。電晶體T1之汲極(Drain)耦接至節點NT1，源極(Source)耦接至節點NT2，閘極(Gate)接收時脈訊號CLK。電晶體T2之汲極耦接至節點NT2，源極接收參考電壓訊號VSS，閘極接收時脈訊號CLKB。其中時脈訊號CLK及CLKB例如為彼此反相(Inversed)。

更詳細的說，在期間TP_m-1及TP_m+1中，時脈訊號CLKB及CLK分別等於高電壓訊號VDD及參考電壓訊號VSS。此時，電晶體T2為導通而電晶體T1為關閉，如此，使得控制訊號CB(m)等於參考電壓訊號VSS。

在期間TP_m中，時脈訊號CLK及CLKB分別等於高電壓訊號VDD及參考電壓VSS。此時，電晶體T1為導通而電晶體T2為關閉，如此，電晶體T1係提供位準等於VDD-Vth1+ΔV之控制訊號SC1(m)做為控制訊號CB(m)輸出。

在本實施例中，雖僅以控制電路CU1包括節點NT2及電晶體T1與T2之情形為例作說明，然，本實施例之控制電路CU1並不侷限於此。在另一個例子中，控制電路CU1’更包括電晶體T3，如第5圖所示。於期間TP_m-1中，電晶體T3導通，以提升控制訊號SC1(m)具有位準VDD-Vth。於期間TP_m中，電晶體T3為關閉。於期間TP_m+1中，電晶體T3為導通，以協助驅動單元SU1a將控制訊號SC1(m)拉低至參考電壓訊號VSS之位準。

在本實施例中，雖僅以移位暫存器電路S_m具有如第3圖所示之電路的情形為例作說明，然，本實施例之移位暫存器電路S_m並不侷限於此。在其他例子中，其他形式之移位暫存器單元亦可搭配本實施例之控制電路CU1來達到實質上相近之移位訊號輸出操作。

在一個例子中，本實施例之移位暫存器電路S_m亦可具有如第6圖所示之電路。在這個例子中，驅動單元SU1b’係選用另一種輸出緩衝器結構，其仍用以回應於控制訊號SC1(m)提供與控制訊號SC1(m)實質上互為反相之控制訊號SC2(m)。

在另一個例子中，本實施例之移位暫存器電路S_m亦可具有如第7圖所示之電路。在這個例子中，驅動單元SU1b”係選用另一種控制電路之結構，此時移位暫存器電路S_m’”之相關訊號時序圖如第8圖所示。驅動單元SU1b”包括電容C2及電晶體TC。電晶體TC在期間TP_m-1及TP_m-2中受控於具有高電壓位準之控制訊號SC1(m)導通，以控制控制訊號SC2’(m)實質上等於參考電壓訊號VSS。

而在期間TP_m-1及TP_m-2以外之期間，電晶體TC持續地為關閉，而控制訊號SC2’(m)之位準係隨著電容C2接收之時脈訊號CLK而切換於高電壓訊號VDD與參考電壓訊號VSS之間。

在解析度為QVGA，而電阻電容負載值為15千歐姆(KΩ)及37奈法拉(pF)之模擬條件下對第7圖之移位暫存器電路S_m”’進行模擬，得到之控制訊號SC1(m)、SC2’(m)、閘極訊號G(m)與控制訊號CB(m+1)之結果分別如第9A圖、第9B圖、第9C圖及第9D圖所示。如此，可知本實施例之移位暫存器電路S_m”’可有效地回應於控制訊號CB(m+1)，在期間TP_m+1將閘極訊號G(m)拉低至參考電壓訊號VSS之位準，而控制訊號CB(m+1)之位準實質上接近閘極訊號G(m)之位準(即是接近高電壓訊號VDD)。

第二實施例

本實施例之移位暫存器係被應用來實現雙邊閘極驅動器(Scan Driver)中之奇數序閘極驅動單元及偶數序閘極驅動單元。請參照第10圖及第11圖，第10圖繪示應用本發明第二實施例之移位暫存器之閘極驅動器的方塊圖，第11圖繪示乃第10圖之移位暫存器的相關訊號時序圖。與第一實施例之閘極驅動器1不同地，本實施例之閘極驅動器2包括奇數序閘極驅動單元22及偶數序閘極驅動單元24，其分別回應於起始訊號STV_o來提供閘極訊號G’(1)-G’(N)中之奇數序閘極訊號G’(1)、G’(3)、G’(5)、...、G’(N-1)及回應於起始訊號STV_e來提供閘極訊號G’(1)-G’(N)中之偶數序閘極訊號G’(2)、G’(4)、G’(6)、...、G’(N)。

舉例來說，閘極訊號G’(1)-G’(N)為包括預先充電(Pre-charge)功能之閘極訊號，各閘極訊號G’(1)-G’(N)之致能期間包括預先充電期間及資料寫入期間。就閘極訊號G’(2)而言，其之致能期間T_2包括預先充電期間T2p及資料寫入期間T2d中。其中預先充電期間T2p係對應至閘極訊號G’(1)之資料寫入期間，資料寫入期間T2d係對應至閘極訊號G’(3)之預先充電期間。

在預先充電期間T2p(即是閘極訊號G’(1)之資料寫入期間)中，資料驅動器(Data Driver)(未繪示)提供對應至顯示面板之第1列畫素之畫素資料，此些對應至第1列畫素之畫素資料係被寫入第1列畫素使其顯示對應之影像畫面。而此些對應至第1列畫素之畫素資料亦被寫入第2列畫素，以對第2列畫素進行資料預先充電操作。

在資料寫入期間T2d(即是閘極訊號G’(3)之預先充電期間)中，資料驅動器提供對應至第2列畫素之畫素資料，此些畫素資料係被寫入第2列畫素使其顯示對應之影像畫面。而此些對應至第2列畫素之畫素資料亦被寫入第3列畫素，以對第3列畫素進行資料預先充電操作。

本實施例之奇數序及偶數序閘極驅動單元22及24分別由移位暫存器SH_o及SH_e來實現，其中移位暫存器SH_o及SH_e分別包括n級移位暫存器電路So_1、So_2、So_3、…、So_n及n級移位暫存器電路Se_1、Se_2、Se_3、…、Se_n，n例如等於N/2。在一個例子中，移位暫存器SH_o與SH_e中各級移位暫存器電路具有相似之電路結構，接下來，係僅以用以驅動顯示面板中之第M列畫素之移位暫存器SH_o中之第m級移位暫存器電路So_m之操作為例作說明，其中m為小於或等於n之自然數，M為小於或等於N之自然數。

請參照第12圖及第13圖，第12圖繪示乃第10圖之移位暫存器電路的詳細電路圖，第13圖繪示乃第12圖之移位暫存器電路的相關訊號時序圖。移位暫存器電路So_m包括節點NT1、移位暫存器單元SU2及控制電路CU2。本實施例之移位暫存器單元SU2包括驅動單元SU2a及SU2b與位準控制單元SU2c及SU2d，其分別與移位暫存器單元SU1中之驅動單元SU1a及SU1b與位準控制單元SU1c及SU1d具有相近之電路結構，於此，係不再對其進行贅述。

本實施例之移位暫存器SU2與移位暫存器SU1不同之處在於移位暫存器SU2受控於第m-1級移位暫存器電路So_m-1(即是用以提供閘極訊號G’(M-2)之移位暫存器電路)提供之第M-2級閘極訊號G’(M-2)及時脈訊號CLK_o於期間TP_M中提供致能之閘極訊號G’(M)，並受控於第m+1級移位暫存器電路So_m+1(即是用以提供閘極訊號G’(M+2)之移位暫存器電路)提供之控制訊號CB(M+2)於期間TP_M＋1中提供非致能之閘極訊號G’(M)。

控制電路CU2受控於時脈訊號CLK_o，根據控制訊號SC1(M)提供控制訊號CB(M)輸出至第m-1級移位暫存器電路So_m-1。舉例來說，控制電路CU2與第一實施例之控制電路CU1具有相近之電路，於此，並不再對其進行贅述。

相似於第一實施例，本實施例之移位暫存器電路So_m亦可作若干電路上之調整，如第14圖、第15圖及第16圖所示。

在本實施例中，雖僅以閘極訊號G’(1)-G’(N)具有預先充電(Pre-charge)功能之情形為例作說明，然，本實施例之移位暫存器2並不侷限於產生具有預先充電功能之閘極訊號G’(1)-G’(N)。在另一個例子中，應用本實施例之移位暫存器之閘極驅動器2亦可產生一般不具預先充電功能之閘極訊號G”(1)-G”(N)，如第17圖、第18圖、第19圖及第20圖所示。如此可知，本實施例移位暫存器亦可應用在雙邊閘極驅動器3中，並提供不具有預先充電功能之閘極訊號G”(1)-G”(N)。

本發明上述實施例之移位暫存器中各級移位暫存器電路包括控制電路，用以提供控制訊號對各級移位暫存器電路之前一級移位暫存器電路進行補償控制。如此，相較於傳統移位暫存器，本發明相關之移位暫存器具有可有效地降低各級移位暫存器電路輸出訊號之負載及提升各級移位暫存器電路之輸出訊號之訊號失真之優點。

應用本發明上述實施例之移位暫存器之閘極驅動器可用以各種不同佈局方式之顯示面板進行驅動。

請參照第21圖，其繪示本發明上述實施例之閘極驅動器驅動之顯示面板的佈局示意圖。在一個例子中，顯示面板100中各條資料線Dr1、Dr2及Dr3係對應至兩個次畫素行(Column)，並對其進行畫素資料之寫入操作。舉例來說，資料線Dr1係對應至次畫素行Cc11及Cc12，其中次畫素行Cc11中之各個次畫素係受控於奇數序閘極線Ga1、Ga3及Ga5上之閘極訊號而至能，而畫素行Cc12中之各個次畫素係受控於偶數序閘極線Ga2、Ga4及Ga6上之閘極訊號而致能。換言之，在對應至相同畫素陣列大小之情形下，應用雙閘極佈局之顯示面板所需之資料線之數量(即是資料驅動器之輸出通道數量)僅為傳統顯示面板所序之資料線之數量的一半，如此，資料驅動器與顯示器之成本可對應地降低。

請參照第22圖，其繪示本發明上述實施例之閘極驅動器驅動之顯示面板的另一佈局示意圖。第22圖所示之顯示面板200與第21圖所示之顯示面板100不同之處在於第22圖所示之例子更應用畫素作錯置(Delta)之佈局，使得兩相鄰次畫素列中之各次畫素係偏差1.5個次畫素之位置。

請參照第23圖，其繪示本發明上述實施例之閘極驅動器驅動之顯示面板的再一佈局示意圖。第23圖所示之顯示面板300與第21圖所示之顯示面板100不同之處在於第23圖之例子中係應用畫素轉置(Triple-gate)佈局，其中各畫素中之三個次畫素係沿著資料線之方向依序排列(而非沿著閘極線之方向進行排列)。如此，在對應至相同畫素陣列大小之情形下，應用雙閘極及畫素轉置佈局之顯示面板所需之資料線之數量(即是資料驅動器之輸出通道數量)僅為傳統顯示面板所序之資料線之數量的六分之一。這樣一來，顯示器之資料驅動器之輸出通道數量可降低為六分之一，如此，資料驅動器與顯示器之成本可對應地降低。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、2、3‧‧‧閘極驅動器

10、SH_o、SH_e、SH'_o、SH'_e‧‧‧移位暫存器

S_1-S_N、S_m、S_m'、S_m"、So_1-So_n、Se_1-Se_n、So'_1-So'_n、Se'_1-Se'_n‧‧‧移位暫存器電路

CU1、CU1'、CU2、CU2'、CU3‧‧‧控制電路

SU1、SU1'、SU1"、SU2、SU2'、SU2"、SU3‧‧‧移位暫存器單元

SU1a、SU1b、SU1b'、SU1b"、SU2a、SU2b、SU2b'、SU2b"、SU3a、SU3b‧‧‧驅動單元

SU1c、SU1d、SU2c、SU2d、SU3c、SU3d‧‧‧位準控制單元

NT1、NT2‧‧‧節點

T1、T2、T3‧‧‧電晶體

22‧‧‧奇數序閘極驅動單元

24‧‧‧偶數序閘極驅動單元

100、200、300‧‧‧顯示面板

Ccl1、Ccl2‧‧‧次畫素行

Dr11-Dr3‧‧‧資料線

Ga1-Ga6‧‧‧閘極線

第1圖繪示應用本發明第一實施例之移位暫存器之閘極驅動器的方塊圖。

第2圖繪示乃第1圖之移位暫存器的相關訊號時序圖。

第3圖繪示乃第1圖之移位暫存器電路的詳細電路圖。

第4圖繪示乃第3圖之移位暫存器電路的相關訊號時序圖。

第5圖繪示乃第1圖之移位暫存器電路的另一詳細電路圖。

第6圖繪示乃第1圖之移位暫存器電路的再一詳細電路圖。

第7圖繪示乃第1圖之移位暫存器電路的再一詳細電路圖。

第8圖繪示乃第7圖之移位暫存器電路的相關訊號時序圖。

第9A-9D圖繪示乃第7圖之移位暫存器電路的訊號模擬圖。

第10圖繪示應用本發明第二實施例之移位暫存器之閘極驅動器的方塊圖。

第11圖繪示乃第10圖之移位暫存器的相關訊號時序圖。

第12圖繪示乃第10圖之移位暫存器電路的詳細電路圖。

第13圖繪示乃第12圖之移位暫存器電路的相關訊號時序圖。

第14圖繪示乃第10圖之移位暫存器電路的另一詳細電路圖。

第15圖繪示乃第10圖之移位暫存器電路的再一詳細電路圖。

第16圖繪示乃第10圖之移位暫存器電路的再一詳細電路圖。

第17圖繪示應用本發明第二實施例之移位暫存器之間極驅動器的另一方塊圖。

第18圖繪示乃第17圖之移位暫存器的相關訊號時序圖。

第19圖繪示乃第17圖之移位暫存器電路的詳細電路圖。

第20圖繪示乃第19圖之移位暫存器電路的相關訊號時序圖。

第21圖繪示本發明上述實施例之閘極驅動器驅動之顯示面板的佈局示意圖。

第22圖繪示本發明上述實施例之閘極驅動器驅動之顯示面板的另一佈局示意圖。

第23圖繪示本發明上述實施例之閘極驅動器驅動之顯示面板的再一佈局示意圖。

S_m．．．移位暫存器電路

CU1．．．控制電路

SU1．．．移位暫存器單元

SU1a、SU1b．．．驅動單元

SU1c、SU1d．．．位準控制單元

NT1、NT2．．．節點

T1、T2．．．電晶體

Claims (19)

1. 一種移位暫存器，包括複數級移位暫存器電路，用以分別輸出複數個移位輸出訊號，該些級移位暫存器電路中之一第m級移位暫存器電路包括：一第m級第一節點，該第m級第一節點上具有致能於一第m個期間之一第m級第一控制訊號；一第m級移位暫存器單元，受控於一第m-1級移位暫存器電路提供之致能於一第m-1個期間之一第m-1級輸出訊號及一第一時脈訊號，於該第m個期間中提供致能之一第m級輸出訊號，該第m級移位暫存器單元更受控於一第m+1級移位暫存器電路提供之一第m+1級第二控制訊號，於一第m+1個期間中提供非致能之該第m級輸出訊號；以及一第m級控制電路，受控於該第一時脈訊號，根據該第m級第一控制訊號提供一第m級第二控制訊號輸出至該第m-1級移位暫存器電路；其中m為大於1之自然數，該第m級輸出訊號用以做為驅動一顯示面板之一閘極訊號，該第m級移位暫存器電路不將該第m級輸出訊號提供至該第m-1級移位暫存器電路。
2. 如申請專利範圍第1項所述之移位暫存器，其中該第m級控制電路包括：一第二節點，該第二節點上具有該第m級第二控制訊號；一第一電晶體，第一輸入端耦接至該第m級第一節 點，第二輸入端耦接至該第二節點，控制端接收該第一時脈訊號；及一第二電晶體，第一輸入端耦接至該第二節點，第二輸入端接收一參考電壓訊號，控制端接收一第二時脈訊號。
3. 如申請專利範圍第2項所述之移位暫存器，其中該第m級控制電路更包括：一第三電晶體，第一輸入端接收該第m-1級輸出訊號，第二輸入端耦接至該第m級第一節點，控制端接收該第二時脈訊號。
4. 如申請專利範圍第3項所述之移位暫存器，其中該第一及該第二時脈訊號彼此反相(Inversed)。
5. 如申請專利範圍第1項所述之移位暫存器，其中該第m+1級移位暫存器電路包括：一第m+1級第一節點，該第m+1級第一節點上具有致能於該第m+1個期間之一第m+1級第一控制訊號；一第m+1級移位暫存器單元，受控於該第m級移位暫存器電路提供之該第m級輸出訊號及一第二時脈訊號，於該第m+1個期間中提供致能之一第m+1級輸出訊號，該第m+1級移位暫存器單元更受控於一第m+2級移位暫存器電路提供之一第m+2級第二控制訊號，於一第m+2個期間中提供非致能之該第m+1級輸出訊號；及一第m+1級控制電路，受控於該第二時脈訊號，根據該第m+1級第一控制訊號提供該第m+1級第二控制訊號輸出至該第m級移位暫存器電路。
6. 如申請專利範圍第5項所述之移位暫存器，其中該第一及該第二時脈訊號彼此反相。
7. 如申請專利範圍第1項所述之移位暫存器，其中該第m-1級移位暫存器電路包括：一第m-1級第一節點，該第m-1級第一節點上具有致能於該第m-1個期間之一第m-1級第一控制訊號；一第m-1級移位暫存器單元，受控於該第m-2級移位暫存器電路提供之該第m-2級輸出訊號及一第二時脈訊號，於該第m-1個期間中提供致能之一第m-1級輸出訊號，該第m-1級移位暫存器單元更受控於該第m級移位暫存器電路提供之該第m級第二控制訊號，於該第m個期間中提供非致能之該第m-1級輸出訊號；及一第m-1級控制電路，受控於該第二時脈訊號，根據該第m-1級第一控制訊號提供該第m-1級第二控制訊號輸出至該第m-2級移位暫存器電路。
8. 如申請專利範圍第7項所述之移位暫存器，其中該第一及該第二時脈訊號彼此反相。
9. 如申請專利範圍第1項所述之移位暫存器，其中該第m級移位暫存器單元包括：一第一位準控制單元，用以提供該第一時脈訊號做為該第m級輸出訊號；一第一驅動單元，與該第一位準控制單元之輸入端耦接於該第m級第一節點，該第一驅動單元用以回應於該第m-1級輸出訊號之前緣(Front Edge)於該第m個及該第m+1個期間中導通該第一位準控制單元，並根據該第m+1級第 二控制訊號於該第m+2個期間關閉該第一位準控制單元；一第二位準控制單元，用以提供一參考電壓訊號做為該第m級輸出訊號；及一第二驅動單元，回應於該第m級第一控制訊號之前緣於該第m-1個及該第m個期間中非致能該第二位準控制單元，並回應於該第m級第一控制訊號之後緣(Rear Edge)導通該第二位準控制單元。
10. 如申請專利範圍第1項所述之移位暫存器，其中該第m-1級、該第m級與該第m+1級輸出訊號分別對應驅動該顯示面板中之第j列、第j+2列及第j+4列畫素，其中j為奇數。
11. 如申請專利範圍第1項所述之移位暫存器，其中該第m-1級、該第m級與該第m+1級輸出訊號分別對應驅動該顯示面板中之第i列、第i+2列及第i+4列畫素，其中i為偶數。
12. 如申請專利範圍第1項所述之移位暫存器，其中該第m-1級、該第m級與該第m+1級輸出訊號分別對應驅動該顯示面板中之第k列、第k+1列及第k+2列畫素，其中k為奇數。
13. 一種閘極驅動器(Gate Driver)，用以驅動一顯示面板，該閘極驅動器包括：一移位暫存器，包括複數級移位暫存器電路，用以分別輸出複數個移位輸出訊號，該些級移位暫存器電路中之一第m級移位暫存器電路包括：一第m級第一節點，該第m級第一節點上具有 致能於一第m個期間之一第m級第一控制訊號；一第m級移位暫存器單元，受控於一第m-1級移位暫存器電路提供之致能於一第m-1個期間之一第m-1級輸出訊號及一第一時脈訊號，於該第m個期間中提供致能之一第m級輸出訊號，該第m級移位暫存器單元更受控於一第m+1級移位暫存器電路提供之一第m+1級第二控制訊號，於一第m+1個期間中提供非致能之該第m級輸出訊號；以及一第m級控制電路，受控於該第一時脈訊號，根據該第m級第一控制訊號提供一第m級第二控制訊號輸出至該第m-1級移位暫存器電路；其中m為大於1之自然數，該第m級輸出訊號用以做為驅動該顯示面板之一閘極訊號，該第m級移位暫存器電路不將該第m級輸出訊號提供至該第m-1級移位暫存器電路。
14. 如申請專利範圍第13項所述之閘極驅動器，其中該第m級控制電路包括：一第二節點，該第二節點上具有該第m級第二控制訊號；一第一電晶體，第一輸入端耦接至該第m級第一節點，第二輸入端耦接至該第二節點，控制端接收該第一時脈訊號；及一第二電晶體，第一輸入端耦接至該第二節點，第二輸入端接收一參考電壓訊號，控制端接收一第二時脈訊號。
15. 如申請專利範圍第14項所述之閘極驅動器，其中該第m級控制電路更包括：一第三電晶體，第一輸入端接收該第m-1級輸出訊號，第二輸入端耦接至該第m級第一節點，控制端接收該第二時脈訊號。
16. 如申請專利範圍第15項所述之閘極驅動器，其中該第一及該第二時脈訊號彼此反相(Inversed)。
17. 如申請專利範圍第13項所述之閘極驅動器，其中該顯示面板為應用雙閘極(Dual-gate)佈局之顯示面板。
18. 如申請專利範圍第13項所述之閘極驅動器，其中該顯示面板為應用畫素轉置(Triple-gate)佈局之顯示面板。
19. 如申請專利範圍第13項所述之閘極驅動器，其中該顯示面板為應用畫素錯置佈局(Delta)之顯示面板。