CN105374326B - 显示装置及驱动显示装置的方法 - Google Patents

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Abstract

本发明涉及显示装置及驱动显示装置的方法。显示装置包括：显示面板，该显示面板包括：栅极线、邻近于栅极线的存储线以及像素，该像素包括：耦接至栅极线的像素晶体管、耦接至像素晶体管的液晶(“LC”)电容器、以及耦接至LC电容器的存储电容器；第一栅极驱动器，被配置为将栅极信号提供至栅极线；以及第一电平开关，被配置为将存储信号提供至存储线，存储信号与栅极信号同步并且具有与栅极信号的相位相反的相位。

Description

显示装置及驱动显示装置的方法
技术领域
本发明的示例性实施方式的方面涉及显示装置和驱动显示装置的方法。更具体地，本发明的示例性实施方式的方面涉及具有改善的显示质量的显示装置以及驱动该显示装置的方法。
背景技术
液晶显示器(“LCD”)面板可包括薄膜晶体管(“TFT”)基板、相对基板、以及布置于两个基板之间的LC层。
TFT基板可包括多个栅极线、与栅极线交叉的多个数据线、耦接(例如，连接)到栅极线和数据线的多个TFT、以及耦接至TFT的多个像素电极。TFT可包括从栅极线延伸的栅电极、延伸到数据线的源电极、以及与源电极间隔开的漏电极。相对基板可包括与像素电极相对的共用电极。
由像素电极、LC层、以及共用电极限定LC电容器。共用电极接收共用电压，并且像素电极接收相对于共用电极具有正相位或负相位的数据电压。
像素电极的数据电压由于跳变电压而改变，该跳变电压通过TFT的栅电极和源电极之间的耦合电容器、LC电容器、以及栅极线的栅极信号的栅极导通电压和栅极断开电压之间的电压差而发生。
发明内容
本发明的一个或多个示例性实施方式的一方面涉及能够补偿跳变电压的显示装置。
本发明的一个或多个示例性实施方式的一方面涉及驱动显示装置的方法。
根据本发明构思的示例性实施方式，提供一种显示装置，包括：显示面板，包括：栅极线、邻近于栅极线的存储线、以及像素，该像素包括：耦接至栅极线的像素晶体管、耦接至像素晶体管的液晶(“LC”)电容器、以及耦接至LC电容器的存储电容器；第一栅极驱动器，被配置为将栅极信号提供至栅极线；以及第一电平开关，被配置为将存储信号提供至存储线，存储信号与栅极信号同步并具有与栅极信号的相位相反的相位。
在示例性实施方式中，存储信号可包括：在栅极信号具有栅极导通电压期间的第一存储低电压，以及在栅极信号具有栅极断开电压期间的存储高电压。
在示例性实施方式中，第一存储低电压与存储高电压之间的第一摆动电压可被用以补偿像素的跳变电压。
在示例性实施方式中，第一摆动电压和第一存储低电压中的一个可等于LC电容器的共用电压。
在示例性实施方式中，显示面板可被分成包括像素的显示区域以及包围显示区域的***区域，并且第一栅极驱动器可位于***区域上并可被配置为生成相位与栅极信号的相位相反的相反栅极信号。
在示例性实施方式中，第一栅极驱动器可以包括第一电平开关。
在示例性实施方式中，第一电平开关可以包括：第一开关，被配置为响应于栅极信号的栅极导通电压和相反栅极信号的栅极断开电压向存储线输出第一存储低电压；以及第二开关，被配置为响应于相反栅极信号的的栅极导通电压和栅极信号的栅极断开电压向存储线输出存储高电压。
在示例性实施方式中，显示装置可以进一步包括***区域的邻近于栅极线的第二端部的一部分上的第二电平开关，其中，第一栅极驱动器可以位于***区域的邻近于栅极线的第一端部的另一部分上。
在示例性实施方式中，显示面板可以进一步包括控制线，该控制线被配置为传递相反栅极信号。
在示例性实施方式中，第二电平开关可以包括：第三开关，被配置为响应于栅极信号的栅极导通电压向存储线输出大于第一存储低电压的第二存储低电压，以及第四开关，被配置为响应于通过控制线传递的相反栅极信号的栅极导通电压向存储线输出存储高电压。
在示例性实施方式中，邻近于第一栅极驱动器的第一像素的跳变电压可被配置为通过第一存储低电压与存储高电压之间的第一摆动电压来补偿，并且邻近于第二电平开关的第二像素的跳变电压可被配置为由第二存储低电压与存储高电压之间的第二摆动电压来补偿。
在示例性实施方式中，显示装置可以进一步包括第二栅极驱动器，并且第一栅极驱动电路可位于***区域的邻近于栅极线的第一端部的一部分上，并且第二栅极驱动器可位于***区域的邻近于栅极线的第二端部的另一部分上。
在示例性实施方式中，第一电平开关可直接集成在***区域中，且第一电平开关可包括：第一开关，被配置为响应于栅极信号的栅极导通电压和相反栅极信号的栅极断开电压向存储线输出第一存储低电压；以及第二开关，被配置为响应于相反栅极信号的栅极导通电压和栅极信号的栅极断开电压向存储线输出存储高电压。
在示例性实施方式中，显示面板可被分成包括像素的显示区域以及包围显示区域的***区域，并且第一栅极驱动器可直接集成在***区域中。
在示例性实施方式中，第一栅极驱动器可包括彼此接连耦接并包括第n级的多个级(“n”是自然数)，第n级包括：上拉部分，被配置为响应于控制节点的高电压通过利用时钟信号的高电压输出第n栅极信号的高电压；控制下拉部分，被配置为响应于从第n级的居后级中至少一个输出的进位信号将控制节点的电压下拉至低电压；进位部分，被配置为响应于控制节点的高电压来输出时钟信号的高电压作为第n进位信号；以及第一电平开关部分，被配置为向第n存储线提供第n存储信号，第n存储信号与第n栅极信号同步并且具有与第n栅极信号的相位相反的相位。
在示例性实施方式中，第n级可以进一步包括：输出下拉部分，被配置为响应于从第n级的居后级中至少一个输出的进位信号将第n栅极信号下拉至低电压。
根据本发明构思的另一个示例性实施方式，提供一种驱动显示装置的方法，该显示装置包括：栅极线、邻近于栅极线的存储线、以及像素，该像素包括：耦接至栅极线的像素晶体管、耦接至像素晶体管的液晶(“LC”)电容器、以及耦接至LC电容器的存储电容器；该方法包括：将栅极信号提供至栅极线；以及将存储信号提供至存储线，存储信号与栅极信号同步并具有与栅极信号的相位相反的相位。
在示例性实施方式中，该方法可以进一步包括：为存储线的第一端部提供存储信号，该存储信号在栅极信号具有栅极导通电压期间具有第一存储电压以及在栅极信号具有栅极断开电压期间具有存储高电压。
在示例性实施方式中，该方法可以进一步包括：为存储线的第二端部提供存储信号，存储信号在栅极信号具有栅极导通电压期间具有大于第一存储电压的第二存储低电压，以及在栅极信号具有栅极断开电压期间具有存储高电压。
在示例性实施方式中，第一摆动电压和第一存储低电压中的一个可以等于LC电容器的共用电压。
根据本发明的一些示例性实施方式，存储电容器的存储信号包括在与栅极信号同步的低电压与高电压之间摆动的多电平信号，从而，可以与LC电容的变化独立地补偿跳变电压。
附图说明
通过参考附图详细地描述示例性实施方式，本发明的上述和其他特征和方面将变得更加显而易见，其中：
图1是示意性地示出根据示例性实施方式的显示装置的框图；
图2是示出图1中所示的栅极驱动电路的框图；
图3是示出图2所示的电平位移器和电平开关的电路图；
图4是示出驱动图3所示的电平位移器和电平开关的信号的波形图；
图5是示出根据示例性实施方式的像素单元的操作的概念图；
图6是示出根据示例性实施方式的驱动像素单元的信号的波形图；
图7是示意性地示出根据示例性实施方式的显示装置的框图；
图8是示意性地示出根据示例性实施方式的显示装置的框图；
图9是示出图8中所示的栅极驱动电路的框图；
图10是示出图9所示的级(stage)的电路图；
图11是示出图10所示的级的信号的波形图；
图12是示意性地示出根据示例性实施方式的显示装置的框图；
图13是示出在图12中所示的第一电平开关和第二电平开关的概念图；
图14是示出用于通过栅极驱动电路和图13所示的第一电平开关和第二电平开关驱动第一像素单元和第二像素单元的信号的波形图；
图15是示意性地示出根据示例性实施方式的显示装置的框图；以及
图16是示出根据示例性实施方式的补偿跳变电压的方法的波形图。
具体实施方式
在下文中，将参考附图更详细地描述示例性实施方式，其中，相同的标号始终指代相同的元件。然而，本发明可以各种不同的形式体现并且不应被理解为仅限于文中示出的实施方式。相反，作为实例提供这些实施方式使得公开内容全面且完整，并向本领域的技术人员完整传达了本发明的一些方面和特征。因此，对于本领域普通技术人员完整了解本发明的方面和特征非必要的方法、元件、和技术并未针对本发明的一些实施方式进行描述。除非另有说明，否则在整个附图和书面描述中相同参考数字表示相同元件并，因而不会重复对其的描述。在附图中，为清晰起见，可放大元件、层和区域的相对尺寸。
应当理解的是，尽管本文中可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区域、层和/或部分，然而，这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或者部分与另一元件、部件、区域、层或者部分区分开。因此，在不背离本发明的精神和范围下，下面所讨论的第一元件、部件、区域、层或者部分可被定义为第二元件、部件、区域、层或者部分。
为了便于说明，本文中可使用诸如“在...之下”、“下方”、“下部”、“下面”、“上方”、“上部”等空间关系术语来描述如图中所示的一个元件或特征与另一(多个)元件或者(多个)特征的关系。应当理解的是，空间关系术语旨在包括使用中的设备或操作除图中描绘的方位之外的不同方位。如果将附图中的设备翻转，则描述为在其他元件或特征“之下”或“下方”或“下面”的元件或特征将定向为在其他元件或特征“之上”。因此，示例性术语“在…之下”和“下面”可涵盖上下这两个方位。设备可被另行定向(旋转90度或者位于其他方位)并且相应地解释此处所用的空间关系描述符。另外，还应当理解的是，当元件或层被称为在两个元件或层“之间”时，该元件或层可以是两个元件或层之间的仅有的元件或层，或还可存在一个或多个中间元件或层。
本文所用的术语仅是为了描述特定示例性实施方式的目的，而不旨在限制本发明。除非上下文另有明确指出，否则本文中使用的单数形式“一个(a)”、“一个(an)”和“该(the)”也旨在包括复数形式。将进一步理解，当在本说明书中使用术语“包括”和/或“包含”时，是指存在所述特征、整体、步骤、操作、元件、和/或部件，但并不排除存在或者添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合。诸如在一系列元件之前的“至少一个”的表述修饰整个一系列元件，而不修饰列中的个别元件。此外，当描述本发明的实施方式时使用“可以(may)”是指“本发明的一个或多个实施方式”。术语“使用(use)”、“使用(using)”和“使用的(used)”可被认为分别与术语“利用(utilize)”、“利用(utilizing)”和“利用的(utilized)”同义。同样，术语“示例性”旨在指代示例或例证。
将理解，当元件或层相对另一元件或层被称为“在其之上”、“与其连接”或“与其耦接”时，其可以直接在另一元件或层上、直接连接或耦接至另一元件或层，或者可能存在一个或多个中间元件或层。相反，当元件或层相对另一元件或层被称为“直接在其之上”、“与其直接连接”或“与其直接耦接”时，则不存在中间元件或者中间层。
除非另外有定义，本文使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常所理解的含义相同的含义。应当进一步理解，诸如通常使用词典中所定义的那些术语应当解释为具有与它们在现有技术和/或本发明的上下文中的含义一致的含义，并且除非本文中明确进行如此限定，否则不应解释为理想的或过于正式的意义。
图1是示意性地示出根据示例性实施方式的显示装置的框图。
参考图1，显示装置可包括显示面板100、栅极驱动电路200(例如，栅极驱动器)、以及数据驱动电路400(例如，数据驱动器)。
显示面板100可被分成显示区域DA、以及围绕显示区域DA的***区域PA。多个栅极线、多个数据线、以及多个像素单元(例如，像素)布置在显示区域DA中。每个像素单元P包括：像素晶体管TR，电耦接(例如，电连接)至栅极线GL和数据线DL；液晶(“LC”)电容器CLC，电耦接至像素晶体管TR；以及存储电容器CST，电耦接至LC电容器CLC。
LC电容器CLC包括耦接(例如，连接)到像素晶体管TR的第一电极和接收共用电压Vcom的第二电极。第一电极可以是像素电极，该像素电极布置在显示面板100的阵列基板上，并且第二电极可以是共用电极，该共用电极布置在与阵列基板相对的相对基板上。可替换地，共用电极可以布置在阵列基板上。
存储电容器CST包括耦接至LC电容器CLC的第一电极的第三电极和耦接至存储线STL的第四电极。第三电极可以是像素电极，并且第四电极可以是存储线STL，该存储线与像素电极重叠。
栅极驱动电路200可以布置在***区域PA上，诸如，带载封装(“TCP”)并耦接至栅极线GL和存储线STL。
栅极驱动电路200被配置为向栅极线GL输出多个栅极信号。此外，栅极驱动电路200被配置为向存储线STL输出多个存储信号。
存储信号与栅极信号同步并具有与栅极信号相反的相位。例如，存储信号在栅极信号具有栅极导通电压的时段具有存储低电压并在栅极信号具有栅极断开电压的时段具有存储高电压。
可使用存储高电压与存储低电压之间的摆动电压补偿由跳变电压引起的充电在LC电容器CLC中的像素电压的电压降。
表达式1示出了根据示例性实施方式的使用存储高电压VSTH与存储低电压VSTL之间的摆动电压VSTH-VSTL来补偿跳变电压ΔVkb的机制。
表达式1
Figure BDA0000776985880000081
对于
Figure BDA0000776985880000082
在上述表达式1中，Cgs是像素晶体管的栅极/源极电容、CST是存储电容器CST的电容、CLC是LC电容器CLC的电容、VGON是栅极导通电压并且VGOFF是栅极断开电压。
根据表达式1，可通过存储高电压VSTH和存储低电压VSTL之间的摆动电压补偿跳变电压ΔVkb。
此外，根据表达式1，可通过栅极/源极电容Cgs和存储电容CST之比确定用于补偿跳变电压ΔVkb的补偿电压，从而，可以增大栅极/源极电容Cgs和存储电容CST的设计自由度。为了防止或减少跳变电压ΔVkb，希望减少存储电容CST。存储电容CST能够被减小，从而可增大像素单元的孔径开口大小。
此外，根据表达式1，补偿跳变电压ΔVkb的补偿电压与LC电容CLC不相关，因此，可以补偿跳变电压ΔVkb而无需参照LC电容CLC的改变，即基于灰度(例如，灰度级或值)的数据电压的改变。
数据驱动电路400可以布置在***区域(诸如，TCP)上，并耦接至数据线DL。数据驱动电路400被配置为向数据线输出数据信号。
图2是示出图1所示的栅极驱动电路的框图。
参考图1和图2，栅极驱动电路200可以包括移位寄存器201、电平位移器202、电平开关203、以及输出缓冲器204。
移位寄存器201被配置为接收垂直起始信号STV和选通时钟信号(栅极时钟信号，gate clock signal)CPV，并输出与选通时钟信号CPV同步的多个信号S1,..,SM(‘M’是自然数)。
电平位移器202被配置为接收信号S1,..,SM，并使用栅极导通电压VON和栅极断开电压VOFF生成多个栅极信号G1,..,GM。
电平开关203被配置为接收栅极信号G1,..,GM，并生成多个存储信号ST1,..,STM，该多个存储信号分别与栅极信号G1,..,GM同步并具有存储高电压VSTH和存储低电压VSTL。
输出缓冲器204被配置为缓冲从电平位移器202和电平开关203提供的栅极信号G1,..,GM和存储信号ST1,..,STM并且分别向栅极线和存储线输出栅极信号G1,..,GM和存储信号ST1,..,STM。
图3是示出图2所示的电平位移器和电平开关的电路图。图4是示出驱动图3所示的电平位移器和电平开关的信号的波形图。
参考图2和图3，电平位移器202可以包括电平逆变器202a、第一位移器202b、以及第二位移器202c。电平开关203可以包括第一开关SW1和第二开关SW2。
电平逆变器202a包括N型(例如，N-沟道)的第一晶体管Q1和P型(例如，P-沟道)的第二晶体管Q2。第一晶体管Q1包括耦接(例如，连接)至输入端子IN的栅电极，该输入端子接收第n信号Sn；耦接至第一节点n1的输入电极；以及用于接收接地电压GND的输出电极。第二晶体管Q2包括耦接至输入端子IN的控制电极；用于接收源电压DVDD的输入电极；以及耦接至第一节点n1的输出电极。
第一位移器202b包括N型的第三晶体管Q3和第四晶体管Q4，以及P型的第五晶体管Q5和第六晶体管Q6。
第三晶体管Q3包括耦接至输入端子IN的控制电极(例如，栅电极)；耦接至第二节点n2的输入电极；以及用于接收接地电压GND的输出电极。第四晶体管Q4包括耦接至第一节点n1的控制电极；耦接至第三节点n3的输入电极；以及用于接收接地电压GND的输出电极。
第五晶体管Q5包括耦接至第三节点n3的控制电极；接收栅极导通电压VON的输入电极；以及耦接至第二节点n2的输出电极。第六晶体管Q6包括耦接至第二节点n2的控制电极；接收栅极导通电压VON的输入电极；以及耦接至第三节点n3的输出电极。
第二位移器202c包括N型的第七晶体管Q7和第八晶体管Q8以及P型的第九晶体管Q9和第十晶体管Q10。
第七晶体管Q7包括耦接至第五节点n5的控制电极；耦接至第四节点n4的输入电极；以及用于接收栅极断开电压VOFF的输出电极。第八晶体管Q8包括耦接至第四节点n4的控制电极；耦接至第五节点n5的输入电极以及用于接收栅极断开电压VOFF的输出电极。
第九晶体管Q9包括耦接至第三节点n3的控制电极；接收栅极导通电压VON的输入电极；以及耦接至第四节点n4的输出电极。第十晶体管Q10包括耦接至第二节点n2的控制电极；接收栅极导通电压VON的输入电极；以及耦接至第五节点n5的输出电极。
第五节点n5耦接至栅极输出端子OT_G，栅极输出端OT_G输出施加于第五节点n5的栅极导通电压VON和栅极断开电压VOFF作为第n栅极信号Gn。
电平开关203包括第一开关SW1和第二开关SW2。
第一开关SW1包括N型的第十一晶体管Q11和P型的第十二晶体管Q12。
第十一晶体管Q11包括耦接至第五节点n5的控制电极；用于接收存储低电压VSTL的输入电极；以及耦接至存储输出端子OT_ST的输出电极，该存储输出端子输出第n存储信号STn。第十二晶体管Q12包括耦接至第四节点n4的控制电极；用于接收存储低电压VSTL的输入电极；以及耦接至存储输出端子OT_ST的输出电极。
第二开关SW2包括N型的第十三晶体管Q13和P型的第十四晶体管Q14。
第十三晶体管Q13包括耦接至第四节点n4的控制电极；用于接收存储高电压VSTH的输入电极；以及耦接至存储输出端子OT_ST的输出电极，该存储输出端子输出第n存储信号STn。第十四晶体管Q14包括耦接至第五节点n5的控制电极；用于接收存储高电压VSTH的输入电极；以及耦接至存储输出端子OT_ST的输出电极。
参考图3和图4，当电平位移器202的输入端子IN接收高电平的信号Sn时，第一晶体管Q1导通并且第二晶体管Q2截止，从而向第一节点n1施加接地电压GND。
响应于第一节点n1的接地电压GND，第四晶体管Q4截止，并且响应于高电平的信号Sn第三晶体管Q3导通，从而，向第二节点n2施加接地电压GND。
响应于施加于第二节点n2的接地电压GND，第六晶体管Q6导通，从而，将栅极导通电压VON施加于第三节点n3。响应于施加于第三节点n3的栅极导通电压VON第五晶体管Q5截止。
响应于施加于第二节点n2的接地电压GND，第十晶体管Q10导通，从而，将栅极导通电压VON施加于第五节点n5。响应于施加于第五节点n5的栅极导通电压VON，第七晶体管Q7导通，从而，将栅极断开电压VOFF施加于第四节点n4。响应于施加于第四节点n4的栅极断开电压VOFF第八晶体管Q8截止。
因此，通过栅极输出端子OT_G输出第五节点n5的栅极导通电压VON作为高电平的第n栅极信号Gn。将第四节点n4的栅极断开电压VOFF和第五节点n5的栅极导通电压VON提供至电平开关203。施加于第五节点n5的信号对应第n栅极信号Gn，施加于第4节点n4的信号对应于相位与第n栅极信号Gn相反的第n相反栅极信号GBn。
响应于施加于第五节点n5的栅极导通电压VON，第一开关SW1的第十一晶体管Q11导通，响应于施加于第四节点n4的栅极断开电压VOFF，第十二晶体管Q12导通。因此，通过存储输出端子OT_ST输出存储低电压VSTL作为第n存储信号STn。
第n存储信号STn与第n栅极信号Gn同步并在第n栅极信号Gn具有栅极导通电压VON的时段具有低电平的存储低电压VSTL。
当电平位移器202的输入端子IN接收低电平的信号Sn时，第一晶体管Q1截止并且第二晶体管Q2导通。因此，向第一节点n1施加源电压DVDD。
响应于施加于第一节点n1的源电压DVDD，第四晶体管Q4导通，并且响应于低电平的信号Sn，第三晶体管Q3截止。因此，向第三节点n3施加接地电压GND。
响应于施加于第三节点n3的接地电压GND，第五晶体管Q5导通，从而，将栅极导通电压VON施加于第二节点n2。响应于施加于第二节点n2的栅极导通电压VON，第六晶体管Q6截止。
响应于施加于第三节点n3的接地电压GND，第九晶体管Q9导通，从而，将栅极导通电压VON施加于第四节点n4。响应于施加于第四节点n4的栅极导通电压VON，第八晶体管Q8导通，从而，将栅极断开电压VOFF施加于第五节点n5。响应于施加于第五节点n5的栅极断开电压VOFF，第七晶体管Q7截止，并且响应于施加于第二节点n2的栅极导通电压VON，第十晶体管Q10截止。
因此，通过栅极输出端子OT_G输出第五节点n5的栅极断开电压VOFF作为低电平的第n栅极信号Gn。将第四节点n4的栅极导通电压VON和第五节点n5的栅极断开电压VOFF提供至电平开关203。施加于第五节点n5的信号对应第n栅极信号Gn，施加于第4节点n4的信号对应具有的相位与第n栅极信号Gn相反的第n相反栅极信号GBn。
响应于施加于第四节点n4的栅极导通电压VON，第二开关SW2的第十三晶体管Q13导通，并且响应于栅极断开电压VOFF，第十四晶体管Q14导通。因此，通过存储输出端子OT_ST将存储高电压VSTH输出到高电平的第n存储信号STn。
第n存储信号STn与第n栅极信号Gn同步并在第n栅极信号Gn具有栅极断开电压VOFF的时段具有存储高电压VSTH。
如上所述，根据示例性实施方式的栅极驱动电路输出第n栅极信号Gn和第n存储信号STn，其与第n栅极信号Gn同步并具有与第n栅极信号Gn相反的相位。第n存储信号STn在第n栅极信号Gn具有栅极导通电压VON的时段期间具有存储低电压VSTL，并且在第n栅极信号Gn具有栅极断开电压VOFF的时段期间具有存储高电压VSTH。
图5是示出根据示例性实施方式的像素单元的操作的概念图。图6是示出根据示例性实施方式驱动像素单元的信号的波形图。
参考图3、图5、和图6，栅极驱动电路200可以包括电平位移器202和电平开关203。电平位移器202被配置为基于选通时钟信号CPV和输出使能信号OE生成多个栅极信号Gn和Gn+1。
电平开关203被配置为基于从电平位移器202提供的栅极信号Gn和Gn+1，以及相位与栅极信号Gn和Gn+1相反的多个相反栅极信号GBn和GBn+1生成多个存储信号STn和STn+1。电平开关203包括第一开关SW1和第二开关SW2。第一开关SW1响应于栅极信号的栅极导通电压以及具有的相位与栅极信号的栅极导通电压相反的相反栅极信号的栅极断开电压来输出低电平的存储低电压VSTL。第二开关SW2响应于相反栅极信号(opposite gate signal)的栅极导通电压和栅极信号的栅极断开电压输出高电平的存储高电压VSTH。
例如，栅极驱动电路200在帧周期的第n周期期间分别向第n栅极线GLn和第n存储线STn输出第n栅极信号Gn和与第n栅极信号Gn同步的第n存储信号STn。
例如，第n像素单元Pn包括第n像素晶体管TRn、第n LC电容器CLCn、以及第n存储电容器CSTn。
第n像素晶体管TRn耦接(例如，连接)至数据线DL和第n栅极线GLn。第n LC电容器CLCn包括第一电极和第二电极。第一电极耦接至第n像素晶体管TRn并通过数据线DL接收相对于共用电压Vcom具有正相位(+)的第n数据电压+Vdata。第二电极接收共用电压Vcom。
第n存储电容器CSTn包括第三电极和第四电极。第三电极耦接至第n LC电容器CLCn的第一电极，并接收第n数据电压+Vdata。第四电极耦接至第n存储线STLn，并接收第n存储信号STn。
与第n数据电压+Vdata对应的第n像素电压VPn被充电(charged)在第n LC电容器CLCn中，并且第n存储电容器CSTn在帧周期期间维持被充电在第n LC电容器CLCn中的第n像素电压VPn。
参考被充电在第n LC电容器CLCn中的第n像素电压VPn，在第n栅极信号Gn具有栅极导通电压VON的第一时段t1期间维持与第n数据电压+Vdata对应的第n像素电压VPn。然后，当第n栅极信号Gn从栅极导通电压降到栅极断开电压VOFF时，第n像素电压VPn在下降时刻减小了跳变电压ΔVkb。
在第一时段t1期间，第n存储电容器CSTn的第三电极接收第n数据电压+Vdata，并且第四电极接收存储低电压VSTL。因此，第n存储电容器CSTn维持对应第n数据电压+Vdata的第n像素电压VPn。在第n栅极信号Gn下降时间期间，第四电极接收大于存储低电压VSTL的存储高电压VSTH。根据电容器的电荷的守恒定律，第n存储电容器CSTn的第三电极具有增加了存储低电压与存储高电压之间的摆动电压ΔV的电压。摆动电压ΔV可被确定为补偿跳变电压ΔVkb。
因此，第n LC电容器CLCn的第一电极耦接至第n存储电容器CSTn的第三电极，从而，施加于第n LC电容器CLCn的第一电极的第n像素电压VPn增加了摆动电压ΔV。可通过摆动电压ΔV补偿降低了跳变电压ΔVkb的第n像素电压VPn。
在第一时段t1之后的帧周期期间，通过施加于第n存储电容器CSTn的第四电极的存储高电压VSTH，第n像素电压VPn可以保持到第n数据电压+Vdata。
然后，在帧周期的第(n+1)周期Tn+1期间，栅极驱动电路200分别向第(n+1)栅极线GLn+1和第(n+1)存储线STLn+1输出第(n+1)栅极信号Gn+1和与第(n+1)栅极信号Gn+1同步的第(n+1)存储信号STn+1。
例如，第(n+1)像素单元Pn+1包括第(n+1)像素晶体管TRn+1、第(n+1)LC电容器CLCn+1、以及第(n+1)存储电容器CSTn+1。
第(n+1)像素晶体管TRn+1耦接(例如，连接)至数据线DL和第(n+1)栅极线GLn+1。第(n+1)LC电容器CLCn+1的第一电极耦接至第(n+1)像素晶体管TRn+1，并通过第(n+1)像素晶体管TRn+1接收相对于共用电压Vcom具有负相位(-)的第(n+1)数据电压–Vdata。第(n+1)LC电容器CLCn+1的第二电极接收共用电压Vcom。
第(n+1)存储电容器CSTn+1的第三电极耦接至第(n+1)LC电容器CLCn+1的第一电极，并接收第(n+1)数据电压-Vdata。第(n+1)存储电容器CSTn+1的第四电极耦接至第(n+1)存储线STLn+1，并接收第(n+1)存储信号STn+1。
与第(n+1)数据电压-Vdata对应的第(n+1)像素电压VPn+1被充电在第(n+1)LC电容器CLCn+1中，并且第(n+1)存储电容器CSTn+1在帧周期期间保持被充电在第(n+1)LC电容器CLCn+1中的第(n+1)像素电压VPn+1。
参考被充电在第(n+1)LC电容器CLCn+1中的第(n+1)像素电压VPn+1，在第(n+1)栅极信号Gn+1具有栅极导通电压VON的第二时段t2期间保持与第(n+1)数据电压-Vdata对应的第(n+1)像素电压VPn+1。然后，当第(n+1)栅极信号Gn+1从栅极导通电压降到栅极断开电压VOFF时，第(n+1)像素电压VPn+1在下降时间减小了跳变电压ΔVkb。
在第二时段t2期间，第(n+1)存储电容器CSTn+1的第三电极接收第(n+1)数据电压-Vdata，并且第四电极接收存储低电压VSTL。因此，第(n+1)存储电容器CSTn+1保持与第(n+1)数据电压-Vdata对应的第(n+1)像素电压VPn+1。在第(n+1)栅极信号Gn+1的下降时间的期间，第四电极接收大于存储低电压VSTL的存储高电压VSTH。第(n+1)存储电容器CSTn+1的第三电极具有增加了摆动电压ΔV的电压。
因此，第(n+1)存储电容器CSTn+1的第三电极耦接至第(n+1)LC电容器CLCn+1的第一电极，从而，施加于第(n+1)LC电容器CLCn+1的第一电极的第(n+1)像素电压VPn+1增加了摆动电压ΔV。降低了跳变电压ΔVkb的第(n+1)像素电压VPn+1可通过摆动电压ΔV来补偿。
在第二时段t2之后的帧周期期间，通过施加于第(n+1)存储电容器CSTn+1的第四电极的存储高电压VSTH，可将第(n+1)像素电压VPn+1保持到第(n+1)数据电压-Vdata。
根据示例性实施方式，当栅极信号从栅极导通电压降至栅极断开电压时，通过为补偿在下降时间的跳变电压而确定的摆动电压增大了存储电压，从而，可以补偿减小了跳变电压的像素电压。
图7是示意性地示出根据示例性实施方式的显示装置的框图。
在下文中，相同的参考标号用于指代与先前示例实施方式中所描述的那些相同的或类似的部件，从而，已省略对其的详细说明。
参考图7，根据示例性实施方式的显示装置可包括显示面板100、栅极驱动电路200A、电平开关203、以及数据驱动电路400。
显示面板100可被分成显示区域DA和包围显示区域DA的***区域PA。多个栅极线、多个数据线、以及多个像素单元(例如，像素)布置在显示区域DA中。每个像素单元P包括像素晶体管TR，其电耦接(例如，电连接)至栅极线GL和数据线DL；以及像素电极PE，电耦接至像素晶体管TR。像素电极PE可以对应图1所示的LC电容器CLC的第一电极。虽然图中未示出，共用电极接收共用电压Vcom并可以与像素电极PE来限定LC电容器CLC。与像素电极PE重叠的存储线STL可以限定图1所示的存储电容器CST。
栅极驱动电路200A可以布置在***区域PA上，诸如，TCP，并可被配置为生成多个栅极信号G以为栅极线GL提供栅极信号G。
根据示例性实施方式，栅极驱动电路200A被配置为生成多个相反栅极信号GB，并被配置为给电平开关203提供相反栅极信号GB。相反栅极信号GB具有与栅极信号G相反的相位。例如，相反栅极信号GB在栅极信号具有栅极导通电压的时段期间具有栅极断开电压，并在栅极信号具有栅极断开电压的时段期间具有栅极导通电压。
电平开关203位于(例如，直接集成在)***区域中。电平开关203包括第一电压线VLL、第二电压线VHL、第一开关SW1、以及第二开关SW2。
第一电压线VLL传输存储低电压VSTL，以及第二电压线VHL传输存储高电压VSTH。
第一开关SW1被配置为响应于栅极信号G的栅极导通电压向存储线STL输出存储低电压VSTL。
第二开关SW2被配置为响应于相反栅极信号GB的栅极导通电压向存储线STL输出存储高电压VSTH。
第一开关SW1和第二开关SW2的详细说明与参考图3的先前示例性实施方式中所描述的那些基本相同，因而省略了对其的重复描述。
数据驱动电路400可以布置在***区域(诸如，TCP)上，并耦接(例如，连接)到数据线DL。数据驱动电路400被配置为向数据线输出数据信号。
根据示例性实施方式，被配置为生成存储信号的电平开关203可经由与形成像素晶体管TR(例如，像素开关元件)基本相同的工艺而设于(例如，直接集成于)显示面板100的***区域PA中。
图8是示意性地示出根据示例性实施方式的显示装置的框图。
在下文中，相同的参考标号用于指代在先前示例实施方式所描述的那些相同或相似的部件，从而，已省略对其的详细说明。
参考图8，根据示例性实施方式的显示装置可以包括显示面板100、栅极驱动电路200B、以及数据驱动电路400。
显示面板100可以被分成显示区域DA和包围显示区域DA的***区域PA。多个栅极线、多个数据线、以及多个像素单元(例如，像素)布置在显示区域DA中。每个像素单元P包括像素晶体管TR，其电耦接(例如，电连接)至栅极线GL和数据线DL；液晶电容器CLC，电耦接至像素晶体管TR；以及存储电容器CST，电耦接至液晶电容器CLC。
栅极驱动电路200B通过与形成像素晶体管TR基本相同的工艺而设于(例如，直接集成于)显示面板100的***区域PA中。
栅极驱动电路200B耦接(例如，连接)到栅极线GL和存储线STL。
栅极驱动电路200B被配置为生成多个栅极信号以及多个存储信号，其中多个栅极信号分别施加于栅极线GL，多个存储信号分别施加于存储线STL并与栅极信号同步。每个存储信号与每个栅极信号同步并具有与每个栅极信号的相位相反的相位。例如，存储信号在栅极信号具有栅极导通电压的时段期间具有存储低电压，并在栅极信号具有栅极断开电压的时段期间具有存储高电压。
栅极驱动电路200B被配置为向栅极线GL顺次输出栅极信号并向存储线STL顺次输出存储信号。
数据驱动电路400可以布置在***区域(诸如，TCP)上，并耦接至数据线DL。数据驱动电路400被配置为向数据线输出数据信号。
图9是示出图8所示的栅极驱动电路的框图。
参考图8和图9，栅极驱动电路200B包括：移位寄存器，其包括彼此级联耦接(例如，级联连接)的第一(非虚拟)级SRC1至第M(非虚拟)级SRCM、第一虚拟级SRCd1、以及第二虚拟级SRCd2。在这个实施方式中，‘M’是自然数。
第一级SRC1到第M级SRCM分别耦接至m个栅极线以为栅极线顺次提供第一至第M栅极信号G1、G2,...,GM。第一虚拟级SRCd1帮助控制第(M-1)级SRCM-1和第M级SRCM的驱动。第二虚拟级SRCd2帮助控制第M级SRCM和第一虚拟级SRCd1的驱动。第一虚拟级SRCd1和第二虚拟级SRCd2未耦接(例如，直接耦接)至任何栅极线。
每个级包括时钟端子CT、第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第一电压端子VT1、第二电压端子VT2、第三电压端子VT3、第四电压端子VT4、第一输出端子OT1、第二输出端子OT2、以及第三输出端子OT3。
时钟端子CT接收第一时钟信号或不同于第一时钟信号的第二时钟信号。例如，第二时钟信号可具有与第一时钟信号的相位相反的相位。在下文中，第一时钟信号可指时钟信号CK，第二时钟信号可指反相时钟信号(inversion clock signal)CKB。
例如，奇数级SRC1,SRC3,...,SRCd1的时钟端子CT接收时钟信号CK，并且偶数级SRC2,SRC4,...,SRCd2的时钟端子CT接收反相时钟信号CKB。时钟信号CK和反相时钟信号CKB可在高电压VDD与第一低电压VSS1之间周期性地交替。
第一输入端子IN1接收垂直起始信号STV或从第n级的先前级中的至少一个输出的进位信号。第一级SRC1的第一输入端子IN1接收垂直起始信号STV。第二级SRC2至第二虚拟级SRCd2的第一输入端子IN1接收从先前级中至少一个输出的进位信号。例如，第n级的第一输入端子IN1接收第(n-1)级的第(n-1)进位信号CRn-1。
第二输入端子IN2接收从居后级中的至少一个级输出的进位信号或垂直起始信号STV。第一级SRC1至第一虚拟级SRCd1的第二输入端子IN2接收从居后级中的至少一个级输出的进位信号。例如，第n级的第二输入端子IN2接收第(n+1)级的第(n+1)进位信号CRn+1。第二虚拟级SRCd2(即，最后一级)的第二输入端子IN2接收垂直起始信号STV。第二虚拟级SRCd2的第二输入端子IN2可以接收下一帧周期的垂直起始信号STV。
第三输入端子IN3接收从居后级中的至少一个级输出的进位信号或垂直起始信号STV。第一级SRC1到第M级SRCM的第三输入端子IN3接收从居后级中至少一个级输出的进位信号。第一虚拟级SRCd1的第三输入端子IN3接收垂直起始信号STV。例如，第n级的第三输入端子IN3接收第(n+2)级的第(n+2)进位信号CRn+2。
第一电压端子VT1接收第一低电压VSS1。第一低电压VSS1具有第一低电平，并且第一低电平可对应栅极信号的低电平。例如，第一低电平可为约-6V。
第二电压端子VT2接收第二低电压VSS2，其具有小于第一低电平VSS1的电平的第二低电平。第二低电平可对应该级中的控制节点Qn的低电平。例如，第二低电平可为约-10V。
第三电压端子VT3接收存储低电压VSTL。
第四电压端子VT4接收存储高电压VSTH。存储低电压VSTL和存储高电压VSTH中的一个可以等于或大致等于共用电压Vcom。可以确定存储低电压VSTL与存储高电压VSTH之间的摆动电压ΔV以补偿跳变电压ΔVkb。
第一输出端子OT1输出栅极信号并耦接至栅极线。第一级SRC1到第M级SRCM的第一输出端子OT1分别输出第一至第m栅极信号G1,G2,...,GM。第一虚拟级SRCd1和第二虚拟级SRCd2的第一输出端子OT1不输出栅极信号。
第二输出端子OT2输出进位信号。第二输出端子OT2耦接至居后级中至少一个的第一输入端子IN1，并耦接至先前级中的至少两个的第二输入端子IN2和第三输入端子IN3。
第三输出端子OT3耦接至存储线并且输出存储信号。第一虚拟级SRCd1和第二虚拟级SRCd2的第三输出端子OT3不输出存储信号。
图10是示出图9的级的电路图。图11是示出图10所示的级的信号的波形图。
参考图10和图11，第n级SRCn包括：缓冲部分210、上拉部分230、进位部分240、第一控制下拉部分251、第二控制下拉部分252、控制保持部分253、输出下拉部分261、输出保持部分262、逆变器270、进位保持部分280、以及电平开关部分290。
缓冲部分210将第(n-1)进位信号CRn-1转移到上拉部分230。缓冲部分210可以包括第四晶体管T4。第四晶体管T4包括耦接至第一输入端子IN1的控制电极和输入电极以及耦接至控制节点Qn的输出电极。
当缓冲部分210接收第(n-1)进位信号CRn-1的高电压VDD时，控制节点Qn接收与高电压VDD对应的第一电压V1。
上拉部分230输出第n栅极信号Gn。上拉部分230可以包括第一晶体管T1。第一晶体管T1包括耦接至控制节点Qn的控制电极、耦接至时钟端子CT的输入电极、以及耦接至输出节点On的输出电极。输出节点On耦接至第一输出端子OT1。
在控制节点Qn的第一电压V1施加于上拉部分230的控制电极的状态中，时钟端子CT接收时钟信号CK的高电压VDD，并且控制节点Qn升压至大于第一电压V1的升高电压VBT。因此，在第(n-1)时段Tn-1期间控制节点Qn具有第一电压V1，并在第n时段Tn期间具有升高电压VBT。
在升高电压VBT施加于上拉部分230的控制电极的第n时段Tn期间，上拉部分230使用时钟信号CK的高电压VDD来输出第n栅极信号Gn的高电压VDD。通过耦接至输出节点On的第一输出端子OT1输出第n栅极信号Gn。
进位部分240输出第n进位信号CRn。进位部分240可包括第十五晶体管T15。第十五晶体管T15包括耦接至控制节点Qn的控制电极、耦接至时钟端子CT的输入电极、以及耦接至进位节点Rn的输出电极。进位节点Rn耦接至第二输出端子OT2。
当向控制节点Qn施加高电压时，进位部分240输出时钟信号CK的高电压VDD(从时钟端子CT接收的)作为第n进位信号CRn。通过耦接至第n级SRCn的进位节点Rn的第二输出端子OT2输出第n进位信号CRn。
第一控制下拉部分251和第二控制下拉部分252响应于第(n+1)进位信号CRn+1和第(n+2)进位信号CRn+2将控制节点Qn的电压顺次下拉到第一低电压VSS1和第二低电压VSS2。
第一控制下拉部分251可以包括第九晶体管T9。第九晶体管T9包括耦接至第二输入端子IN2的控制电极、耦接至控制节点Qn的输入电极、以及耦接至第一电压端子VT1的输出电极。
当在第(n+1)时段Tn+1期间第二输入端子IN2接收第(n+1)进位信号CRn+1的高电压VDD时，第九晶体管T9将控制节点Qn的电压下拉至第一低电压VSS1(从第一电压端子VT1接收的)。在帧时期的除了第(n+1)时段Tn+1以外的剩余时段期间第九晶体管T9的控制电极接收第二低电压VSS2(例如，-10V)，即，第(n+1)进位信号CRn+1的低电压。
第二控制下拉部分252可以包括第六晶体管T6。第六晶体管T6包括耦接至第三输入端子IN3的控制电极、耦接至控制节点Qn的输入电极、以及耦接至第二电压端子VT2的输出电极。
当在第(n+2)时段Tn+2期间第三输入端子IN3接收第(n+2)进位信号CRn+2的高电压VDD时，第六晶体管T6将控制节点Qn的电压下拉至第二低电压VSS2(从第二电压端子VT2接收的)。在帧时期的除了第(n+2)时段Tn+2以外的剩余时段期间，第六晶体管T6的控制电极接收第二低电压VSS2(例如，-10V)，即第(n+2)进位信号CRn+2的低电压。
控制保持部分253将控制节点Qn的电压保持在第二低电压VSS2。控制保持部分253可以包括第十晶体管T10。第十晶体管T10包括耦接至逆变器节点Nn的控制电极、耦接至控制节点Qn的输入电极、以及耦接至第二电压端子VT2的输出电极。在帧周期的剩余时段期间，控制保持部分253响应于逆变器节点Nn的电压将控制节点Qn的电压保持在第二低电压VSS2。
输出下拉部分261将第n栅极信号Gn下拉至第一低电压VSS1。输出下拉部分261可以包括第二晶体管T2。第二晶体管T2包括耦接至第二输入端子IN2的控制电极、耦接至输出节点On的输入电极、以及耦接至第一电压端子VT1的输出电极。当第二输入端子IN2接收第(n+1)进位信号CRn+1的高电压VDD时，输出下拉部分261将输出节点On的电压下拉至第一低电压VSS1(从第一电压端子VT1接收的)。
输出保持部分262将输出节点On的电压保持在第一低电压VSS1。输出保持部分262可以包括第三晶体管T3。第三晶体管T3包括耦接至逆变器节点Nn的控制电极、耦接至输出节点On的输入电极、以及耦接至第一电压端子VT1的输出电极。在帧周期的剩余时段期间，输出保持部分262响应于逆变器节点Nn的信号将输出节点On的电压保持到第一低电压VSS1(从第一电压端子VT1接收的)。
在帧周期的除了第n时段Tn以外的剩余时段期间，逆变器270将具有与在时钟端子CT接收的时钟信号CK的相位相同或基本相同的相位的信号施加至逆变器节点Nn。逆变器270可包括第十二晶体管T12、第七晶体管T7、第十三晶体管T13和第八晶体管T8。
在帧周期的高电压施加于进位节点Rn的第n时段Tn期间，逆变器270将从时钟端子CT接收的时钟信号CK放电到从第一电压端子VT1接收的第一低电压VSS1。响应于进位节点Rn的高电压，第八晶体管T8和第十三晶体管T13导通。因此，在第n时段Tn期间，将时钟信号CK放电到第一低电压VSS1。
进位保持部分280将进位节点Rn的电压保持到第二低电压VSS2。进位保持部分280可以包括第十一晶体管T11。第十一晶体管T11包括耦接至逆变节点Nn的控制电极、耦接至进位节点Rn的输入电极、以及耦接至第二电压端子VT2的输出电极。在帧周期的除了第n时段Tn以外的剩余时段期间，进位保持部分280响应于逆变节点Nn的信号将进位节点Rn的电压保持在第二低电压VSS2(从第二电压端子VT2接收的)。
电平开关部分290包括第(16-1)晶体管T16-1，这是N型晶体管；以及第(16-2)晶体管T16-2，这是P型晶体管。第(16-1)晶体管T16-1包括耦接至输出节点On的控制电极、耦接至第三电压端子VT3的输入电极、以及耦接至第三输出端子OT3的输出电极。第(16-2)晶体管T16-2包括耦接至输出节点On的控制电极、耦接至第四电压端子VT4的输入电极、以及耦接至第三输出端子OT3的输出电极。
当第n栅极信号Gn的高电压VDD施加于输出节点On上时，第(16-1)晶体管T16-1导通，并且第(16-2)晶体管T16-2截止。因此，通过第三输出端子OT3输出从第三电压端子VT3接收的存储低电压VSTL。当将第n栅极信号Gn的第一低电压VSS1施加于输出节点On上时，第(16-1)晶体管T16-1截止，并且第(16-2)晶体管T16-2导通。因此，通过第三输出端子OT3输出从第四电压端子VT4接收的存储高电压VSTH。
因此，第三输出端子OT3输出与第n栅极信号Gn同步的第n存储信号STn。
根据示例性实施方式，被配置为生成栅极信号和存储信号的栅极驱动电路可通过与形成像素晶体管TR基本相同的工艺设于(例如，直接集成于)***区域PA。因此，显示装置可具有窄边框。
图12是示意性地示出根据示例性实施方式的显示装置的框图。
在下文中，相同的参考标号用于指代与在先前示例性实施方式中所描述的部件相同或相似的部件，从而，已省略对其的详细说明。
参考图12，根据示例性实施方式的显示装置包括显示面板100A、栅极驱动电路200、第二电平开关300、以及数据驱动电路400。
显示面板100A可被分成显示区域DA、以及围绕显示区域DA的***区域PA。多个栅极线、多个数据线、以及多个像素单元(例如，像素)布置在显示区域DA中。
根据示例性实施方式，显示面板100A可以进一步包括多个控制线CL，其邻近于栅极线GL并布置成平行于栅极线GL。
每个像素单元P包括像素晶体管TR，其电耦接(例如，电连接)至栅极线GL和数据线DL；液晶电容器CLC，电耦接至像素晶体管TR；以及存储电容器CST，电耦接至液晶电容器CLC。
栅极驱动电路200布置在***区域PA的邻近于栅极线GL的第一端部的第一***区域PA1中。栅极驱动电路200与参考图2和图3的先前示例性实施方式中所描述的栅极驱动电路基本上相同。
参考图2、图3、以及图12，栅极驱动电路200被配置为生成多个栅极信号G1,..,GM并向栅极线GL输出栅极信号G1,..,GM。此外，栅极驱动电路200包括第一电平开关203，被配置为生成多个第一存储信号ST1,..,STM并将第一存储信号ST1,..,STM输出到存储线STL。
每个存储信号ST1,..,STM与每个栅极信号G1,..,GM同步并具有与每个栅极信号G1,..,GM相反的相位。例如，存储信号在栅极信号具有栅极导通电压的时段期间具有第一存储低电压并在栅极信号具有栅极断开电压的时段期间具有存储高电压。
第一存储低电压与存储高电压之间的第一摆动电压ΔV1可以补偿降低了与栅极驱动电路200相邻的第一像素单元P1的第一跳变电压ΔVkb1的第一像素单元P1的像素电压。存储高电压可基本上与LC电容器CLC的共用电压Vcom相同。
根据示例性实施方式，栅极驱动电路200耦接(例如，连接)到显示面板100A中的控制线CL，并被配置为向控制线CL输出相反栅极信号，该相反栅极信号具有与栅极信号相反的相位。
第二电平开关300定位(例如，直接集成)于***区域PA的邻近栅极线的第二端部的第二***区域PA2中。第二电平开关300被配置为使用栅极信号和相反栅极信号生成多个第二存储信号并向存储线STL输出第二存储信号。
每个存储信号ST1,..,STM与每个栅极信号同步，并具有与栅极信号中的对应栅极信号的相位相反的相位。例如，存储信号在栅极信号具有栅极导通电压的时段期间具有第二存储低电压并在栅极信号具有栅极断开电压的时段期间具有存储高电压。
第二存储低电压与存储高电压之间的第二摆动电压ΔV2可以补偿降低了第二像素单元P2的第二跳变电压ΔVkb2的第二像素单元P2的像素电压，该第二像素单元P2远离栅极驱动电路200并邻近于第二电平开关300。第二存储低电压大于第一存储低电压。
施加于远离栅极驱动电路200的第二像素单元P2的栅极信号的电平通过栅极信号的RC延迟而小于对邻近于栅极驱动电路200的第一像素单元P1施加的栅极信号的电平。因此，第二像素单元P2的第二跳变电压ΔVkb2小于第一像素单元P1的第一跳变电压ΔVkb1。对应第二跳变电压ΔVkb2的第二摆动电压ΔV2小于对应第一跳变电压ΔVkb1的第一摆动电压ΔV1，从而，第二存储低电压大于第一存储低电压。
然而，在维持像素电压的时段期间，相同的存储高电压施加于第一像素单元P1和第二像素单元P2，从而，在第一像素单元P1和第二像素单元P2之间可能不会形成电流通路。
数据驱动电路400可以布置在***区域(诸如，TCP)上，并耦接至数据线DL。数据驱动电路400被配置为向数据线输出数据信号。
根据示例性实施方式，邻近于栅极驱动电路200的第一像素单元可通过栅极驱动电路200中的第一电平开关203补偿跳变电压，并且远离栅极驱动电路200的第二像素单元可以通过第二电平开关300补偿跳变电压，从而，可容易补偿根据栅极信号的RC延迟而不同的跳变电压。
图13是示出在图12中所示的第一电平开关和第二电平开关的概念图。
在下文中，相同的参考标号用于指代在先前示例实施方式所描述的那些相同或相似的部件，从而，已省略对其的详细说明。
参考图13，栅极驱动电路200与参考图2和图3的先前示例性实施方式中所描述的基本相同。
栅极驱动电路200包括如图2和图3所示的电平位移器202和第一电平开关203。电平位移器202被配置为基于选通时钟信号CPV生成多个栅极信号。此外，电平位移器202被配置为生成多个相反栅极信号，其具有与栅极信号的相位相反的相位。
电平开关203包括第一开关SW1和第二开关SW2。电平开关203被配置为基于从电平位移器202接收的栅极信号和相反栅极信号生成多个存储信号并向多个存储线输出多个存储信号。
例如，第一开关SW1响应于第一栅极信号G1的栅极导通电压和具有与第一栅极信号G1的栅极导通电压的相位相反的相位的第一相反栅极信号GB1的栅极断开电压向第一存储线STL1输出低电平的第一存储低电压VSTL1。第二开关SW2响应于第一相反栅极信号GB1的栅极导通电压和第一栅极信号G1的栅极断开电压向第一存储线STL1输出高电平的存储高电压VSTH。
因此，邻近于栅极驱动电路200的第一像素单元P1的第一存储电容器CST1接收具有第一存储低电压VSTL1和存储高电压VSTH的第(1-1)存储信号。
第二电平开关300包括第三开关SW3和第四开关SW4。
第三开关SW3包括第十五晶体管Q15。第十五晶体管Q15包括耦接至第一栅极线GL1的控制电极、接收第二存储低电压VSTL2的输入电极、以及耦接至第一存储线STL1的输出电极。
第三开关SW3响应于施加于第一栅极线GL1的第一栅极信号G1的栅极导通电压而导通，从而，第二存储低电压VSTL2施加于第一存储线STL1。
第四开关SW4包括第十六晶体管Q16。第十六晶体管Q16包括耦接至第一控制线CL1的控制电极、接收存储高电压VSTH的输入电极、以及耦接至第一存储线STL1的输出电极。
第四开关SW4响应于施加于第一控制线CL1的第一相反栅极信号GB1的栅极导通电压而导通，从而，存储高电压VSTH施加于第一存储线STL1。
因此，远离栅极驱动电路200的第二像素单元P2的第二存储电容器CST2从第二电平开关300接收具有第二存储低电压VSTL2和存储高电压VSTH的第(1-2)存储信号。
图14是示出用于通过栅极驱动电路和图13所示的第一电平开关和第二电平开关驱动第一像素单元和第二像素单元的信号的波形图。
参考图13和图14，在帧周期的第一时段T1期间，栅极驱动电路200向第一栅极线GL1输出第一栅极信号G1。在第一时段T1期间，栅极驱动电路200输出具有第一存储低电压VSTL1和存储高电压VSTH的第(1-1)存储信号ST1-1。
邻近于栅极驱动电路200的第一像素单元P1的第一LC电容器CLC1响应于第一栅极信号G1充电与数据电压+Vdata对应的第一像素电压VP1，并且在帧周期期间第一像素单元P1的第一存储电容器CST1保持被充电在第一LC电容器CLC1中的第一像素电压VP1。
参考被充电在第一LC电容器CLC1中的第一像素电压VP1，在第一栅极信号G1具有栅极导通电压VON的第一时段t1期间保持与数据电压+Vdata对应的第一像素电压VP1。然后，第一像素电压VP1在第一栅极信号G1从栅极导通电压VON降到栅极断开电压VOFF时的下降时间减小了第一跳变电压ΔVkb1。
在第一时段t1期间，第一存储电容器CST1接收数据电压+Vdata和第一存储低电压VSTL1。因此，第一存储电容器CST1保持与数据电压+Vdata对应的第一像素电压VP1。在第一栅极信号G1的下降时间中，第一存储电容器CST1接收大于第一存储低电压VSTL1的存储高电压VSTH。因此，第一存储电容器CST1具有增加了第一存储低电压VSTL1与存储高电压VSTH之间的第一摆动电压ΔV1的电压。
因此，以第一摆动电压ΔV1增大的电压被施加于第一LC电容器CLC1，该第一LC电容器CLC1耦接至第一存储电容器CST1，从而，通过第一摆动电压ΔV1可以补偿被减少第一跳变电压ΔVkb1的第一像素电压VP1。
在第一周期T1期间，第一电平开关300输出具有第二存储低电压VSTL2和存储高电压VSTH的第(1-2)存储信号ST1-2。
远离栅极驱动电路200的第二像素单元P2的第二LC电容器CLC2响应于延迟的第一栅极信号G1_d充电与数据电压+Vdata对应的第二像素电压VP2，并且在帧周期期间，第二像素单元P2的第二存储电容器CST2保持被充电在第二存储电容器CST2中的第二像素电压VP2。
参考被充电在第二LC电容器CLC2中的第二像素电压VP2，在延迟的第一栅极信号G1_d具有栅极导通电压VON的第一时段t1期间保持与数据电压+Vdata对应的第二像素电压VP2。然后，第二像素电压VP2在延迟的第一栅极信号G1_d从栅极导通电压VON降到栅极断开电压VOFF时的下降时间减少了第二跳变电压ΔVkb2。第二像素单元P2的第二跳变电压ΔVkb2小于第一像素单元P1的第一跳变电压ΔVkb1。
在第一时段t1期间，第二存储电容器CST2接收数据电压+Vdata和第二存储低电压VSTL2。因此，第二存储电容器CST2保持与数据电压+Vdata对应的第二像素电压VP2。在延迟的第一栅极信号G1的下降时间期间，第二存储电容器CST2接收大于第二存储低电压VSTL2的存储高电压VSTH。因此，第二存储电容器CST2具有增加了第二存储低电压VSTL2与存储高电压VSTH之间的第二摆动电压ΔV2的电压。
因此，以第二摆动电压ΔV2增大的电压被施加于第二LC电容器CLC2，该第二LC电容器CLC2耦接至第二存储电容器CST2，从而，通过第二摆动电压ΔV2可以补偿减少了第二跳变电压ΔVkb2的第二像素电压VP2。
根据示例性实施方式，邻近于栅极驱动电路200的第一像素单元P1可通过栅极驱动电路200中的第一电平开关203补偿跳变电压，并且远离栅极驱动电路200的第二像素单元P2可通过第二电平开关300补偿跳变电压，从而，可以容易地补偿根据栅极信号的RC延迟而不同的跳变电压。
图15是示意性地示出根据示例性实施方式的显示装置的框图。
在下文中，相同的参考标号用于指代在先前示例实施方式所描述的那些相同或相似的部件，从而，已省略对其的详细说明。
参考图15，根据示例性实施方式的显示装置包括显示面板100、第一栅极驱动电路200-1、第二栅极驱动电路200-2、以及数据驱动电路400。
显示面板100可以被分成显示区域DA和包围显示区域DA的***区域PA。多个栅极线、多个数据线、以及多个像素单元(例如，像素)布置在显示区域DA中。每个像素单元P包括像素晶体管TR，其电耦接(例如，电连接)至栅极线GL和数据线DL；液晶电容器CLC，电耦接至像素晶体管TR；以及存储电容器CST，电耦接至液晶电容器CLC。
第一栅极驱动电路200-1布置在***区域的邻近于栅极线GL的第一端部的第一***区域PA1中。第一栅极驱动电路200-1耦接(例如，连接)至栅极线GL的第一端部并耦接至存储线STL的第一端部。
第二栅极驱动电路200-2布置在***区域的邻近于栅极线GL的第二端部的第二***区域PA2中。第二栅极驱动电路200-2耦接至栅极线GL的第二端部并耦接至存储线STL的第二端部。
根据示例性实施方式，第一栅极驱动电路200-1与第二栅极驱动电路200-2相同或基本相同。第一栅极驱动电路200-1和第二栅极驱动电路200-2分别向相同的栅极线输出相同的栅极信号并分别向相同的存储线输出相同的存储信号。显示装置包括第一栅极驱动电路200-1和第二栅极驱动电路200-2，诸如，双栅极结构，因此，可以改进栅极信号的RC延迟差。
第一栅极驱动电路200-1和第二栅极驱动电路200-2基本上与参考图2和图3的先前示例性实施方式中所描述的相同。
参考图2、图3、以及图15，第一栅极驱动电路200-1和第二栅极驱动电路200-2中的每个被配置为生成多个栅极信号G1,..,GM，并向栅极线GL输出栅极信号G1,..,GM。此外，第一栅极驱动电路200-1和第二栅极驱动电路200-2中的每个包括第一电平开关203，其被配置为生成多个第一存储信号ST1,..,STM并将第一存储信号ST1,..,STM输出到存储线STL。
每个存储信号ST1、..、STM与每个栅极信号G1,..,GM同步并具有与栅极信号G1,..,GM中的相应栅极信号的相位相反的相位。例如，存储信号在栅极信号具有栅极导通电压的时段期间具有第一存储低电压，并在栅极信号具有栅极断开电压的时段期间具有存储高电压。
存储低电压与存储高电压之间的摆动电压可补偿像素单元P的降低了跳变电压的像素电压。存储低电压和存储高电压之一可与LC电容器CLC的共用电压Vcom基本上相等。
数据驱动电路400可以布置在***区域(诸如，TCP)上，并耦接至数据线DL。数据驱动电路400被配置为向数据线输出数据信号。
根据示例性实施方式，栅极线的两个端部从第一栅极驱动电路和第二栅极驱动电路(诸如，双栅极结构)没有RC延迟地接收栅极信号。因此，邻近栅极线的两个端部的像素单元具有相同跳变电压，并且可使用存储低电压与存储高电压之间的摆动电压补偿该相同的跳变电压。
图16是示出根据示例性实施方式补偿跳变电压的方法的波形图。
参考图16，根据比较示例实施方式的显示装置包括接收DC信号作为存储信号的存储电容器。另一方面，根据本发明示例性实施方式的显示装置包括存储电容器，该存储电容器接收具有与栅极信号同步的存储低电压和存储高电压的存储信号。
根据比较示例实施方式，在栅极信号G的下降时间期间，充电在LC电容器中的像素电压VP降低了跳变电压ΔVkb。此外，根据与灰度级对应的LC电容来改变跳变电压ΔVkb，从而，像素电压VP被改变。因此，根据比较示例实施方式，跳变电压根据施加于LC电容器的数据电压来改变，从而，很难对其补偿。
然而，根据本发明示例性实施方式，使用具有多电平的存储信号补偿跳变电压，因此可以将充电在LC电容器中的像素电压VP维持在目标像素电压。在与LC电容，即施加于LC电容器的数据电压无关的情况下可以补偿跳变电压。
因此，根据本发明的一些示例性实施方式，存储电容器的存储信号包括在与栅极信号同步的低电压与高电压之间摆动的多电平信号，从而，在与LC电容的变化无关的情况下可以补偿跳变电压。
上述示例性实施方式说明了本发明，但并不解释为对其进行限制。尽管已经描述了本发明的几个示例性实施方式，但本领域中的技术人员将容易理解到，在本质上不背离本发明的精神和范围的前提下，可以进行各种修改。因此，所有这样的修改均旨在包含在由权利要求及它们的等同物所限定的本发明的精神和范围内。在权利要求中，功能性限定条款(如果有的话)旨在在执行所陈述的功能时覆盖本文中描述的结构，不仅结构上等同而且还等效于结构。因此，应当理解，上述是本发明构思的说明，且不被解释为限于在本文中所描述的具体示例实施方式，并且所描述的示例性实施方式以及其他示例性实施方式的修改旨在包括在所附权利要求及它们的等同物的精神和范围内。因此，本发明的精神和范围由以下的权利要求及其等同物限定。

Claims (9)

1.一种显示装置，包括：
显示面板，包括：栅极线、与所述栅极线相邻的存储线、以及像素，所述像素包括：耦接至所述栅极线的像素晶体管、耦接至所述像素晶体管的液晶电容器、以及耦接至所述液晶电容器的存储电容器；
第一栅极驱动器，被配置为将栅极信号提供至所述栅极线；以及
第一电平开关，被配置为将存储信号提供至所述存储线，所述存储信号与所述栅极信号同步并且具有与所述栅极信号的相位相反的相位，
其中，所述第一电平开关包括：第一开关，包括并联连接的N型第一晶体管和P型第二晶体管，并且被配置为响应于所述栅极信号的栅极导通电压和具有与栅极信号的相位相反的相位的相反栅极信号的栅极断开电压向所述存储线输出第一存储低电压；以及第二开关，包括并联连接的N型第三晶体管和P型第四晶体管，并且被配置为响应于所述相反栅极信号的栅极导通电压和所述栅极信号的栅极断开电压向所述存储线输出存储高电压。
2.根据权利要求1所述的显示装置，其中，所述存储信号包括在所述栅极信号具有栅极导通电压期间的所述第一存储低电压以及在所述栅极信号具有栅极断开电压期间的所述存储高电压。
3.根据权利要求2所述的显示装置，其中，所述显示面板被分成包括所述像素的显示区域以及围绕所述显示区域的***区域，
其中，所述第一栅极驱动器位于所述***区域上并且被配置为生成所述相反栅极信号。
4.根据权利要求3所述的显示装置，其中，所述第一栅极驱动器包括所述第一电平开关。
5.根据权利要求4所述的显示装置，所述显示装置进一步包括：位于所述***区域的与所述栅极线的第二端部相邻的部分上的第二电平开关，其中，所述第一栅极驱动器位于所述***区域的与所述栅极线的第一端部相邻的另一部分上。
6.根据权利要求5所述的显示装置，其中，所述显示面板进一步包括被配置为传递所述相反栅极信号的控制线。
7.根据权利要求6所述的显示装置，其中，所述第二电平开关包括：
第三开关，被配置为响应于所述栅极信号的栅极导通电压向所述存储线输出大于所述第一存储低电压的第二存储低电压，以及
第四开关，被配置为响应于通过所述控制线传递的所述相反栅极信号的栅极导通电压向所述存储线输出所述存储高电压。
8.根据权利要求4所述的显示装置，其中，所述第一电平开关直接集成在所述***区域中。
9.根据权利要求2所述的显示装置，其中，所述显示面板被分成包括所述像素的显示区域以及围绕所述显示区域的***区域，
其中，所述第一栅极驱动器直接集成在所述***区域中。
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