KR20200012054A - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

Abstract

게이트 구동회로는, 충전 노드에 연결되고, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 상기 충전 노드에 충전시키는 충전부, 상기 충전 노드 및 출력 노드에 각각 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 제1 하이 전압을 상기 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 게이트 신호로 출력하는 출력부, 상기 출력 노드에 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부, 상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고, 상기 제2 오프 전압은 상기 제1 오프 전압보다 낮은 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정된다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE GATE DRIVING CIRCUIT}

본 발명은 표시장치에 관한 것으로, 보다 상세하게는 표시패널에 집적되는 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것이다.

표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 게이트 라인들과 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.

게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 구동 스테이지들은 게이트 라인들에 게이트 신호들을 각각 출력한다. 구동 스테이지들 각각은 게이트 신호를 출력하기 위한 복수의 트랜지스터들을 포함한다.

본 발명의 목적은 소비 전력을 줄일 수 있는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 데 있다.

본 발명의 목적을 달성하기 위한 일 실시 예에 따른 게이트 구동회로는, 충전 노드에 연결되고, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 상기 충전 노드에 충전시키는 충전부, 상기 충전 노드 및 출력 노드에 각각 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 제1 하이 전압을 상기 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 게이트 신호로 출력하는 출력부, 상기 출력 노드에 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부, 상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고, 상기 제2 오프 전압은 상기 제1 오프 전압보다 낮은 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정된다.

본 발명의 실시 예에 따르면, 상기 제2 오프 전압, 상기 클럭 신호의 제1 로우 전압, 및 상기 클럭바 신호의 제2 로우 전압은 서로 동일한 레벨로 설정된다.

본 발명의 실시 예에 따르면, 상기 제1 구간 동안 상기 클럭바 신호는 제2 로우 전압을 가지며, 상기 제2 구간 동안 상기 클럭 신호는 제1 로우 전압을 갖는다.

본 발명의 실시 예에 따르면, 상기 제1 방전부는, 상기 클럭바 신호의 상기 제2 하이 전압에 응답하여 상기 제2 전압을 상기 제1 오프 전압으로 방전시키는 제1 방전 트랜지스터, 상기 제1 구간 이후의 i+6번째 캐리 신호(i는 자연수)에 응답하여 상기 제2 전압을 상기 제1 오프 전압으로 방전시키는 제2 방전 트랜지스터를 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 구간 동안 상기 충전부 및 상기 제1 방전부 사이에 위치한 캐리 단자에는 상기 클럭 신호의 상기 제1 하이 전압을 갖는 i번째 캐리 신호가 출력된다.

본 발명의 실시 예에 따르면, 게이트 구동회로는 상기 제2 구간 동안, 상기 제1 방전부는 상기 클럭바 신호의 상기 제2 하이 전압에 응답하여, 상기 충전부 및 상기 제1 방전부 사이에 위치한 캐리 단자의 제3 전압을 상기 제2 오프 전압으로 방전시키는 제3 방전 트랜지스터를 더 포함한다.

본 발명의 실시 예에 따르면, 상기 제2 구간 동안, 상기 제2 방전부는 i+10번째 캐리 신호에 응답하여 상기 제1 전압을 상기 제2 오프 전압으로 방전시키는 방전 트랜지스터를 포함한다.

본 발명의 실시 예에 따르면, 상기 출력부와 연결된 제1 클럭 단자는 상기 제1 방전부와 연결된 제1 방전 단자와 상기 출력 노드를 통해 전기적으로 연결된다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 게이트 구동회로는 충전 노드에 연결되고, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 상기 충전 노드에 충전시키는 충전부, 상기 충전 노드 및 출력 노드에 각각 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 클럭 신호의 상기 제1 하이 전압을 상기 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 게이트 신호로 출력하는 출력부, 상기 출력 노드에 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부, 상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고, 상기 제2 오프 전압은 상기 제1 오프 전압과 동일한 레벨로 설정된다.

본 발명의 실시 예에 따르면, 상기 제2 오프 전압, 상기 클럭 신호의 제1 로우 전압, 및 상기 클럭바 신호의 제2 로우 전압은 서로 동일한 레벨로 설정된다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시장치는, 표시패널, 전원 신호를 기반으로 상기 표시패널에 복수 개의 게이트 신호들을 각각 출력하는 복수 개의 스테이지들을 포함하는 게이트 구동회로, 전원 제어신호에 기반하여 상기 전원 신호를 생성하는 전원 공급회로, 상기 전원 제어신호를 출력하는 신호 제어회로를 포함하고, 상기 스테이지들 중 i(i는 자연수) 스테이지는, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 충전 노드에 충전시키는 충전부, 상기 충전 노드를 통해 상기 충전부와 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 클럭 신호의 상기 제1 하이 전압을 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 상기 게이트 신호들 중 i번째 게이트 신호로 출력하는 출력부, 상기 출력 노드를 통해 상기 출력부와 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부, 상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고, 상기 제2 오프 전압은 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정된다.

본 발명의 실시 예에 따르면, 상기 신호 제어회로는 제1 프레임의 영상에 대한 제1 계조 및 상기 제1 프레임에 후속하는 제2 프레임의 영상에 대한 제2 계조 간의 계조 차이에 기반하여 상기 전원 제어신호를 출력하는 영상 분석부를 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 계조 및 상기 제2 계조 간의 계조 차이가 제1 차이 이상일 경우, 상기 영상 분석부는 상기 제2 오프 전압을 상기 제2 레벨로 설정하는 상기 전원 제어신호를 출력한다.

본 발명의 실시 예에 따르면, 상기 제1 계조 및 상기 제2 계조 간의 계조 차이가 제1 차이 이하일 경우, 상기 영상 분석부는 상기 제2 오프 전압을 상기 제1 레벨로 설정하는 상기 전원 제어신호를 출력한다.

본 발명의 실시 예에 따르면, 상기 전원 공급회로는, 게이트 온 전압, 상기 제1 오프 전압, 및 상기 제2 레벨을 갖는 상기 제2 오프 전압을 각각 출력하는 전원 발생부, 상기 전원 제어신호에 응답하여 상기 제2 오프 전압을 상기 제1 레벨 및 상기 제2 레벨 중 어느 하나로 출력하는 전원 제어부, 상기 게이트 온 전압 및 상기 전원 제어부로부터 출력된 상기 제2 오프 전압에 기반하여 상기 클럭 신호 및 상기 클럭바 신호를 생성하는 클럭 발생부를 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 구간 동안 상기 클럭바 신호는 제2 로우 전압을 가지며, 상기 제2 구간 동안 상기 클럭 신호는 제1 로우 전압을 가지며, 상기 클럭 발생부는 상기 제1 로우 전압 및 상기 제2 로우 전압을 상기 제2 오프 전압과 동일한 레벨로 설정한다.

본 발명의 실시 예에 따르면, 상기 전원 신호는 상기 클럭 신호, 상기 클럭바 신호, 상기 제1 오프 전압, 및 상기 제2 오프 전압을 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 레벨은 상기 제1 오프 전압 및 상기 제2 레벨 사이의 레벨을 갖는 것을 특징으로 한다.

본 발명의 실시 예에 따르면, 상기 출력부와 연결된 제1 클럭 단자는 상기 제1 방전부와 연결된 제1 방전 단자와 상기 출력 노드를 통해 전기적으로 연결된다.

본 발명의 실시 예에 따르면, 상기 표시패널은, 상기 게이트 구동회로가 실장되는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함한다.

본 발명의 실시 예에 따르면, 표시장치의 전반적인 소비 전력이 감소될 수 있다.

도 1은 본 발명의 실시 예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 실시 예에 따른 표시장치의 단면도이다.
도 3은 도 1에 도시된 화소의 등가 회로도이다.
도 4는 본 발명의 실시 예에 따른 게이트 구동회로의 블록도이다.
도 5는 도 4에 도시된 스테이지의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 구동 스테이지의 회로도이다.
도 7은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 8a는 본 발명의 실시 예에 따른 도 7에 도시된 신호 제어회로의 블록도이다.
도 8b는 도 8a에 도시된 영상 분석부의 동작을 보여주는 표이다.
도 9a는 본 발명의 실시 예에 따른 도 7에 도시된 전원 공급회로의 블록도이다.
도 9b는 도 9a에 도시된 전원 공급회로의 동작을 보여주는 표이다.
도 10a는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다.
도 10b는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다.
도 10c는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 명확하게 정의되지 않는 한 지나치게 형식적인(이상적으로) 의미로 해석되지 않는다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 실시 예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 실시 예에 따른 표시장치의 단면도이다. 도 3은 도 1에 도시된 화소의 등가 회로도이다.

도 1을 참조하면, 표시장치(DD)는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 및 신호 제어회로(300)를 포함한다.

본 발명의 실시 예에 따르면, 도시되지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.

표시패널(DP)은 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 이하, 본 발명에 따르면, 표시패널(DP)은 액정 표시패널인 것으로 설명된다. 이 경우, 액정 표시패널을 포함하는 액정 표시장치는 편광자, 백라이트 유닛 등을 더 포함할 수 있다.

표시패널(DP)은 두께 방향에서 서로 대향하는 제1 기판(DS1) 및 제2 기판(DS2)을 포함한다. 또한, 표시패널(DP)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 영상이 외부에서 시인되지 않는 영역일 수 있다. 도 1에 도시된 바에 따르면, 비표시 영역(NDA)이 표시 영역(DA)을 에워싸는 것으로 도시되나, 이에 한정되지 않으며 비표시 영역(NDA)은 표시 영역(DA)의 일 측에 인접할 수 있다.

또한, 표시패널(DP)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 표시패널(DP)의 법선 방향은 제3 방향(DR3)이 지시한다. 제3 방향(DR3)은 표시장치(DD)의 두께 방향을 지시한다. 각 부재들의 전면과 배면은 제3 방향(DR3)에 의해 구분된다. 그러나, 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.

표시패널(DP)은 복수 개의 게이트 라인들(GL1~GLn) 및 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX11~PXnm)을 포함한다. 게이트 라인들(GL1~GLn)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)으로 배열된다. 데이터 라인들(DL1~DLm)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 배열된다. 데이터 라인들(DL1~DLm)은 게이트 라인들(GL1~GLn)과 절연되게 교차할 수 있다. 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결되고, 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다.

화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)에 연결된다. 이하, 화소들(PX11~PXnm) 중 어느 하나의 화소의 회로 구조에 대해 설명된다.

도 2를 참조하면, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.

화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.

액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.

스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.

도 3을 참조하면 표시패널(DP)은 앞서 설명된 제1 기판(DS1) 및 제2 기판(DS2) 외에, 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 컬러 필터층(CF), 공통 전극(CE), 및 액정층(LCL)을 포함한다.

먼저, 도 2를 통해 설명된 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj)에 연결된 제1 전극(DE), 및 제1 전극(DE)과 이격되어 배치된 제2 전극(SE)을 포함한다.

자세하게, 제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.

제1 기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(IL1)은 유기막이거나, 무기막일 수 있다. 제1 절연층(IL1)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.

제1 절연층(IL1) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(IL1) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.

활성화부(AL) 상에 제1 전극(DE)과 제2 전극(SE)이 배치된다. 제1 전극(DE)과 제2 전극(SE)은 서로 이격되어 배치된다. 제1 전극(DE)과 제2 전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.

제1 절연층(IL1) 상에 활성화부(AL), 제1 전극(DE), 및 제2 전극(SE)을 커버하는 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(IL2)은 유기막이거나, 무기막일 수 있다. 제2 절연층(IL2)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.

도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.

제2 절연층(IL2) 상에 제3 절연층(IL3)이 배치된다. 제3 절연층(IL3)은 평탄면을 제공한다. 제3 절연층(IL3)은 유기물을 포함할 수 있다.

제3 절연층(IL3) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 관통하는 컨택홀(CH)을 통해 제2 전극(SE)에 연결된다. 제3 절연층(IL3) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.

제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.

액정층(LCL)을 사이에 두고 배치된 화소전극(PE) 및 공통전극(CE) 간의 전압 차이에 따라, 액정 커패시터(Clc)가 형성된다. 또한, 제1 절연층(IL1), 제2 절연층(IL2), 및 제3 절연층(IL3)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.

한편, 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시 패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.

다시, 도 1을 참조하면, 신호 제어회로(300)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어회로(300)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 신호 제어회로(300)는 제어 신호에 응답하여, 게이트 구동회로(100)에 게이트 제어신호 및 데이터 구동회로(200)에 데이터 제어신호를 각각 출력한다.

예를 들어, 제어 신호는 서로 이웃한 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들 등을 포함할 수 있다.

게이트 구동회로(100)는 신호 제어회로(300)로부터 신호 라인(GSL)을 통해 수신된 게이트 제어신호에 기초하여 게이트 신호들을 생성한다. 게이트 제어신호로는 게이트 구동회로(100)의 동작을 개시하는 수직개시신호를 포함할 수 있다. 게이트 구동회로(100)는 게이트 신호들을 게이트 라인들에 각각 출력한다. 게이트 신호들은 각 수평 구간에 대응하게 순차적으로 출력될 수 있다.

본 발명의 실시 예에 따르면, 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 일 예로, 게이트 구동회로(100)는 비표시 영역(NDA)에 중첩하게, 제1 기판(DS1) 상에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다. 다른 예로, 게이트 구동회로(100)는 비표시 영역(NDA)에 중첩하게, 제1 기판(DS1) 상에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.

다만, 이에 한정되지 않으며, 표시장치(DD는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.

데이터 구동회로(200)는 신호 제어회로(300)로부터 데이터 제어신호 및 영상 신호들을 수신한다. 데이터 구동회로(200)는 데이터 제어신호에 응답하여, 영상 신호들을 복수 개의 데이터 전압들로 변환하여 데이터 라인들(DL1~DLm)에 제공한다. 예를 들어, 데이터 제어신호는 데이터 구동회로(200)의 동작을 개시하는 수평개시신호, 데이터 전압들의 극성을 반전시키는 반전신호 및 데이터 구동회로(200)로부터 데이터 전압들이 출력되는 시기를 결정하는 출력지시신호 등을 포함할 수 있다.

데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.

도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.

도 4는 본 발명의 실시 예에 따른 게이트 구동회로의 블록도이다. 도 5은 도 4에 도시된 스테이지들의 동작을 보여주는 타이밍도이다.

도 4를 참조하면, 게이트 구동회로(100)는 서로 종속적으로 연결된 복수 개의 스테이지들을 포함할 수 있다. 복수 개의 스테이지들은 하나의 쉬프트 레지스터를 구성한다. 복수 개의 스테이지들은 게이트 신호들을 출력하는 구동 스테이지들 및 더미 스테이지들을 포함할 수 있다. 구동 스테이지들은 도 1에 도시된 게이트 라인들(GL1~GLn)에 각각 연결될 수 있다. 즉, 구동 스테이지들은 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 출력한다.

이하, 설명의 편위를 위해, 도 4를 통해선 복수 개의 스테이지들 중 구동 스테이지에 대응하는 제1 내지 제7 스테이지들(SRC1~SRC7)이 예시적으로 도시되었다. 한편, 예시적으로 제1 내지 제7 스테이지들(SRC1~SRC7)이 도시되었지만, 미도시된 구동 스테이지들 및 더미 스테이지 역시 실질적으로 이와 동일한 구조로 제공될 수 있다.

제1 내지 제7 스테이지들(SRC1~SRC7, 이하 스테이지들로 설명) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 방전 단자(V1), 제2 방전 단자(V2), 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다.

스테이지들(SRC1~SRC7) 각각의 캐리 단자(CR)는 다음 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. i번째 스테이지는 i번째 캐리 신호를 캐리 단자(CR)를 통해 출력할 수 있다. 여기서, i는 자연수로 정의된다. 제1 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직개시신호(STV)를 수신한다. 제1 스테이지 이후 스테이지들(SRC2~SRC7) 각각의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지의 제1 입력 단자(IN1)는 i-1번째 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 제2 스테이지(SRC2) 및 제3 스테이지(SRC3)의 제1 입력 단자들(IN1)은 제1 스테이지(SRC1) 및 제2 스테이지(SRC2)의 캐리 신호를 각각 수신한다.

한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리 단자에 전기적으로 연결되면 충분하다.

i번째 스테이지의 제2 입력 단자(IN2)는 i+6번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어, i+6번째 스테이지의 캐리 신호를 수신한다. 예를 들어, 제1 스테이지(SRC1)의 제2 입력 단자(IN2)는 제7 스테이지(SRC7)의 캐리 신호를 수신하고, 제2 스테이지(SRC2)의 제2 입력 단자(IN2)는 제8 스테이지(미도시)의 캐리 신호를 수신한다.

i번째 스테이지의 제3 입력 단자(IN3)는 i+10번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어, i+10번째 스테이지의 캐리 신호를 수신한다. 도시되지 않았지만, 제1 스테이지(SRC1)의 제3 입력 단자(IN3)는 제10 스테이지의 캐리 신호를 수신하고, 제2 스테이지(SRC2)의 제3 입력 단자(IN3)는 제11 스테이지의 캐리 신호를 수신한다.

한편, 스테이지들 중 적어도 하나 이상의 구동 스테이지는 더미 스테이지를 통해 캐리 신호를 수신할 수 있다. 즉, 적어도 하나 이상의 구동 스테이지의 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)는 더미 스테이지로부터 출력된 캐리 신호를 수신할 수 있다. 더미 스테이지는 구동 스테이지들 중 마지막 구동 스테이지의 후단에 순차적으로 연결되어 있다. 다만, 더미 스테이지의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수 있다.

i번째 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)는 서로 위상이 반전된 신호들을 각각 수신할 수 있다. 즉, 제1 스테이지(SRC1)의 제1 클럭 단자(CK1)에는 하이 전압의 클럭 신호가 수신되고, 제2 클럭 단자(CK2)에는 로우 전압의 클럭바 신호가 수신된다.

자세하게, 도 4 및 도 5를 참조하면, 제1 구간(P1)은 클럭 신호들(CKV1~CKV6) 각각이 하이 전압이 되는 구간이며, 제2 구간(P2)은 신호들(CKV1~CKV6) 각각이 로우 전압이 되는 구간으로 설명될 수 있다. 또한, 제1 구간(P1)은 클럭바 신호들(CKVB1~CKVB6) 각각이 로우 전압이 되는 구간이며, 제2 구간(P2)은 클럭바 신호들(CKVB1~CKVB6) 각각이 하이 전압이 되는 구간으로 설명될 수 있다.

본 발명에 따르면, 제1 내지 제6 스테이지들(SRC1~SRC6)은 제1 내지 제6 클럭 신호들(CKV1~CKV6)에 응답하여 제1 내지 제6 게이트 신호들(G1~G6)을 출력할 수 있다. 이후, 제7 내지 제12 스테이지들(SRC7~)은 제1 내지 제6 클럭바 신호들(CKVB1~CKVB6)에 응답하여 제7 내지 제12 게이트 신호들을 출력할 수 있다. 상기 동작 방식은 반복하여 진행될 수 있다.

먼저, 제1 내지 제6 스테이지들(SRC1~SRC6)의 동작 방식에 대해 설명된다.

제1 구간(P1) 동안 제1 클럭 신호(CKV1)의 제1 하이 전압이 제1 스테이지(SRC1)의 제1 클럭 단자(CK1)에 수신되고, 제1 클럭바 신호(CKVB1)의 제2 로우 전압이 제1 스테이지(SRC1)의 제2 클럭 단자(CK2)에 수신된다. 제1 스테이지(SRC1)의 출력 단자(OUT)는 제1 클럭 신호(CKV1)의 제1 하이 전압에 응답하여 제1 구간(P1) 동안 제1 게이트 신호(G1)를 출력할 수 있다. 제1 클럭 신호(CKV1) 및 제1 클럭바 신호(CKVB1) 간의 위상차는 180도일 수 있다.

제1 구간(P1) 동안 제2 클럭 신호(CKV2)의 제1 하이 전압이 제2 스테이지(SRC2)의 제1 클럭 단자(CK1)에 수신 되고, 제1 클럭바 신호(CKVB1)의 제2 로우 전압이 제2 스테이지(SRC2)의 제2 클럭 단자(CK2)에 수신된다. 제2 스테이지(SRC2)의 출력 단자(OUT)는 제2 클럭 신호(CKV2)의 제1 하이 전압에 응답하여 제1 구간(P1) 동안 제2 게이트 신호(G2)를 출력할 수 있다. 제2 클럭 신호(CKV2) 및 제2 클럭바 신호(CKVB2) 간의 위상차는 180도일 수 있다.

제1 구간(P1) 동안 제3 클럭 신호(CKV3)의 제1 하이 전압이 제3 스테이지(SRC3)의 제1 클럭 단자(CK1)에 수신되고, 제3 클럭바 신호(CKVB3)의 제2 로우 전압이 제3 스테이지(SRC3)의 제2 클럭 단자(CK2)에 수신된다. 제3 스테이지(SRC3)의 출력 단자(OUT)는 제3 클럭 신호(CKV3)의 제1 하이 전압에 응답하여 제1 구간(P1) 동안 제3 게이트 신호(G3)를 출력할 수 있다. 제3 클럭 신호(CKV3) 및 제3 클럭바 신호(CKVB3) 간의 위상차는 180도일 수 있다.

상술된 바에 따라, 제4 내지 제6 스테이지들(SRC4~SRC6) 각각은 제1 구간(P1) 동안 제4 내지 제6 클럭 신호들(CKV4~CKV6)의 제1 하이 전압에 응답하여 제4 내지 제6 게이트 신호들(G4~G6)을 출력할 수 있다.

또한, 본 발명의 실시 예에 따르면, 제1 내지 제6 클럭 신호들(CKV1~CKV6)의 제1 하이 전압 구간들은 서로 중첩할 수 있다. 예를 들어, 제6 클럭 신호(CKV6)의 제1 하이 전압 구간은 제1 내지 제5 클럭 신호들(CKV1~CKV6)의 제1 하이 전압 구간들과 중첩할 수 있다. 마찬가지로, 제1 내지 제6 클럭바 신호들(CKVB1~CKVB6)의 제2 로우 전압 구간들은 서로 중첩할 수 있다. 예를 들어, 제6 클럭바 신호(CKVB6)의 제2 로우 전압 구간은 제1 내지 제5 클럭바 신호들(CKVB1~CKVB6)의 제1 로우 전압 구간들과 중첩할 수 있다.

이하, 제7 내지 제12 스테이지들의 동작 방식에 대해 설명된다. 제7 내지 제12 스테이지들 각각은 제2 구간(P2) 동안 제1 내지 제6 클럭바 신호들(CKVB1~CKVB6)의 제2 하이 전압에 응답하여 제7 내지 제12 게이트 신호들을 출력할 수 있다.

자세하게, 제2 구간(P2) 동안 제1 클럭바 신호(CKVB1)의 제2 하이 전압이 제7 스테이지(SRC7)의 제1 클럭 단자(CK1)에 수신되고, 제1 클럭 신호(CKV1)의 제1 로우 전압이 제7 스테이지(SRC7)의 제2 클럭 단자(CK2)에 수신된다. 제7 스테이지(SRC7)의 출력 단자(OUT)는 제1 클럭바 신호(CKVB1)의 제2 하이 전압에 응답하여 제2 구간(P2) 동안 제7 게이트 신호(G7)를 출력할 수 있다.

한편, 제7 스테이지(SRC7)의 캐리 단자(CR)로부터 출력된 캐리 신호가 제1 스테이지(SRC1)의 제2 입력 단자(IN2)를 통해 수신될 수 있다. 또한, 도시되지 않았지만, 제10 스테이지의 캐리 신호가 제1 스테이지(SRC1)의 제3 입력 단자(IN3)를 통해 수신될 수 있다.

상술된 바에 따라, 제8 내지 제12 스테이지들(SRC8~SRC12) 각각은 제2 구간(P2) 동안 제8 내지 제12 클럭바 신호들(CKVB8~CKVB12)의 제2 하이 전압에 응답하여 제8 내지 제12 게이트 신호들을 출력할 수 있다.

또한, 스테이지들(SRC1~SRC7) 각각의 제1 방전 단자(V1)에 제1 오프 전압(VSS1)이 출력되고, 스테이지들(SRC1~SRC7) 각각의 제2 방전 단자(V2)에 제2 오프 전압(VSS2)이 출력될 수 있다. 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)은 접지 전압으로 제공될 수 있다.

제1 오프 전압(VSS1)은 제2 오프 전압(VSS2) 보다 높을 수 있다. 제1 오프 전압(VSS1)은 약 -10V 내지 -5로 설정될 수 있으며, 제2 오프 전압(VSS2)은 약 -16V 내지 -10V로 설정될 수 있다.

본 발명의 다른 실시 예에 따르면, 제2 오프 전압(VSS2)은 표시장치(DD)를 통해 표시되는 영상의 계조에 기반하여 레벨이 조절될 수 있다. 일 예로, 서로 인접한 두 프레임들 간의 영상들의 계조 차이에 근거하여 제2 오프 전압(VSS2)의 레벨이 결정될 수 있다. 이에 대해서는 추후 자세히 설명된다.

도 6은 본 발명의 실시 예에 따른 스테이지의 회로도이다.

도 6에 도시된 스테이지(SRCi)는 본 발명에 따른 스테이지들 중 어느 하나의 스테이지인 것으로 설명된다.

도 6을 참조하면, 스테이지(SRCi)는 프리챠지부(10), 충전부(20), 출력부(30), 제1 방전부(40), 및 제2 방전부(50)를 포함한다.

프리챠지부(10)는 충전 노드(QP)의 전압 레벨을 미리 상승시킬 수 있다. 즉, 프리챠지부(10)는 제1 클럭 단자(CK1)를 통해 클럭 신호(CKV)가 수신되기 전에, 캐리 신호를 수신할 수 있다. 예를 들어, i번째 스테이지의 경우, i-1번째 캐리 신호가 제1 입력 단자(IN1)를 통해 수신될 수 있다.

프리챠지부(10)는 제1 트랜지스터(TR1)를 포함하며, 제1 입력 단자(IN1)에 전기적으로 연결된다. 제1 트랜지스터(TR1)는 제1 입력 단자(IN1)와 연결된 게이트 전극 및 제1 전극과 충전 노드(QP)에 연결된 제2 전극을 포함한다. 제1 입력 단자(IN1)를 통해 수신된 캐리 신호에 응답하여 충전 노드(QP)의 전압 레벨이 상승될 수 있다. 그 결과, 커패시터(C)에 전압이 충전될 수 있다.

충전부(20)는 제1 클럭 단자(CK1)로부터 수신된 전압에 근거하여 충전 노드(QP)의 전압을 충전시킬 수 있다. 충전부(20)가 충전 노드(QP)의 전압 레벨을 상승시킴에 따라, 출력부(30)로부터 게이트 신호(Gi)가 출력될 수 있다.

충전부(20)는 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 포함한다. 제2 트랜지스터(TR2)는 충전 노드(QP)에 연결된 게이트 전극, 제1 클럭 단자(CK1)에 연결된 제1 전극, 및 캐리 신호(CRi)가 출력되는 캐리 단자(CR)에 연결된 제2 전극을 포함한다. 제3 트랜지스터(TR3)는 제1 클럭 단자(CK1)에 연결된 게이트 전극, 충전 노드(QP)에 연결된 제1 전극, 및 캐리 출력 단자에 연결된 제2 전극을 포함한다.

제2 트랜지스터(TR2)는 충전 노드(QP)의 전압 레벨에 응답하여 제1 클럭 단자(CK1)를 통해 수신된 하이 전압의 클럭 신호(CKV)를 제3 트랜지스터(TR3)에 전달한다. 제3 트랜지스터(TR3)는 하이 전압의 클럭 신호(CKV)에 응답하여 제2 트랜지스터(TR2)로부터 전달된 하이 전압의 클럭 신호(CKV)를 충전 노드(QP)에 전달한다. 그 결과, 충전 노드(QP)의 전압 레벨이 상승될 수 있다.

출력부(30)는 충전 노드(QP)의 전압 레벨에 응답하여 하이 전압의 클럭 신호(CKV1)를 출력 노드(OP)에 전달할 수 있다. 출력부(30)는 제4 트랜지스터(TR4)를 포함하며, 제4 트랜지스터(TR4)는 충전 노드(QP)에 연결된 게이트 전극, 제1 클럭 단자(CK1)에 연결된 제1 전극, 및 출력 노드(OP)에 연결된 제2 전극을 포함한다. 출력 노드(OP)는 출력 단자(OUT)와 전기적으로 연결된다.

실시 예에 따르면, 충전 노드(QP)의 전압 레벨은 제3 트랜지스터(TR3)를 통해 전달된 클럭 신호(CKV)의 하이 전압 및 커패시터(C)에 충전된 전압에 의해 부스팅될 수 있다. 제4 트랜지스터(TR4)의 게이트 전극에 충전 노드(QP)의 부스팅된 전압 레벨이 전달될 수 있다. 제4 트랜지스터(TR4)는 출력 노드(OP)를 통해 클럭 신호(CKV)의 하이 전압에 대응하는 게이트 신호(Gi)를 출력 단자(OUT)에 출력한다.

이후, 클럭 신호(CKV)의 하이 전압이 로우 전압으로 천이됨에 따라, 제1 방전부(40) 및 제2 방전부(50)는 충전 노드(QP) 및 출력 노드(OP)의 전압 레벨을 하강시킬 수 있다.

제1 방전부(40)는 제1 내지 제3 방전 트랜지스터들(TR5, TR6, TR7)을 포함한다. 먼저, 제1 방전 트랜지스터(TR5)는 제2 클럭 단자(CK2)에 연결된 게이트 전극, 출력 노드(OP)에 연결된 제1 전극, 및 제1 방전 단자(V1)에 연결된 제2 전극을 포함한다. 제1 방전 트랜지스터(TR5)는 제2 클럭 단자(CK2)를 통해 수신된 클럭바 신호(CKVB)의 하이 전압에 응답하여 턴-온된다. 제1 방전 트랜지스터(TR5)가 턴-온됨에 따라, 출력 노드(OP)의 전압 레벨이 제1 오프 전압(VSS1)으로 하강된다.

제2 방전 트랜지스터(TR6)는 제2 입력 단자(IN2)에 연결된 게이트 전극, 출력 노드(OP)에 연결된 제1 전극, 및 제1 방전 단자(V1)에 연결된 제2 전극을 포함한다. 제2 방전 트랜지스터(TR6)는 i+6번째 스테이지로부터 출력된 캐리 신호(CRi+6)에 응답하여 턴-온된다. 제2 방전 트랜지스터(TR6)가 턴-온됨에 따라, 출력 노드(OP)의 전압 레벨이 제1 오프 전압(VSS1)으로 하강된다.

제3 방전 트랜지스터(TR7)는 제2 클럭 단자(CK2)에 연결된 게이트 전극, 캐리 단자(CR)에 연결된 제1 전극, 및 제2 방전 단자(V2)에 연결된 제2 전극을 포함한다. 제3 방전 트랜지스터(TR7)는 제2 클럭 단자(CK2)를 통해 수신된 클럭바 신호(CKVB)의 하이 전압에 응답하여 턴-온된다. 제3 방전 트랜지스터(TR7)가 턴-온됨에 따라 캐리 단자(CR)의 전압 레벨은 제2 오프 전압(VSS2)으로 하강된다. 클럭바 신호(CKVB)가 로우 전압에서 하이 전압으로 천이될 경우, 클럭 신호(CKV)는 하이 전압에서 로우 전압으로 천이된다.

제2 방전부(50)는 방전 트랜지스터(TR8)를 포함한다. 방전 트랜지스터(TR8)는 제3 입력 단자(IN3)에 연결된 게이트 전극, 충전 노드(QP)에 연결된 제2 전극, 및 제2 방전 단자(V2)에 연결된 제2 전극을 포함한다. 방전 트랜지스터(TR8)는 i+10번째 스테이지로부터 출력된 캐리 신호(CRi+10)에 응답하여 턴-온된다. 방전 트랜지스터(TR8)가 턴-온됨에 따라, 충전 노드(QP)의 전압 레벨이 제2 오프 전압(VSS2)으로 하강된다.

상술된 바와 같이, 제1 방전부(40) 및 제2 방전부(50)는 게이트 신호(Gi)가 출력된 이후, 충전 노드(QP), 출력 노드(OP), 및 캐리 단자(CR)의 전압 레벨을 제1 오프 전압(VSS1) 또는 제2 오프 전압(VSS2)으로 하강시킬 수 있다. 제1 오프 전압(VSS1) 또는 제2 오프 전압(VSS2)은 접지 전압으로 제공될 수 있다.

본 발명의 실시 예에 따르면, 제2 오프 전압(VSS2)은 제1 오프 전압(VSS1)보다 낮은 제1 레벨 및 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정될 수 있다. 이 경우, 제2 오프 전압(VSS2), 클럭 신호(CKV)의 로우 전압, 및 클럭바 신호(CKVB)의 로우 전압은 서로 동일한 레벨로 설정될 수 있다. 예를 들어, 클럭 신호(CKV)가 하이 전압에서 로우 전압으로 천이될 경우, 클럭 신호(CKV)의 로우 전압은 제2 오프 전압(VSS2)에 대응될 수 있다.

도 6을 통해 설명된 바에 따르면, 출력부(30)에 연결된 제1 클럭 단자(CK1) 및 제1 방전부(40)와 연결된 제1 방전 단자(V1)는 서로 전기적으로 연결된다.

일 예로, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)의 전압 레벨이 서로 다를 경우, 제1 방전 단자(V1)로부터 제1 클럭 단자(CK1)로 전류가 전달될 수 있다. 이 경우, 클럭 신호(CKV)의 로우 레벨이 제2 오프 전압(VSS2)으로 설정되며, 제2 오프 전압(VSS2)이 제1 오프 전압(VSS1)보다 낮게 설정된다. 제1 오프 전압(VSS1)과 제2 오프 전압(VSS2) 간의 전압 차이가 클수록, 제1 방전 단자(V1)로부터 제1 클럭 단자(CK1)로 전달되는 전류 소비 역시 커질 수 있다.

본 발명에 따른 제2 오프 전압(VSS2)은 영상들 간의 계조 차이에 근거하여 전압 레벨이 조절됨에 따라, 제1 오프 전압(VSS1)과 제2 오프 전압(VSS2) 간의 전압 차이가 줄어들 수 있다. 그 결과, 표시장치(DD)의 전반적인 소비 전력이 줄어들 수 있다.

도 7은 본 발명의 실시 예에 따른 표시장치의 블록도이다. 도 8a는 본 발명의 실시 예에 따른 도 7에 도시된 신호 제어회로의 블록도이다. 도 8b는 도 8a에 도시된 영상 분석부의 동작을 보여주는 표이다.

도 7을 참조하면, 표시장치(DD, 도1 참조)는 게이트 구동회로(100) 및 신호 제어회로(300)외에 전원 공급회로(400)를 더 포함한다.

먼저, 신호 제어회로(300)는 게이트 구동회로(100)에 게이트 제어신호(G-CS)를 출력한다. 게이트 제어신호(G-CS)는 게이트 구동회로(100)의 구동을 개시하는 수직개시신호(STV, 도4 참조)를 포함할 수 있다. 또한, 신호 제어회로(300)는 전원 공급회로(400)에 전원 제어신호(P-CS)를 출력한다. 전원 제어신호(P-CS)를 제2 오프 전압(VSS2)의 전압 레벨을 결정하는 제어신호일 수 있다.

자세하게, 도 8a를 참조하면, 신호 제어회로(300)는 영상 분석부(310) 및 저장부(320)를 포함한다. 영상 분석부(310)는 복수 개의 프레임들에 대응하는 영상 신호들을 수신한다. 일 예로, 도 8a를 통해서는 복수 개의 프레임들 중 인접한 두 개의 프레임들에 따른 제1 및 제2 영상 신호들(IS1, IS2)을 수신하는 것으로 설명된다. 첫 번째 프레임을 통해 제1 영상 신호(IS1)에 기반한 이미지가 표시패널(DP, 도1 참조)로부터 표시되며, 두 번째 프레임을 통해 제2 영상 신호(IS2)에 기반한 이미지가 표시패널(DP)로부터 표시될 수 있다. 두 번째 프레임은 첫 번째 프레임에 후속되는 프레임일 수 있다.

영상 분석부(310)는 제1 영상 신호(IS1)의 제1 계조와 제2 영상 신호(IS2)의 제2 계조를 서로 비교하고, 비교 결과를 근거로 전원 제어신호(P-CS)를 출력한다. 앞서 상술된 바와 같이, 전원 제어신호(P-CS)는 전원 발생부(410)로부터 출력된 제2 오프 전압(VSS2)의 레벨을 조절하기 위한 제어신호일 수 있다. 제2 오프 전압(VSS2)은 전원 제어신호(P-CS)에 기반하여, 제1 오프 전압(VSS1)보다 낮은 제1 레벨 및 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정될 수 있다.

저장부(320)는 제1 영상 신호(IS1)의 제1 계조 및 제2 영상 신호(IS2)의 제2 계조 간의 차이에 대응하는 전원 제어신호(P-CS)의 정보를 포함할 수 있다. 즉, 저장부(320)는 계조 차이에 따라 제2 오프 전압(VSS2)의 레벨 값을 갖는 정보를 포함할 수 있다. 영상 분석부(310)는 저장부(320)에 포함된 정보에 근거하여 전원 제어신호(P-CS)를 생성할 수 있다.

도 8b에 도시된 바에 따르면, 제1 영상 신호(IS1)의 제1 계조 및 제2 영상 신호(IS2)의 제2 계조 간의 차이에 따라 전원 제어신호(P-CS)를 생성하는 방식이 설명된다.

일 예로, 제1 계조 및 제2 계조 간의 계조 차이(GY)가 제1 차이(D1) 이상일 경우, 영상 분석부(310)는 제2 오프 전압(VSS2)을 제2 레벨로 제어하는 제1 전원 제어신호(PS1)를 출력한다.

다른 예로, 제1 계조 및 제2 계조 간의 계조 차이(GY)가 제1 차이(D1) 및 제2 차이(D2) 사이에 해당할 경우, 영상 분석부(310)는 제2 오프 전압(VSS2)을 제1 레벨로 제어하는 제2 전원 제어신호(PS2)를 출력한다.

다른 예로, 제1 계조 및 제2 계조 간의 계조 차이(GY)가 제2 차이(D2) 이하일 경우, 영상 분석부(310)는 제2 오프 전압(VSS2)을 제1 오프 전압(VSS1)의 레벨로 제어하는 제3 전원 제어신호(PS3)를 출력한다. 제1 계조 및 제2 계조 간의 계조 차이(GY)가 제2 차이(D2) 이하일 경우, 제1 영상 신호(IS1) 및 제2 영상 신호(IS2)의 계조는 실질적으로 동일할 수 있다.

도 9a는 본 발명의 실시 예에 따른 도 7에 도시된 전원 공급회로의 블록도이다. 도 9b는 도 9a에 도시된 전원 공급회로의 동작을 보여주는 표이다. 도 10a는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다. 도 10b는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다. 도 10c는 본 발명의 실시 예에 따른 클럭 신호의 타이밍도이다.

도 9a를 참조하면, 전원 공급회로(400)는 전원 발생부(410), 전원 제어부(420), 및 클럭 발생부(430)를 포함한다. 전원 공급회로(400)는 게이트 구동회로(100)에 전원 신호를 출력할 수 있다. 전원 신호는 제1 오프 전압(VSS1), 제2 오프 전압(VSS2’), 클럭 신호(CKV), 및 클럭바 신호(CKVB)를 포함할 수 있다. 도시되지 않았지만, 전원 공급회로(400)는 표시패널(DP) 및 다른 구성에 전원 신호를 출력할 수 있다. 일 예로, 표시패널(DP)에 포함된 공통 전극(CE, 도 2참조)은 전원 공급회로(400)로부터 공통 전압을 수신할 수 있다.

전원 발생부(410)는 게이트 온 전압(VON), 제1 오프 전압(VSS1), 및 제2 오프 전압(VSS2)을 출력한다. 전원 발생부(410)는 게이트 온 전압(VON)을 클럭 발생부(430)에 출력하고, 제1 오프 전압(VSS1)을 전원 제어부(420) 및 게이트 구동회로(100)에 출력한다. 또한, 전원 발생부(410)는 제2 오프 전압(VSS2)을 전원 제어부(420)에 출력한다.

전원 제어부(420)는 전원 발생부(410)로부터 수신된 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)에 기반하여 제2 오프 전압(VSS2’)을 생성한다. 전원 제어부(420)는 제2 오프 전압(VSS2’)을 게이트 구동회로(100) 및 클럭 발생부(430)에 출력한다.

도 9b를 참조하면, 전원 제어부(420)는 전원 제어신호(P-CS)에 응답하여 제2 오프 전압(VSS2’)의 레벨을 설정할 수 있다.

일 예로, 전원 제어신호(P-CS)가 제1 전원 제어신호(PS1)에 해당할 경우, 전원 제어부(420)는 제2 오프 전압(VSS2’)을 제1 레벨(VL1)로 설정한다.

자세하게, 도 10a에 도시된 바에 따르면, 가로축은 시간(TS)을 의미하며 세로축은 전압 레벨(VT)을 의미한다. 이 경우, 클럭 신호(CKV)의 하이 전압(VH)은 게이트 온 전압(VON)에 대응되며, 제2 오프 전압(VSS2’)의 제1 레벨(VL1)은 전원 발생부(410)로부터 출력된 제2 오프 전압(VSS2)과 실질적으로 동일한 레벨일 수 있다. 여기서, 제2 오프 전압(VSS2’)의 제1 레벨(VL1)은 클럭 신호(CKV)의 로우 레벨에 대응될 수 있다. 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2’)은 제1 전압 차이(VS1)를 가질 수 있다.

다른 예로, 전원 제어신호(P-CS)가 제2 전원 제어신호(PS2)에 해당할 경우, 전원 제어부(420)는 제2 오프 전압(VSS2’)을 제2 레벨(VL2)로 설정한다.

자세하게, 도 10b에 도시된 바에 따르면, 클럭 신호(CKV)의 하이 전압(VH)은 게이트 온 전압(VON)에 대응되며, 제2 오프 전압(VSS2’)의 제2 레벨(VL2)은 전원 발생부(410)로부터 출력된 제2 오프 전압(VSS2)과 다를 수 있다. 제2 레벨(VL2)은 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2) 사이의 레벨을 가질 수 있다. 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2’)은 제2 전압 차이(VS2)를 가질 수 있다. 제2 전압 차이(VS2)는 제1 전압 차이(VS1) 보다 작을 수 있다.

따라서, 제2 오프 전압(VSS2’)이 제1 레벨(VL1)로 설정된 경우에 비해 제2 레벨(VL2)로 설정된 경우, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2’) 간의 레벨 차이가 줄어들 수 있다. 따라서, 전원 공급회로(400)에서 발생되는 전력 역시 줄어들어, 표시장치(DD)의 전반적인 소비 전력이 감소될 수 있다.

일 예로, 전원 제어신호(P-CS)가 제3 전원 제어신호(PS3)에 해당할 경우, 전원 제어부(420)는 제2 오프 전압(VSS2’)을 제3 레벨(VL3)로 설정한다.

자세하게, 도 10c에 도시된 바에 따르면, 클럭 신호(CKV)의 하이 전압(VH)은 게이트 온 전압(VON)에 대응되며, 제2 오프 전압(VSS2’)의 제3 레벨(VL3)은 전원 발생부(410)로부터 출력된 제2 오프 전압(VSS2)과 다를 수 있다. 제3 레벨(VL3)은 제1 오프 전압(VSS1)과 실질적으로 동일한 레벨로 설정될 수 있다.

따라서, 제2 오프 전압(VSS2’)이 제1 레벨(VL1) 또는 제2 레벨(VL2)로 설정된 경우에 비해 제3 레벨(VL3)로 설정된 경우, 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2’) 간의 레벨 차이가 줄어들 수 있다. 따라서, 전원 공급회로(400)에서 발생되는 전력 역시 줄어들어, 표시장치(DD)의 전반적인 소비 전력이 감소될 수 있다.

다시 도 9a를 참조하면, 클럭 발생부(430)는 게이트 온 전압(VON) 및 제2 오프 전압(VSS2’)에 기반하여 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 생성할 수 있다. 즉, 클럭 발생부(430)는 게이트 온 전압(VON)에 대응하는 하이 전압 및 제2 오프 전압(VSS2’)에 대응하는 로우 전압에 따른 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 생성한다. 클럭 발생부(430)는 생성된 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 게이트 구동회로(100)에 전달한다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

DP: 표시패널
100: 게이트 구동회로
200: 데이터 구동회로
300: 신호 제어회로
310: 영상 분석부
320: 저장부
400: 전원 공급회로
410: 전원 발생부
420: 전원 제어부
430: 클럭 발생부

Claims (20)

1. 충전 노드에 연결되고, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 상기 충전 노드에 충전시키는 충전부;
   상기 충전 노드 및 출력 노드에 각각 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 제1 하이 전압을 상기 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 게이트 신호로 출력하는 출력부;
   상기 출력 노드에 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부; 및
   상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고,
   상기 제2 오프 전압은 상기 제1 오프 전압보다 낮은 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정되는 게이트 구동회로.
2. 제 1 항에 있어서,
   상기 제2 오프 전압, 상기 클럭 신호의 제1 로우 전압, 및 상기 클럭바 신호의 제2 로우 전압은 서로 동일한 레벨로 설정되는 게이트 구동회로.
3. 제2 항에 있어서,
   상기 제1 구간 동안 상기 클럭바 신호는 제2 로우 전압을 가지며, 상기 제2 구간 동안 상기 클럭 신호는 제1 로우 전압을 갖는 게이트 구동회로.
4. 제 2 항에 있어서,
   상기 제1 방전부는,
   상기 클럭바 신호의 상기 제2 하이 전압에 응답하여 상기 제2 전압을 상기 제1 오프 전압으로 방전시키는 제1 방전 트랜지스터; 및
   상기 제1 구간 이후의 i+6번째 캐리 신호(i는 자연수)에 응답하여 상기 제2 전압을 상기 제1 오프 전압으로 방전시키는 제2 방전 트랜지스터를 포함하는 게이트 구동회로.
5. 제 4 항에 있어서,
   상기 제1 구간 동안 상기 충전부 및 상기 제1 방전부 사이에 위치한 캐리 단자에는 상기 클럭 신호의 상기 제1 하이 전압을 갖는 i번째 캐리 신호가 출력되는 게이트 구동회로.
6. 제 4 항에 있어서,
   상기 제2 구간 동안, 상기 제1 방전부는 상기 클럭바 신호의 상기 제2 하이 전압에 응답하여, 상기 충전부 및 상기 제1 방전부 사이에 위치한 캐리 단자의 제3 전압을 상기 제2 오프 전압으로 방전시키는 제3 방전 트랜지스터를 더 포함하는 게이트 구동회로.
7. 제 2 항에 있어서,
   상기 제2 구간 동안, 상기 제2 방전부는 i+10번째 캐리 신호에 응답하여 상기 제1 전압을 상기 제2 오프 전압으로 방전시키는 방전 트랜지스터를 포함하는 게이트 구동회로.
8. 제 1 항에 있어서,
   상기 출력부와 연결된 제1 클럭 단자는 상기 제1 방전부와 연결된 제1 방전 단자와 상기 출력 노드를 통해 전기적으로 연결되는 게이트 구동회로.
9. 충전 노드에 연결되고, 제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 상기 충전 노드에 충전시키는 충전부;
   상기 충전 노드 및 출력 노드에 각각 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 클럭 신호의 상기 제1 하이 전압을 상기 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 게이트 신호로 출력하는 출력부;
   상기 출력 노드에 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부; 및
   상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고,
   상기 제2 오프 전압은 상기 제1 오프 전압과 동일한 레벨로 설정되는 게이트 구동회로.
10. 제 9 항에 있어서,
    상기 제2 오프 전압, 상기 클럭 신호의 제1 로우 전압, 및 상기 클럭바 신호의 제2 로우 전압은 서로 동일한 레벨로 설정되는 게이트 구동회로.
11. 표시패널;
    전원 신호를 기반으로 상기 표시패널에 복수 개의 게이트 신호들을 각각 출력하는 복수 개의 스테이지들을 포함하는 게이트 구동회로;
    전원 제어신호에 기반하여 상기 전원 신호를 생성하는 전원 공급회로; 및
    상기 전원 제어신호를 출력하는 신호 제어회로를 포함하고,
    상기 스테이지들 중 i(i는 자연수) 스테이지는,
    제1 구간 동안 제1 하이 전압을 갖는 클럭 신호를 충전 노드에 충전시키는 충전부;
    상기 충전 노드를 통해 상기 충전부와 연결되고, 상기 제1 구간 동안 상기 충전 노드의 제1 전압에 응답하여 상기 클럭 신호의 상기 제1 하이 전압을 출력 노드에 충전시키고, 상기 출력 노드의 제2 전압을 상기 게이트 신호들 중 i번째 게이트 신호로 출력하는 출력부; 및
    상기 출력 노드를 통해 상기 출력부와 연결되고, 상기 제1 구간에 연속된 제2 구간 동안 제2 하이 전압을 갖는 클럭바 신호에 응답하여 상기 제2 전압을 제1 오프 전압으로 방전시키는 제1 방전부; 및
    상기 충전 노드에 연결되고, 상기 제2 구간 동안 상기 제1 전압을 제2 오프 전압으로 방전시키는 제2 방전부를 포함하고,
    상기 제2 오프 전압은 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨 중 어느 하나의 레벨로 설정되는 표시장치.
12. 제 11 항에 있어서,
    상기 신호 제어회로는 제1 프레임의 영상에 대한 제1 계조 및 상기 제1 프레임에 후속하는 제2 프레임의 영상에 대한 제2 계조 간의 계조 차이에 기반하여 상기 전원 제어신호를 출력하는 영상 분석부를 포함하는 표시장치.
13. 제 12 항에 있어서,
    상기 제1 계조 및 상기 제2 계조 간의 계조 차이가 제1 차이 이상일 경우, 상기 영상 분석부는 상기 제2 오프 전압을 상기 제2 레벨로 설정하는 상기 전원 제어신호를 출력하는 표시장치.
14. 제 12 항에 있어서,
    상기 제1 계조 및 상기 제2 계조 간의 계조 차이가 제1 차이 이하일 경우, 상기 영상 분석부는 상기 제2 오프 전압을 상기 제1 레벨로 설정하는 상기 전원 제어신호를 출력하는 표시장치.
15. 제 11 항에 있어서,
    상기 전원 공급회로는,
    게이트 온 전압, 상기 제1 오프 전압, 및 상기 제2 레벨을 갖는 상기 제2 오프 전압을 각각 출력하는 전원 발생부;
    상기 전원 제어신호에 응답하여 상기 제2 오프 전압을 상기 제1 레벨 및 상기 제2 레벨 중 어느 하나로 출력하는 전원 제어부; 및
    상기 게이트 온 전압 및 상기 전원 제어부로부터 출력된 상기 제2 오프 전압에 기반하여 상기 클럭 신호 및 상기 클럭바 신호를 생성하는 클럭 발생부를 포함하는 표시장치.
16. 제 15 항에 있어서,
    상기 제1 구간 동안 상기 클럭바 신호는 제2 로우 전압을 가지며, 상기 제2 구간 동안 상기 클럭 신호는 제1 로우 전압을 가지며,
    상기 클럭 발생부는 상기 제1 로우 전압 및 상기 제2 로우 전압을 상기 제2 오프 전압과 동일한 레벨로 설정하는 표시장치.
17. 제 15 항에 있어서,
    상기 전원 신호는 상기 클럭 신호, 상기 클럭바 신호, 상기 제1 오프 전압, 및 상기 제2 오프 전압을 포함하는 표시장치.
18. 제 11 항에 있어서,
    상기 제1 레벨은 상기 제1 오프 전압 및 상기 제2 레벨 사이의 레벨을 갖는 것을 특징으로 하는 표시장치.
19. 제 11 항에 있어서,
    상기 출력부와 연결된 제1 클럭 단자는 상기 제1 방전부와 연결된 제1 방전 단자와 상기 출력 노드를 통해 전기적으로 연결되는 표시장치.
20. 제 11 항에 있어서,
    상기 표시패널은,
    상기 게이트 구동회로가 실장되는 제1 기판;
    상기 제1 기판과 마주하는 제2 기판; 및
    상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함하는 표시장치.

Images