CN104835531B - 一种移位寄存器单元及其驱动方法、移位寄存器和显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，涉及显示技术领域，为解决移位寄存器单元的结构较为复杂的问题。所述移位寄存器单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容和第三电容。所述移位寄存器包括多级上述技术方案所提的移位寄存器单元，所述显示装置包括上述技术方案中所提的移位寄存器。本发明提供的移位寄存器单元应用于显示装置中。

Description

一种移位寄存器单元及其驱动方法、移位寄存器和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。

背景技术

显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多级移位寄存器单元，每级移位寄存器单元对应一行像素单元，由多级移位寄存器单元实现对显示装置中像素单元的逐行扫描，以显示图像。

在现有技术中，如图1所示，每级移位寄存器单元包括两级电路，第一极电路10为信号触发极电路，第二极电路11为常开型输出电路，第一极电路10包含8个晶体管和2个电容，第二级电路11包含4个晶体管和1个电容，移位寄存器单元中晶体管的数目较多，使得移位寄存器单元的结构较为复杂。

发明内容

本发明的目的在于提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，用于在保证移位寄存器单元正常工作的前提下，简化移位寄存器单元的电路结构。

为了实现上述目的，本发明提供如下技术方案：

第一方面，本发明提供了一种移位寄存器单元，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容和第三电容；

其中，所述第一晶体管，其栅极连接第一时钟信号端、所述第二晶体管的栅极和所述第三晶体管的漏极，其源极连接所述第三晶体管的栅极、所述第五晶体管的栅极、所述第六晶体管的栅极和所述第二电容的第一端，其漏极连接数据进位信号端；

所述第二晶体管，其源极连接低电平端，其漏极连接所述第四晶体管的源极、所述第三晶体管的源极和所述第一电容的第一端；

所述第三晶体管，其漏极连接所述第一时钟信号端；

所述第四晶体管，其栅极连接第二时钟信号端和所述第一电容的第二端，其源极连接所述第一电容的第一端，其漏极连接所述第五晶体管的漏极、所述第七晶体管的栅极和所述第三电容的第二端；

所述第五晶体管，其栅极连接所述第二电容的第一端和所述第六晶体管的栅极，其源极连接所述第三电容的第一端、所述第七晶体管的漏极和高电平端，其漏极连接所述第三电容的第二端和所述第七晶体管的栅极；

所述第六晶体管，其栅极连接所述第二电容的第一端，其源极连接低电平端，其漏极连接所述第二电容的第二端、所述第七晶体管的源极和所述移位寄存器单元的输出端；

所述第七晶体管，其栅极连接所述第三电容的第二端，其源极连接所述第二电容的第二端和所述移位寄存器单元的输出端，其漏极连接第三电容的第一端和高电平端。

第二方面，本发明还提供了一种移位寄存器单元的驱动方法，包括：

第一阶段，数据进位信号端的信号与第一时钟信号端的信号均为低电平信号，第二时钟信号端的信号为高电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号开启第六晶体管，并为所述第二电容进行充电，使得所述移位寄存器单元的输出为低电平信号；

第二阶段，所述第一时钟信号端的信号和所述第二时钟信号端的信号均为高电平信号，所述数据进位信号端的信号为低电平信号，所述第二电容将在所述第一阶段保持的低电平信号提供给所述第六晶体管，并开启所述第六晶体管，使得所述移位寄存器单元的输出为低电平信号；

第三阶段，所述第一时钟信号端的信号为高电平信号，所述第二时钟信号端的信号与所述数据进位信号端的信号均为低电平信号，高电平端的高电平信号为第三电容进行充电，所述第二电容将在所述第二阶段保持的低电平信号提供给所述第六晶体管，并开启所述第六晶体管，使得所述移位寄存器单元的输出为低电平信号；

第四阶段，所述第二时钟信号端的信号与所述数据进位信号端的信号均为高电平信号，所述第一时钟信号端的信号为低电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号关闭第六晶体管，并为所述第二电容进行充电，所述第三电容将在所述第三阶段保持的高电平信号提供给所述第七晶体管，并关闭所述第七晶体管，所述移位寄存器单元的输出端的等效电容使得所述移位寄存器单元的输出为低电平信号为高电平信号；

第五阶段，所述第一时钟信号端与所述数据进位信号端的信号均为高电平信号，所述第二时钟信号端的信号为低电平信号，所述第二电容将在所述第四阶段保持的高电平信号提供给所述第六晶体管，并关闭所述第六晶体管，所述第一电容的自举功能使得第四晶体管的源极为低电平信号，第四晶体管开启，为所述第三电容进行充电，并开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号；

第六阶段，所述第二时钟信号端与所述数据进位信号端的信号均为高电平信号，所述第一时钟信号端的信号为低电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号关闭第六晶体管，所述数据进位信号端的信号通过第一晶体管为所述第二电容进行充电，低电平端通过第二晶体管为所述第一电容进行充电，所述第三电容将在所述第五阶段保持的低电平信号提供给所述第七晶体管，开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号；

第七阶段，所述第一时钟信号端的信号为高电平信号，所述第二时钟信号端与所述数据进位信号端的信号均为低电平信号，所述第二电容将在所述第六阶段保持的高电平信号提供给所述第六晶体管，并关闭所述第六晶体管，所述第二时钟信号端的低电平信号开启所述第四晶体管，所述第一电容将在所述第六阶段保持的低电平信号提供给所述第七晶体管，并开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号。

第三方面，本发明还提供了一种移位寄存器，包括多极上述技术方案中所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每级移位寄存器单元的数据进位信号端连接与其相邻的上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每级移位寄存器单元的本级输出端连接与其相邻的下一级移位寄存器单元的数据进位信号端。

第四方面，本发明提供了一种显示装置，包括上述技术方案中的所述移位寄存器。

本发明提供的移位寄存器单元及其驱动方法、移位寄存器和显示装置中，每级移位寄存器单元中只包含一级电路，且这一级电路包括7个晶体管和3个电容。与现有技术中需要设置两级电路且两级电路共包括12个晶体管和3个电容才能正常工作的移位寄存器单元相比，本发明中的移位寄存器单元利用包括7个晶体管和3个电容的一级电路就能够保证移位寄存器单元正常工作，从而简化了移位寄存器单元的电路结构。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术中移位寄存器单元的结构示意图；

图2为本发明实施例一中移位寄存器单元的结构示意图；

图3为本发明实施例一、二中移位寄存器单元的信号时序图；

图4为本发明实施例二中移位寄存器的结构示意图。

附图标记：

10-第一极电路， 11-第二极电路。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法、移位寄存器和显示装置，下面结合说明书附图进行详细描述。

实施例一

请参阅图2，本发明实施例中的移位寄存器单元具体包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第一电容C1、第二电容C2和第三电容C3；其中，第一晶体管M1的栅极连接第一时钟信号端Clk1、第二晶体管M2的栅极和第三晶体管M3的漏极，第一晶体管M1的源极连接第三晶体管M3的栅极、第五晶体管M5的栅极、第六晶体管M6的栅极和第二电容C2的第一端，第一晶体管M1的漏极连接数据进位信号端STV；第二晶体管M2的源极连接低电平端VGL，第二晶体管M2的漏极连接第四晶体管M4的源极、第三晶体管M3的源极和第一电容C1的第一端；第三晶体管M3的漏极连接第一时钟信号端Clk1；第四晶体管M4的栅极连接第二时钟信号端Clk2和第一电容C1的第二端，第四晶体管M4的源极连接第一电容C1的第一端，第四晶体管M4的漏极连接第五晶体管M5的漏极、第七晶体管M7的栅极和第三电容C3的第二端；第五晶体管M5的栅极连接第二电容C2的第一端和第六晶体管M6的栅极，第五晶体管M5的源极连接第三电容C3的第一端、第七晶体管M7的漏极和高电平端VGH，第五晶体管M5的漏极连接输入模块P1、第三电容C3的第二端和第七晶体管M7的栅极；第六晶体管M6的栅极连接第二电容C2的第一端，第六晶体管M6的源极连接低电平端VGL，第六晶体管M6的漏极连接第二电容C2的第二端、第七晶体管M7的源极和移位寄存器单元的输出端Output；第七晶体管M7的栅极连接第三电容C3的第二端，第七晶体管M7的源极连接第二电容C2的第二端和移位寄存器单元的输出端Output，第七晶体管M7的漏极连接第三电容C3的第一端和高电平端VGH。

上述移位寄存器单元中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电容C1能够组成输入模块P1，第五晶体管M5、第六晶体管M6、第七晶体管M7、第二电容C2和第三电容C3能够组成输出模块P2。输入模块P1用于根据第一时钟信号端Clk1、第二时钟信号端Clk2和数据进位信号端STV输入的信号，向输出模块P2提供选择信号；输出模块P2用于根据输入模块P1提供的选择信号，选择输出高电平或低电平。

本发明提供的移位寄存器单元中，每个移位寄存器单元中只包含一级电路，且这一级电路包括7个晶体管和3个电容。与现有技术中需要设置两级电路且两级电路共包括12个晶体管和3个电容才能正常工作的移位寄存器单元相比，本发明中的移位寄存器单元利用包括7个晶体管和3个电容的一级电路就能够保证移位寄存器单元正常工作，从而简化了移位寄存器单元的电路结构。

需要说明的是，上述移位寄存器单元中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为N型晶体管或P型晶体管。请参阅图3，图3为与上述移位寄存器单元对应的信号时序图，下面将以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为N型晶体管为例，对移位寄存器单元的驱动方法进行说明，其中，晶体管开启，则晶体管的源极和漏极导通；晶体管关闭，晶体管的源极和漏极截止：

在A-B阶段(即第一阶段)，数据进位信号端STV与第一时钟信号端Clk1的信号均为低电平信号，第二时钟信号端Clk2的信号为高电平信号，第一晶体管M1的栅极和第二晶体管M2的栅极接收到第一时钟信号端Clk1发出的低电平信号，第一晶体管M1的源极和漏极导通，数据进位信号端STV的低电平信号通过第一晶体管M1传输至第三晶体管M3的栅极，第三晶体管M3的源极和漏极导通，第一时钟信号端Clk1的低电平信号通过第三晶体管M3传输至第四晶体管M4的源极，并为第一电容C1进行充电；第二晶体管M2的源极和漏极导通，低电平端VGL的低电平信号通过第二晶体管M2，为第一电容C1进行充电；数据进位信号端STV的低电平信号通过第一晶体管M1传输至第六晶体管M6的栅极，并为第二电容C2进行充电，第六晶体管M6的源极和漏极导通；数据进位信号端STV的低电平信号通过第一晶体管M1传输至第五晶体管M5的栅极，第五晶体管M5的源极和漏极导通，高电平端VGH的高电平信号为第三电容进行C3充电，高电平端VGH的高电平信号通过第五晶体管M5传输至第七晶体管M7的栅极，第七晶体管M7的源极和漏极截止；第四晶体管M4的栅极接收第二时钟信号端Clk2发出的高电平信号，第四晶体管M4的源极和漏极截止，因此第四晶体管M4的源极的低电平信号并不会影响第七晶体管M7栅极的高电平信号，从而使得第六晶体管M6开启，第七晶体管M7关闭，移位寄存器单元的输出Output为低电平信号。

在B-C阶段(即第二阶段)，第一时钟信号端Clk1和第二时钟信号端Clk2的信号均为高电平信号，数据进位信号端STV的信号为低电平信号，第一晶体管M1的栅极和第二晶体管M2的栅极接收到第一时钟信号端Clk1发出的高电平信号，第一晶体管M1的源极和漏极截止，第二晶体管M2的源极和漏极截止；由于第二电容C2在A-B阶段充电得到的低电平信号持续发生作用，使得第三晶体管M3的栅极接收到第二电容C2发出的低电平信号，第三晶体管M3的源极和漏极导通，第一时钟信号端Clk1发出的高电平信号通过第三晶体管M3传输至第四晶体管M4的源极，并为第一电容C1进行充电；第七晶体管M7的栅极接收到第四晶体管M4的源极传输的高电平信号，第七晶体管M7的源极和漏极截止；第五晶体管M5的栅极和第六晶体管M6的栅极接收到第二电容C2发出的低电平信号，第五晶体管M5的源极和漏极导通，第六晶体管M6的源极和漏极导通，第六晶体管M6持续开启，使得移位寄存器单元的输出端Output仍为低电平信号。

在C-D阶段(即第三阶段)，第一时钟信号端Clk1的信号为高电平信号，第二时钟信号端Clk2与数据进位信号端STV的信号均为低电平信号，第四晶体管M4的栅极接收第二时钟信号端Clk2发出的低电平信号，第四晶体管M4的源极和漏极导通，高电平端VGH为第三电容C3充电，第四晶体管M4的源极和漏极均为高电平信号，第七晶体管M7的栅极接收到第四晶体管M4的漏极的高电平信号，第七晶体管M7的源极和漏极截止；第二电容C2上的低电平信号持续作用，与B-C阶段相似，C-D阶段移位寄存器单元的输出端Output仍为低电平信号。

在D-E阶段(即第四阶段)，第二时钟信号端Clk2与数据进位信号端STV的信号均为高电平信号，第一时钟信号端Clk1的信号为低电平信号，第一晶体管M1的栅极和第二晶体管M2的栅极接收第一时钟信号端Clk1发出的低电平信号，第一晶体管M1的源极和漏极导通，第二晶体管M2的源极和漏极导通；数据进位信号端STV的高电平信号通过第一晶体管M1传输到第三晶体管M3的栅极、第五晶体管M5的栅极和第六晶体管M6的栅极，并为第二电容C2充电，第三晶体管M3的源极和漏极截止，第五晶体管M5的源极和漏极截止，第六晶体管M6的源极和漏极截止；低电平端VGL发出的低电平信号通过第二晶体管M2传输至第四晶体管M4的源极，并为第一电容C1充电；第三电容C3保持着C-D阶段的高电平信号，并传输至第七晶体管M7的栅极，第七晶体管M7的源极和漏极截止，但由于移位寄存器单元的输出端Output存在等效电容，该等效电容使得移位寄存器单元的输出端Output为高电平信号。

在E-F阶段(即第五阶段)，第一时钟信号端Clk1与数据进位信号端STV的信号均为高电平信号，第二时钟信号端Clk2的信号为低电平信号，第二电容C2保持着D-E阶段的高电平信号，第三晶体管M3的栅极、第五晶体管M5的栅极和第六晶体管M6的栅极接收到第二电容C2发出的高电平信号，第三晶体管M3的源极和漏极截止，第五晶体管M5的源极和漏极截止，第六晶体管M6的源极和漏极截止；第四晶体管M4的栅极接收第二时钟信号端Clk2发出的低电平信号，第四晶体管M4的源极和漏极导通；第一电容C1通过自身的自举功能，使得第四晶体管M4的源极为低电平信号，从而使得第七晶体管M7的栅极为低电平信号，并由低电平信号为第三电容C3进行充电，第七晶体管M7的源极和漏极导通，移位寄存器单元的输出端Output为高电平信号。

在F-G阶段(即第六阶段)，第二时钟信号端Clk2与数据进位信号端STV的信号均为高电平信号，第一时钟信号端Clk1的信号为低电平信号，第一晶体管M1的栅极和第二晶体管M2的栅极接收到第一时钟信号端Clk1发出的低电平信号，第一晶体管M1的源极和漏极导通，第二晶体管M2的源极和漏极导通，数据进位信号端STV的高电平信号通过第一晶体管M1传输至第三晶体管M3的栅极、第五晶体管M5的栅极和第六晶体管M6的栅极，并为第二电容C2进行充电，第三晶体管M3的源极和漏极截止，第五晶体管M5的源极和漏极截止，第六晶体管M6的源极和漏极截止；低电平端的低电平信号通过第二晶体管M2传输至第四晶体管M4的源极，并为第一电容C1进行充电；第三电容C3保持在E-F阶段的低电平，第七晶体管M7的源极和漏极导通，使得移位寄存器单元的输出端Output为高电平信号。

在G-H阶段(即第七阶段)，第一时钟信号端Clk1的信号为高电平信号，第二时钟信号端Clk2与数据进位信号端STV的信号均为低电平信号，第二电容C2保持在F-G阶段的高电平，第六晶体管的源极和漏极截止，第四晶体管M4的栅极接收第二时钟信号端Clk2发出的低电平信号，第四晶体管M4的源极和漏极导通，第一电容C1保持F-G阶段的低电平信号，第一电容C1的低电平信号通过第四晶体管M4传输至第七晶体管M7的栅极，第七晶体管M7的源极和漏极导通，使得移位寄存器单元的输出端Output为高电平信号。

在H-J阶段，第二时钟信号端Clk2的信号为高电平信号，第一时钟信号端Clk1与数据进位信号端STV的信号均为低电平信号，过程与A-B阶段相同，在此不再赘述。

在J-K阶段，第一时钟信号端Clk1与第二时钟信号端Clk2的信号均为高电平信号，数据进位信号端STV的信号为低电平信号，过程与B-C阶段相同，在此不再赘述。

需要说明的是，在本实施例中，通过调整数据进位信号端STV的信号的高电平的宽度，能够控制移位寄存器单元的输出端Output的信号的高电平的宽度，据进位信号端STV的信号的高电平的宽度越宽，移位寄存器单元的输出端Output的信号的高电平的宽度越宽。

实施例二

请参阅图4，本发明实施例还提供一种移位寄存器，该移位寄存器包括多级上述实施例中的移位寄存器单元，且除第一级移位寄存器单元外，其余每级移位寄存器单元的数据进位信号端STV连接与其相邻的上一级移位寄存器单元的本级输出端Output；除最后一级移位寄存器单元外，其余每级移位寄存器单元的本级输出端Output连接与其相邻的下一级移位寄存器单元的数据进位信号端STV。例如：如图4所示，第n级移位寄存器单元的输出端Output n与第(n+1)级移位寄存器单元的数据进位信号端STV(n+1)相连，第n级移位寄存器单元的输出端Output n与第(n+1)级移位寄存器单元的输出端Output(n+1)信号时序请参见图3。

需要说明的是，所述移位寄存器中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。

实施例三

本发明实施例还提供一种显示装置，所述显示装置包括上述实施例中的移位寄存器，所述显示装置中的移位寄存器与上述实施例中的移位寄存器具有的优势相同，此处不再赘述。具体的，显示装置可以为有机发光二极管显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种移位寄存器单元，其特征在于，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容和第三电容；

其中，所述第一晶体管，其栅极连接第一时钟信号端、所述第二晶体管的栅极和所述第三晶体管的漏极，其源极连接所述第三晶体管的栅极、所述第五晶体管的栅极、所述第六晶体管的栅极和所述第二电容的第一端，其漏极连接数据进位信号端；

所述第二晶体管，其源极连接低电平端，其漏极连接所述第四晶体管的源极、所述第三晶体管的源极和所述第一电容的第一端；

所述第三晶体管，其漏极连接所述第一时钟信号端；

所述第四晶体管，其栅极连接第二时钟信号端和所述第一电容的第二端，其源极连接所述第一电容的第一端，其漏极连接所述第五晶体管的漏极、所述第七晶体管的栅极和所述第三电容的第二端；

所述第五晶体管，其栅极连接所述第二电容的第一端和所述第六晶体管的栅极，其源极连接所述第三电容的第一端、所述第七晶体管的漏极和高电平端，其漏极连接所述第三电容的第二端和所述第七晶体管的栅极；

所述第六晶体管，其栅极连接所述第二电容的第一端，其源极连接低电平端，其漏极连接所述第二电容的第二端、所述第七晶体管的源极和所述移位寄存器单元的输出端；

所述第七晶体管，其栅极连接所述第三电容的第二端，其源极连接所述第二电容的第二端和所述移位寄存器单元的输出端，其漏极连接第三电容的第一端和高电平端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为N型晶体管或P型晶体管。

3.一种驱动权利要求1所述的移位寄存器单元的方法，其特征在于，包括：

第一阶段，数据进位信号端的信号与第一时钟信号端的信号均为低电平信号，第二时钟信号端的信号为高电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号开启第六晶体管，并为所述第二电容进行充电，使得所述移位寄存器单元的输出为低电平信号；

第二阶段，所述第一时钟信号端的信号和所述第二时钟信号端的信号均为高电平信号，所述数据进位信号端的信号为低电平信号，所述第二电容将在所述第一阶段保持的低电平信号提供给所述第六晶体管，并开启所述第六晶体管，使得所述移位寄存器单元的输出为低电平信号；

第三阶段，所述第一时钟信号端的信号为高电平信号，所述第二时钟信号端的信号与所述数据进位信号端的信号均为低电平信号，高电平端的高电平信号为第三电容进行充电，所述第二电容将在所述第二阶段保持的低电平信号提供给所述第六晶体管，并开启所述第六晶体管，使得所述移位寄存器单元的输出为低电平信号；

第四阶段，所述第二时钟信号端的信号与所述数据进位信号端的信号均为高电平信号，所述第一时钟信号端的信号为低电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号关闭第六晶体管，并为所述第二电容进行充电，所述第三电容将在所述第三阶段保持的高电平信号提供给所述第七晶体管，并关闭所述第七晶体管，所述移位寄存器单元的输出端的等效电容使得所述移位寄存器单元的输出为低电平信号为高电平信号；

第五阶段，所述第一时钟信号端与所述数据进位信号端的信号均为高电平信号，所述第二时钟信号端的信号为低电平信号，所述第二电容将在所述第四阶段保持的高电平信号提供给所述第六晶体管，并关闭所述第六晶体管，所述第一电容的自举功能使得第四晶体管的源极为低电平信号，第四晶体管开启，为所述第三电容进行充电，并开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号；

第六阶段，所述第二时钟信号端与所述数据进位信号端的信号均为高电平信号，所述第一时钟信号端的信号为低电平信号，所述数据进位信号端的信号与所述第一时钟信号端的信号关闭第六晶体管，所述数据进位信号端的信号通过第一晶体管为所述第二电容进行充电，低电平端通过第二晶体管为所述第一电容进行充电，所述第三电容将在所述第五阶段保持的低电平信号提供给所述第七晶体管，开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号；

第七阶段，所述第一时钟信号端的信号为高电平信号，所述第二时钟信号端与所述数据进位信号端的信号均为低电平信号，所述第二电容将在所述第六阶段保持的高电平信号提供给所述第六晶体管，并关闭所述第六晶体管，所述第二时钟信号端的低电平信号开启所述第四晶体管，所述第一电容将在所述第六阶段保持的低电平信号提供给所述第七晶体管，并开启所述第七晶体管，使得所述移位寄存器单元的输出为高电平信号。

4.一种移位寄存器，其特征在于，包括多级上述权利要求1-2中任意一项所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每级移位寄存器单元的数据进位信号端连接与其相邻的上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每级移位寄存器单元的本级输出端连接与其相邻的下一级移位寄存器单元的数据进位信号端。

5.一种显示装置，其特征在于，包括上述权利要求4所述的移位寄存器。