KR101217079B1 - 표시장치 - Google Patents
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Abstract
표시장치의 게이트 구동회로에서, 회로부는 배선부를 통해 외부로부터 다수의 신호를 입력받는다. 회로부는 서로 종속적으로 연결되어 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하는 다수의 스테이지로 이루어진다. 배선부는 다수의 스테이지 중 적어도 두 개 이상의 스테이지에 연결된 하나 이상의 제1 신호배선, 다수의 스테이지 중 첫 번째 스테이지에 연결된 제2 신호배선 및 다수의 스테이지 중 마지막 스테이지에 연결된 제3 신호배선을 포함한다. 제1 신호배선은 제3 신호배선과 회로부와의 사이에 위치한다. 따라서, 게이트 구동회로로 제공되는 신호의 왜곡을 방지할 수 있고, 그 결과 게이트 구동회로의 오동작을 방지할 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 평면도이다.
도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 3은 도 1에 도시된 게이트 구동회로의 블록도이다.
도 4는 도 3에 도시된 배선부의 확대도이다.
도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 배선부의 확대도이다.
도 7은 본 발명의 또 다른 실시예에 따른 배선부의 확대도이다.
도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 배선부와 표시영역의 일부분의 확대도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 대향기판 110 : 제1 베이스 기판
120 : 블랙 매트릭스 200 : 어레이 기판
210 : 제2 베이스 기판 220 : 박막 트랜지스터
230 : 게이트 절연막 240 : 보호막
250 : 게이트 구동회로 260 : 데이터 구동회로
300 : 액정층 350 : 실런트
400 : 액정표시패널
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 신호 지연을 방지할 수 있는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 영상을 표시하기 위한 액정표시패널을 구비한다. 액정표시패널은 영상을 표시하는 표시영역 및 표시영역에 인접하는 주변영역으로 이루어진다. 표시영역에는 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 화소가 구비된다. 화소 각각은 박막 트랜지스터 및 액정 커패시터로 이루어진다. 한편, 주변영역에는 게이트 라인들에 게이트신호를 출력하는 게이트 구동회로 및 데이터 라인들에 데이터신호를 출력하는 데이터 구동회로가 구비된다.
게이트 구동회로는 표시영역에 박막 트랜지스터를 형성하기 위한 박막 공정을 통해 동시에 액정표시패널의 주변영역에 형성된다. 한편, 데이터 구동회로는 칩에 내장되어 주변영역 상에 실장된다. 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함하고, 스테이지 각각은 대응하는 게이트 라인에 연결되어 게이트 신호를 출력한다. 게이트 구동회로는 쉬프트 레지스터의 다수의 스테이지에 각종 신호를 제공하는 신호배선들을 더 포함한다.
신호배선들을 다수의 스테이지에 전기적으로 연결되어야 하므로, 신호배선들끼리 서로 절연되게 교차하는 경우가 발생한다. 이때, 신호배선들끼리 교차된 부분이 증가하면, 신호배선으로 제공된 신호가 지연되거나, 신호 간섭에 의해서 신호가 왜곡되게 된다. 이와 같은 신호 지연이나 신호 간섭은 게이트 구동회로의 오동작을 유발한다.
따라서, 본 발명의 목적은 오동작을 방지할 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 표시장치는 표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널은 다수의 게이트 라인 및 다수의 데이터 라인이 구비되어 게이트 신호와 데이터 신호를 입력받는 어레이 기판 및 상기 어레이 기판과 마주하는 대향기판으로 이루어져 영상을 표시한다.
상기 게이트 구동회로는 외부로부터 다수의 신호를 입력받는 배선부 및 상기 배선부를 통해 상기 다수의 신호를 입력받는 회로부를 포함한다. 상기 회로부는 서로 종속적으로 연결되어 상기 다수의 게이트 라인에 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지로 이루어진다. 여기서, 상기 게이트 구동회로는 상기 어레이 기판에 박막 공정을 통해 형성된다. 상기 배선부는 하나 이상의 제1 신호배선, 제2 및 제3 신호배선을 포함한다. 상기 제1 신호배선은 상기 다수의 스테이지 중 적어도 두 개 이상의 스테이지에 전기적으로 연결된다. 상기 제2 신호배선은 상 기 다수의 스테이지 중 첫 번째 스테이지에만 전기적으로 연결된다. 상기 제3 신호배선은 상기 다수의 스테이지 중 마지막 스테이지에만 전기적으로 연결된다. 여기서, 상기 제1 신호배선은 상기 제3 신호배선과 상기 회로부와의 사이에 위치한다.
상기 데이터 구동회로는 상기 어레이 기판 상에 칩 형태로 실장되어, 상기 다수의 데이터 라인에 데이터 신호를 제공한다.
이러한 표시장치에 따르면, 상기 제3 신호배선이 상기 제1 신호배선보다 외곽에 위치하므로, 게이트 구동부로 제공되는 신호의 왜곡을 방지할 수 있고, 그 결과 게이트 구동부의 오동작을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 평면도이고, 도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(400)는 대향기판(100), 어레이 기판(200) 및 액정층(300)으로 이루어진 액정표시패널을 포함한다. 상기 대향기판(100)은 제1 베이스 기판(110) 및 블랙 매트릭스(120)을 구비한다.
상기 제1 베이스 기판(110)은 투명한 유리 기판이고, 표시영역(A1)과 상기 표시영역(A1)에 인접한 주변영역(A2)으로 구분된다. 상기 블랙 매트릭스(120)는 차광성 물질로 이루어지고, 상기 주변영역(A2)에 형성된다. 도면에 도시하지는 않았지만, 상기 블랙 매트릭스(120)는 상기 표시영역(A1) 중 비유효 영역에 더 형성될 수 있다. 여기서, 상기 블랙 매트릭스(120)는 크롬(Cr)과 같은 금속 물질로 이루어질 수 있다.
상기 대향기판(100)은 상기 제1 베이스 기판(110)과 상기 블랙 매트릭스(120) 상에 형성된 공통전극(미도시)을 더 포함한다. 상기 공통전극은 투명성 도전 물질로 이루어진다.
상기 어레이 기판(200)은 제2 베이스 기판(210) 및 화소 어레이를 포함한다. 상기 화소 어레이는 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 박막 트랜지스터(220) 및 화소전극(미도시)로 이루어진다. 여기서, n과 m은 1 이상의 자연수이다. 상기 제2 베이스 기판(210)은 상기 제1 베이스 기판(110)과 마주한다. 상기 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 박막 트랜지스터(220) 및 화소전극은 박막 공정을 통해 상기 표시영역(A1)에 대응하여 상기 제2 베이스 기판(210) 상에 매트릭스 형태로 형성된다.
상기 다수의 게이트 라인(GL1 ~ GLn)은 상기 다수의 데이터 라인(DL1 ~ DLm)과 절연되게 교차하고, 상기 다수의 게이트 라인(GL1 ~ GLn)과 다수의 데이터 라인(DL1 ~ DLm)에 의해서 정의된 화소영역에는 상기 박막 트랜지스터(220)와 화소전극이 구비된다. 상기 박막 트랜지스터(220)는 대응하는 게이트 라인에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소오스 전극 및 화소전극에 연결된 드레인 전극을 포함한다. 상기 화소전극은 상기 액정층(300)을 사이에 두고 상기 대향 기판(100)에 형성된 상기 공통전극과 마주하여 액정 커패시터(Clc)를 형성한다.
또한, 상기 어레이 기판(200)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게 이트 신호를 순차적으로 제공하기 위한 게이트 구동회로(250)가 구비된다. 상기 게이트 구동회로(250)는 상기 박막 공정을 통해 상기 주변영역(A2)에 대응하여 상기 제2 베이스 기판(210) 상에 형성된다.
상기 제2 베이스 기판(210) 상에는 데이터 구동회로가 내장된 칩이 실장된다. 상기 칩은 상기 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결되어 데이터 신호를 제공한다.
한편, 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이에는 실런트(350)가 개재되고, 열 압착 공정을 통해 상기 대향 기판(100)과 상기 어레이 기판(200)이 상기 실런트(350)에 의해서 결합된다. 특히, 상기 실런트(350)는 상기 게이트 구동회로(250)의 상부에 형성되어 상기 게이트 구동회로(250)를 커버한다. 따라서, 상기 실런트(350)는 상기 게이트 구동회로(250)와 상기 공통전극과의 사이에서 생성되는 기생 커패시턴스를 감소시킨다.
이후, 액정 물질이 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이의 공간에 주입되면, 상기 액정층(300)이 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이에 형성된다.
도 3은 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3을 참조하면, 상기 게이트 구동회로(250)는 회로부(CS) 및 상기 회로부(CS)에 인접하여 구비된 배선부(LS)를 포함한다.
상기 회로부(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)를 순차적으로 출력한 다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE), 캐리단자(CR) 및 출력단자(OUT)를 포함한다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제1 입력단자(IN1)에는 이전 스테이지의 전단 게이트 신호가 입력된다. 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 회로부(CS)의 동작이 개시하는 상기 개시신호(STV)가 제공된다.
한편, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제2 입력단자(IN2)에는 다음 스테이지의 후단 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위한 더미 스테이지이다. 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 후단 캐리신호 대신에 상기 개시신호(STV)가 제공된다.
상기 제1 내지 제n 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에는 상기 오프전압(Voff)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.
상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭(CKV)이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)로부터 출력된 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.
한편, 상기 배선부(LS)는 제1 개시신호배선(SL1), 제2 개시신호배선(SL1`), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배선(SL4) 및 리셋배선(SL5)을 포함한다.
상기 제1 개시신호배선(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1)로 제공한다. 상기 제1 개시신호배선(SL1)은 상기 제1 입력단자(IN1)에 직접적으로 연결된다. 상기 제2 개시신호배선(SL1`)은 외부로부터 제공된 상기 개시신호(STV)를 상기 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다. 상기 제2 개시신호배선(SL1`)은 상기 제2 입력단자에 직접적으로 연결된다. 또한, 상기 제1 개시신호배선(SL1)과 상기 제2 개시 신호배선(SL1`)은 서로 전기적으로 연결된다.
한편, 상기 제1 클럭배선(SL2)은 외부로부터 제공된 상기 제1 클럭(CKV)을 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 제1 클럭단자(CK1) 및 짝수번째 스테이지(SRC2,..., SRCn)의 제2 클럭단자(CK2)로 제공한다. 상기 제2 클럭배선(SL3)은 외부로부터 제공된 상기 제2 클럭(CKVB)을 짝수번째 스테이지(SRC2,..., SRCn)의 제1 클럭단자(CK1) 및 홀수번째 스테이지(SRC1, SRC3,..., SRCn+1)의 제2 클럭단자(CK2)로 제공한다.
또한, 상기 오프전압배선(SL4)은 외부로부터 제공된 오프전압(Voff)을 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)로 제공한다. 상기 리셋배선(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
도 3에 도시된 바와 같이, 상기 리셋배선(SL5), 제2 클럭배선(SL3), 제1 클럭배선(SL2), 오프전압배선(SL4) 및 제2 개시신호배선(SL1`)의 순으로 상기 회로부(CS)에 인접하여 배치된다.
이후, 도 4를 참조하여 상기 배선부(LS)의 구조를 구체적으로 설명하기로 한다.
도 4는 도 3에 도시된 배선부의 확대도이고, 도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 4를 참조하면, 상기 배선부(LS)에서 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)은 서로 평행하게 배치된다. 상기 배선부 (LS)는 상기 제2 개시신호배선(SL1`)으로부터 연장된 제1 패드(P1), 상기 오프전압배선(SL4)으로부터 연장된 제2 패드(P2), 제1 및 제2 클럭배선(SL2, SL3)으로부터 각각 연장된 제3 및 제4 패드(P3, P4)를 더 포함한다. 따라서, 상기 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)은 상기 제1 내지 제4 패드(P1, P2, P3, P4)를 통해 개시신호(STV), 오프전압(Voff), 제1 및 제2 클럭(CK, CKB)을 각각 입력받는다.
상기 배선부(LS)는 제1, 제2 및 제3 연결배선(CL1, CL2, CL3)을 더 포함한다. 상기 제1 연결배선(CL1)은 상기 오프전압배선(SL4)을 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에 전기적으로 연결시킨다. 상기 제2 연결배선(CL2)은 상기 제1 클럭배선(SL2)을 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1) 및 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)에 전기적으로 연결시킨다. 또한, 상기 제3 연결배선(CL3)은 상기 제2 클럭배선(SL3)을 상기 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1) 및 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2)에 전기적으로 연결시킨다.
이와 같이, 상기 제2 개시신호배선(SL1`)이 다른 신호배선들보다 상기 회로부(CS)로부터 가장 이격되게 배치되므로, 상기 제2 개시신호배선(SL1`)은 상기 다른 신호배선들과 상기 회로부(CS)를 연결시키는 연결배선들과 교차하지 않는다. 따라서, 상기 회로부(CS)로 제공되는 신호 왜곡을 방지할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 상기 제2 개시신호배선(SL1`), 오프전압 배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)은 제1 금속층으로부터 형성되어, 상기 제2 베이스 기판(210)의 바로 위에 형성된다. 다음, 상기 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3) 및 제1 베이스 기판(210)은 게이트 절연막(230)에 의해서 커버된다. 상기 게이트 절연막(230) 위로 상기 제1 개시신호배선(SL1), 제1 내지 제3 연결배선(CL1, CL2, CL3)이 형성된다. 여기서, 상기 제1 개시신호배선(SL1), 제1 내지 제3 연결배선(CL1, CL2, CL3)은 제2 금속층으로부터 형성된다. 이후, 상기 제1 개시신호배선(SL1), 제1 내지 제3 연결배선(CL1, CL2, CL3) 및 게이트 절연막(230)은 보호막(240)에 의해서 커버된다.
상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)은 제1 콘택영역(C1)에서 전기적으로 연결되고, 상기 제1 클럭배선(SL2)과 상기 제2 연결배선(CL2)은 제2 콘택영역(C2)에서 전기적으로 연결되며, 상기 제2 클럭배선(SL3)과 상기 제3 연결배선(CL3)은 제3 콘택영역(C4)에서 전기적으로 연결된다. 또한, 상기 제1 개시신호배선(SL1)과 상기 제2 개시신호배선(SL1`)은 제4 콘택영역(C4)에서 전기적으로 연결된다. 따라서, 제1 개시신호배선(SL1)은 상기 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)과 절연되게 교차한다.
도 6은 본 발명의 다른 실시예에 따른 배선부의 확대도이다.
도 6에 도시된 구성요소 중 도 4에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 배선부(LS)에서 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)은 서로 평행하 게 배치된다. 제1 개시신호배선(SL1)은 상기 제2 개시신호배선(SL1`)과 소정의 간격으로 이격되어 상기 제2 개시신호배선(SL1)보다 상기 회로부(CS)에 인접하여 배치된다. 또한, 상기 제1 개시신호배선(SL1)은 상기 제2 개시신호배선(SL1`)과 전기적으로 절연된다.
상기 배선부(LS)는 상기 제1 내지 제4 패드(P1, P2, P3, P4) 이외에 제5 패드(P1`)를 더 포함한다. 상기 제1 패드(P1)는 상기 제2 개시신호배선(SL1`)으로부터 연장되고, 상기 제2 패드(P2)는 상기 오프전압배선(SL4)으로부터 연장된다. 또한, 상기 제3 및 제4 패드(P3, P4)는 제1 및 제2 클럭배선(SL2, SL3)으로부터 각각 연장된다. 상기 제5 패드(P1`)는 상기 제1 개시신호배선(SL1)으로부터 연장된다. 따라서, 상기 제1 및 제2 개시신호배선(SL1. SL1`)은 상기 제1 및 제5 패드(P1, P1`)를 통해 상기 개시신호(STV)를 각각 입력받는다.
여기서, 상기 제1 개시신호배선(SL1)은 상기 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)과 동일한 금속층으로부터 형성된다.
이와 같이, 상기 제1 개시신호배선(SL1)은 상기 제2 개시신호배선(SL1`)의 패드(P1)와 다른 패드(P1`)를 통해 상기 개시신호(STV)를 입력받기 때문에, 상기 제1 개시신호배선(SL1)이 다른 신호배선들과 교차하는 것을 방지할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 배선부의 확대도이고, 도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다. 단, 도 7 및 도 8에 도시된 구성요소 중 도 4 내지 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동 일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 배선부(LS)에서 제2 개시신호배선(SL1`), 오프전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)은 서로 평행하게 배치된다.
상기 제1 개시신호배선(SL1), 제2 개시신호배선(SL1`), 제1 및 제2 클럭배선(SL2, SL3)은 제1 금속층으로부터 형성되어, 상기 제2 베이스 기판(210)의 바로 위에 형성된다. 다음, 상기 제1 개시신호배선(SL1), 상기 제2 개시신호배선(SL1`), 제1 및 제2 클럭배선(SL2, SL3) 및 제1 베이스 기판(210)은 게이트 절연막(230)에 의해서 커버된다. 상기 게이트 절연막(230) 위로 상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1, CL2, CL3)이 형성된다. 여기서, 상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1, CL2, CL3)은 제2 금속층으로부터 형성된다. 이후, 상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1, CL2, CL3) 및 게이트 절연막(230)은 보호막(240)에 의해서 커버된다.
상기 제1 클럭배선(SL2)과 상기 제2 연결배선(CL2)은 제2 콘택영역(C2)에서 전기적으로 연결되고, 상기 제2 클럭배선(SL3)과 상기 제3 연결배선(CL3)은 제3 콘택영역(C4)에서 전기적으로 연결된다. 한편, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)은 일체로 형성된다. 따라서, 도 4의 실시예와 달리 본 실시예에서 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택영역이 제거된다. 이로써, 상기 오프전압배선(SL4)의 콘택영역에서 발생하는 부식을 방지할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 배선부와 표시영역의 일부분의 확대도이다.
도 9를 참조하면, 주변영역(A2)에는 상기 배선부(LS)에 인접하여 제1 및 제2 리페어 배선(RL1, RL2)이 더 구비된다. 상기 제1 및 제2 리페어 배선(RL1, RL2)은 표시영역(A1)에 형성된 제1 및 제2 게이트 라인(GL1, GL2)과 동일한 금속층으로부터 형성된다. 상기 제1 및 제2 리페어 배선(RL1, RL2)은 상기 배선부(LS)의 외곽에 구비되고, 상기 표시영역(A1)으로 연장되어 상기 표시영역(A1)에 형성된 데이터 라인들(DL1, DL2)의 제1 및 제2 단부와 절연되게 교차한다. 특히, 상기 배선부(LS)의 신호배선들 중 상기 제2 개시신호배선(SL1`)이 상기 제1 및 제2 리페어 배선(RL1, RL2)과 가장 인접한다.
상기 데이터 라인들(DL1, DL2) 중 단선된 데이터 라인은 리페어 공정을 통해 상기 제1 리페어 배선(RL1)과 전기적으로 연결된다. 일반적으로, 상기 리페어 공정은 상기 단선된 데이터 라인과 상기 제1 리페어 배선(RL1)이 교차된 영역에 레이저를 조사하여 상기 단선된 데이터 라인과 상기 제1 리페어 배선(RL1)을 전기적으로 연결시키는 공정이다. 따라서, 상기 단선된 데이터 라인의 제1 단부로 제공된 데이터 신호는 상기 제1 리페어 배선(RL1)을 경유하여 제2 단부로 제공된다. 이로써, 데이터 라인의 단선에 의한 표시패널의 라인 불량의 리페어가 가능하다.
이후, 또 다른 데이터 라인이 단선되면 상기 제2 리페어 배선(RL1)을 이용하여 단선된 데이터 라인을 리페어할 수 있다.
이와 같은 표시장치에 따르면, 마지막 스테이지의 제2 입력단자에 개시신호를 제공하는 제2 개시신호배선은 오프전압배선, 제1 및 제2 클럭배선보다 외곽에 위치한다.
따라서, 상기 제2 개시신호배선과 제1 내지 제3 연결배선의 오버랩을 방지할 수 있고, 상기 제1 내지 제3 연결배선을 통해 게이트 구동부로 제공되는 신호의 왜곡을 방지할 수 있다. 그 결과, 게이트 구동부 및 표시장치의 오동작을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 다수의 게이트 라인 및 다수의 데이터 라인이 구비되어 게이트 신호와 데이터 신호를 입력받는 어레이 기판 및 상기 어레이 기판과 마주하는 대향기판으로 이루어져 영상을 표시하는 표시패널;외부로부터 다수의 신호를 입력받는 배선부 및 상기 배선부를 통해 상기 다수의 신호를 입력받고 서로 종속적으로 연결되어 상기 다수의 게이트 라인에 상기 게이트 신호를 순차적으로 출력하는 다수의 스테이지로 이루어진 회로부를 포함하는 게이트 구동회로; 및상기 다수의 데이터 라인에 데이터 신호를 제공하는 데이터 구동회로를 포함하고,상기 배선부는,상기 다수의 스테이지 중 적어도 두 개 이상의 스테이지에 전기적으로 연결된 적어도 하나 이상의 제1 신호배선;상기 다수의 스테이지 중 첫 번째 스테이지에 전기적으로 연결된 제2 신호배선; 및상기 다수의 스테이지 중 마지막 스테이지에 전기적으로 연결된 제3 신호배선을 포함하고,상기 제1 신호배선은 상기 제3 신호배선과 상기 회로부와의 사이에 위치하여 상기 외부로부터 입력받는 신호를 상기 스테이지에 제공하는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 제2 신호배선은 상기 제3 신호배선과 전기적으로 연결되고,상기 배선부는 상기 제3 신호배선으로부터 연장되고, 외부로부터 개시신호를 입력받는 패드를 더 포함하는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 배선부는,상기 제2 신호배선으로부터 연장되어 외부로부터 상기 다수의 신호 중 개시신호를 입력받는 제1 패드;상기 제3 신호배선으로부터 연장되어 외부로부터 상기 개시신호를 입력받는 제2 패드; 및상기 제1 신호배선으로부터 연장되어 외부로부터 상기 다수의 신호를 입력받는 제3 패드를 더 포함하고,상기 제3 패드는 상기 제1 패드와 상기 제2 패드와의 사이에 위치하는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 제2 신호배선은 상기 첫 번째 스테이지의 동작을 개시하는 개시신호를 입력받아 상기 첫 번째 스테이지의 입력단자로 제공하고,상기 제3 신호배선은 상기 개시신호를 입력받아 상기 마지막 스테이지의 제어단자로 제공하는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 제1 신호배선은,상기 다수의 스테이지에 제1 클럭을 제공하는 제1 클럭배선;상기 다수의 스테이지에 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 제공하는 제2 클럭배선; 및상기 다수의 스테이지에 오프전압을 제공하는 오프전압배선을 포함하는 것을 특징으로 하는 표시장치.
- 제5항에 있어서, 상기 제1 신호배선은 다수의 스테이지 중 마지막 스테이지로부터 출력된 게이트 신호를 상기 다수의 스테이지로 제공하여 상기 다수의 스테이지를 리셋시키기 위한 리셋배선을 더 포함하는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 어레이 기판은 표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되고,상기 표시영역에는 상기 게이트 라인과 데이터 라인에 전기적으로 연결되어 상기 게이트 신호와 데이터 신호를 입력받는 화소 어레이가 박막 공정을 통해 구비되고,상기 주변영역에는 상기 게이트 구동회로가 상기 박막 공정을 통해 상기 화소 어레이와 동시에 형성되는 것을 특징으로 하는 표시장치.
- 제1항에 있어서, 상기 어레이 기판은 상기 다수의 데이터 라인의 제1 및 제2 단부와 절연되게 교차하여 상기 다수의 데이터 라인 중 단선된 데이터 라인과 전기적으로 연결되는 리페어 배선을 더 포함하고,상기 제3 신호배선은 상기 리페어 배선의 일부분과 상기 제1 신호배선과의 사이에 위치하는 것을 특징으로 하는 표시장치.
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