TWI399038B - Delay synchronous circuit and semiconductor integrated circuit device - Google Patents

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Description

延遲同步電路及半導體積體電路裝置
本發明係與延遲同步電路、及使用其之半導體積體電路裝置有關，且特別與延遲同步電路之誤動作避免技術有關。
就本發明者所研究之技術而言，譬如，在延遲同步電路方面有以下之技術。
通常，在半導體積體電路裝置中，為了取得基準信號(振盪子之輸出信號)、及處理資料之邏輯電路之動作時脈的同步，而搭載延遲同步電路(DLL)。又，近年來，隨著半導體積體電路裝置之高速化，亦使邏輯電路之動作時脈高速化，因此，在上述延遲同步電路(DLL)使用非專利文獻1所記載之可輸出輸入信號頻率之遞倍時脈的邊緣組合器型DLL。
為了達成此DLL所期待之動作，而在DDL迴路內採取對策，此點為一般所知。譬如，專利文獻1~4中揭示了DLL誤動作避免技術。
在專利文獻1中揭示了如下技術：在基準時脈與相位比較器的輸入之間設置控制電路，藉由該控制電路，將基準時脈之1時脈分予以掩蔽(譬如，參考專利文獻1之圖2等)。
在專利文獻2中揭示了如下技術：在基準時脈與相位比較器的輸入之間設置比較器致能信號產生器，藉由該比較器致能信號產生器而控制基準時脈之輸入(譬如，參考專利文獻2之圖3等)。
在專利文獻3中揭示了如下技術：在回授信號與相位比較器的輸入之間設置擬真之緩衝器，以調整與基準時脈輸入間之延遲時間之差(譬如，參考專利文獻3之圖63等)。
[專利文獻1]日本特開2005－311543號公報[專利文獻2]日本特開2005－251370號公報[專利文獻3]日本特開2001－056723號公報[專利文獻4]日本特開2002－64371號公報
[非專利文獻1]George Chien等，「PCS應用之使用以DLL為基礎之頻率倍增器技術的900－MHz本地振盪器」(A 900－MHz Local Oscillator using a DLL－based Frequency Multiplier Technique for PCS Application)(ISSCC)，2000年，p.105。
然而，本發明者針對前述延遲同步電路之技術進行研究後，發現以下之結果。
圖20及圖21係顯示作為本發明之前提而研究之延遲同步迴路之結構例。在圖20及圖21所示之延遲同步迴路1中，輸出信號(Fo)必須為基準信號(Fr)之1週期分之延遲量才行。為了達成之，相位頻率比較器(PFD)11中之基準信號(Fr)與輸出信號(Fo)之相位比較的對應關係必須錯開1週期分才行。
圖22係顯示延遲同步迴路1之時序圖。在延遲同步迴路1方面，基準信號(Fr)之第2時脈之上昇邊緣(b)、及輸出信號(Fo)之第1時脈之上昇邊緣(c)必須成為相位比較的對應關係才行。然而，如基準信號(Fr)之第1時脈之上昇邊緣(a)、及輸出信號(Fo)之第1時脈之上昇邊緣(c)為相位比較的對應關係，則輸出信號(Fo)較快，如此一來，原本Dn信號之脈衝寬度必須比Up信號之脈衝寬度為寬才行，卻變成Up信號之脈衝寬度較寬，因此產生誤動作。
為了避免此一誤動作，而採取圖20(第1結構例)及圖21(第2結構例)所示之對策。
圖20所示第1結構例之延遲同步迴路1包含相位頻率比較器(PFD)11、電荷幫浦(CP)12、迴路濾波器(LP)13、電壓控制延遲線(VCDL)14、及控制電路(CNT)2。
該對策係：藉由使基準信號(Fr)及相位頻率比較器11之間介在著控制電路2，以產生將輸入信號(Fr)之第1時脈之脈衝掩蔽而作修正之基準信號(Fr')，並實施修正後之基準信號(Fr')及輸出信號(Fo)之相位比較；藉由此方式，以避免延遲同步迴路之誤動作。
圖23係顯示圖20所示第1結構例之動作例。藉由控制電路2，輸入信號(Fr)係被變換為修正後之基準信號(Fr')。相位頻率比較器11將修正後之基準信號(Fr')及輸出信號(Fo)進行比較，因此，基準信號(Fr)之第2時脈之上昇邊緣(b)、及輸出信號(Fo)之第1時脈之上昇邊緣(c)成為相位比較的對應關係。
然而，在基準信號(Fr)與修正後之基準信號(Fr')之間，係被加算控制電路2所產生之延遲。此控制電路2之延遲，對延遲同步迴路而言係成為恆常相位誤差，而造成如下問題：無法產生所期望之頻率等，無法實施正確之時脈動作。
又，圖21所示第2結構例之延遲同步迴路1包含相位頻率比較器(PFD)11、電荷幫浦(CP)12、迴路濾波器(LP)13、電壓控制延遲線(VCDL)14、控制電路(CNT)2、及控制電路(CNT)3。再者，係構成為，基準信號(Fr)及相位頻率比較器11之間介在著控制電路(CNT)2；輸出信號(Fo)及相位頻率比較器11之間介在著控制電路(CNT)3。
圖24係顯示圖21所示第2結構例之動作例。在第2結構例中，為了避免恆常相位誤差，而追加控制電路(CNT)3；而該恆常相位誤差係因在第1結構例上成為問題之基準信號(Fr)、及修正後之基準信號(Fr')之間的延遲所導致者。再者，實施如下對策：在輸出信號(Fo)與修正後之輸出信號(Fo')之間，產生與基準信號(Fr)及修正後之基準信號(Fr')之間的延遲相同時間之延遲。
然而，在控制電路(CNT)2方面係實施如下動作：在基準信號(Fr)及修正後之基準信號(Fr')之間，將基準信號(Fr)之最初之1時脈掩蔽，而從第2時脈起輸出基準信號(Fr)。另一方面，在控制電路(CNT)3方面，係實施輸出修正後之輸出信號(Fo')之動作，作為將輸出信號(Fo)延遲某一一定時間後之信號。
因而，由於控制電路(CNT)2與控制電路(CNT)3實施不同之動作，故電路結構不同。其結果為，由於控制電路(CNT)2與控制電路(CNT)3之延遲時間並不完全一致，而導致控制電路(CNT)2與控制電路(CNT)3之延遲時間的差成為如同延遲同步迴路1之恆常相位誤差之結果。
因此，本發明之目的在於提供一種在延遲同步電路方面，不產生恆常相位誤差，而可避免延遲同步迴路之誤動作之技術。
本發明之前述暨其他目的及新穎特徵由本說明書之記述及附圖當可充分理解。
在本申請案所揭示之發明中，如將具代表性者之概要作簡單說明，係如下所示。
亦即，本發明之延遲同步電路及半導體積體電路裝置除延遲同步迴路外，並包含控制電路；在延遲同步迴路之相位比較上，係從前述控制電路將控制信號輸出至前述延遲同步迴路，以便基準信號(Fr)與輸出信號(Fo)之相位比較的對應關係錯開設定週期分。
具體而言，本發明之延遲同步電路之特徵為包含：相位比較器；及延遲線，其係依據前述相位比較器之輸出，使賦予基準信號之延遲時間變化，將延遲後之基準信號作為輸出信號予以輸出，並將前述輸出信號作為回授信號而賦予前述相位比較器者；且構成為：前述基準信號、來自前述延遲線之前述回授信號及控制信號輸入至前述相位比較器；而控制信號係控制前述相位比較器所實施之前述基準信號與前述回授信號之相位比較動作之開始時點者；前述基準信號輸入至前述延遲線之時點及前述基準信號輸入至前述相位比較器之時點約略相同。
根據本發明，可避免延遲同步迴路之誤動作。
以下，依據圖式詳細說明本發明之實施型態。再者，在用於說明實施型態之全部圖式中，同一構件原則上賦予同一符號，省略其重複說明。
(第1實施型態)
圖1係顯示與本發明之第1實施形態有關之延遲同步電路之結構。
本第1實施形態之延遲同步電路係至少包含相位比較器11及延遲線14而成者，該延遲線14係依據相位比較器11之輸出，使賦予基準信號之延遲時間變化，將延遲後之基準信號作為輸出信號予以輸出，並將該輸出信號作為回授信號而賦予相位比較器11者。構成為：基準信號(Fr)、來自延遲線14之回授信號及控制信號(S)輸入至相位比較器11，該控制信號(S)係控制相位比較器11所實施之基準信號(Fr)及回授信號之相位比較動作之開始時點者。又，基準信號(Fr)輸入至延遲線14之時點及基準信號(Fr)輸入至相位比較器11之時點約略相同。
更理想狀態為，延遲同步電路譬如包含：延遲同步迴路(DL)1，其係包含相位比較器11及延遲線14者；及控制電路(CNT)2等。
延遲同步迴路(DL)1係基準信號(Fr)及控制信號(S)輸入而輸出輸出信號(Fo)。控制電路(CNT)2係基準信號(Fr)輸入而輸出控制信號(S)。
圖15係顯示圖1所示延遲同步迴路(DL)1之結構例。
此延遲同步迴路(DL)1包含相位頻率比較器(PFD)11、電荷幫浦(CP)12、迴路濾波器(LP)13、及電壓控制延遲線(VCDL)14等。
相位頻率比較器11係輸入基準信號(Fr)、輸出信號(Fo)、及控制信號(S)，藉由控制信號(S)而控制動作，將基準信號(Fr)與輸出信號(Fo)的相位及頻率作比較，並將該比較信號輸出至電荷幫浦12。電荷幫浦12係將因應於比較信號之脈衝信號輸出至迴路濾波器13。迴路濾波器13係將脈衝信號變換為類比信號，並輸出至電壓控制延遲線14。電壓控制延遲線14係輸入來自迴路濾波器13之類比信號及基準信號(Fr)，而輸出輸出信號(Fo)作為信號；而該信號係以相當於用類比信控制之延遲時間將基準信號延遲後者。
延遲同步迴路(DL)1係把從基準信號(Fr)延遲1時脈後之信號作為輸出信號(Fo)而輸出。基於此因，在鎖定初期之狀態下，相位頻率比較器11必須將基準信號(Fr)之第2時脈、及輸出信號(Fo)之第1時脈進行相位比較才行。為了實現此動作，在本第1實施形態中，係將控制信號(S)輸入至相位頻率比較器11。
再者，後述圖17所示邊緣組合器延遲同步迴路，亦為可應用於本第1實施形態之延遲同步迴路。關於邊緣組合器延遲同步迴路之動作之詳細內容，將在後述第3實施形態中作說明。
圖18係圖15所示相位頻率比較器11之第1結構例。關於相位頻率比較器之相位比較動作，可參考前述專利文獻4(日本特開2002－64371號公報)。圖18係所示相位頻率比較器11係可以控制信號(S)截斷基準信號(Fr)。
圖3係圖15之延遲同步迴路1及圖18之相位頻率比較器11之動作時點時序圖。
假設，基準信號(Fr)係如圖3所示般之波形。此時，輸出信號(Fo)係如圖3所示般之波形。此時，相位頻率比較器11必須將基準信號之第2時脈之上昇邊緣、及輸出信號之第1時脈之上昇邊緣進行相位比較才行。為了達成之，相位頻率比較器11係藉由控制信號(S)，產生將基準信號(Fr)之第1時脈之上昇邊緣掩蔽而修正之基準信號(Fr')，且藉由修正後之基準信號(Fr')及輸出信號(Fo)進行相位比較；藉由此方式，而實現將基準信號(Fr)之第2時脈之上昇邊緣、及輸出信號之第1時脈之上昇邊緣作相位比較之動作。在圖18中，係藉由將基準信號(Fr)及控制信號(S)輸入至NAND閘極111，而實現上述動作。在圖18中，當控制信號(S)為低時，NAND閘極111之輸出信號的反轉信號(修正後之輸出信號(Fr'))係不受基準信號(Fr)之狀態的影響而輸出低。另一方面，當控制信號(S)為高時，NAND閘極111之輸出信號的反轉信號(修正後之輸出信號(Fr'))係輸出與基準信號(Fr)相同之信號。在圖18中，為了使NAND閘極111之輸出信號反轉，係***變頻器11d；但變頻器11d並非絕對必要。由於修正後之基準信號(Fr')係被加算NAND閘極111及變頻器11d之延遲，因此，輸出信號(Fo)中亦有必要加算相同延遲以避免恆常相位誤差。基於此因，而存在NAND閘極112及變頻器11e。
接著，利用圖2，針對產生控制信號(S)之控制電路2作說明。圖2係顯示圖1所示控制電路(CNT)2之第1結構例。
此控制電路(CNT)2係包含計數器(COUNT)23而構成；其係輸入基準信號(Fr)，以相當於預先設定之計算數將基準信號(Fr)予以計數，在成為特定之計算數為止前，係輸出低作為控制信號(S)；如達到特定之計算數，則輸出高作為控制信號(S)。圖3所示次序例係控制電路2將基準信號(Fr)作1次計數而改變控制信號(S)之極性時之動作例。計數器23係設定為在初期狀態輸出低作為控制信號(S)，在檢出基準信號(Fr)之下降邊緣後改變計算數，在計算數成為1之前，係輸出低作為控制信號(S)；當計算數成為1，則輸出高作為控制信號(S)。計數器23如一旦進入輸出高作為控制信號(S)之狀態，則保持同樣狀態。再者，預先設定之計算數並不限定為1，如為2以上亦可。
由於除延遲同步迴路1之迴路外並包含實施上述動作之控制電路2，因此，不會產生恆常相位誤差，可避免延遲同步迴路之諧波時脈。
圖19係顯示圖15所示相位頻率比較器(PFD)11之第2結構例。關於相位頻率比較器之動作的詳細內容，可參考前述專利文獻4(日本特開2002－64371號公報)。
圖19之相位頻率比較器係將基準信號(Fr)及輸出信號(Fo)之上昇邊緣作相位比較，並將比較結果作為Up、Dn而輸出之電路；係藉由控制信號(S)可將相位比較動作予以重設之相位頻率比較器。
圖4係顯示圖1所示控制電路(CNT)2之第2結構例。圖4所示控制電路2係包含脈衝產生器(SHOT)24而成者，且係如下電路：輸入基準信號(Fr)，如檢出基準信號(Fr)之最初之上昇邊緣，則將脈衝信號作為輸出信號(S)予以輸出，其後則實施保持一定值之動作。
圖6係顯示圖4所示脈衝產生器(SHOT)24之結構例。圖6所示脈衝產生器(SHOT)24包含：預備次序電路(SEQ)247、NOR閘極241、243、NAND閘極244、D正反器(DFF)245、及變頻器242、246等。圖6之脈衝產生器(SHOT)24係構成為，在預備次序電路247所輸出之待命信號(ST)為低時實施動作，如為高時則不實施動作。
圖28係顯示圖6之脈衝產生器(SHOT)24之動作時序圖。在圖6之脈衝產生器(SHOT)24中，如待命信號(ST)為高時，NOR閘極241之輸出信號(CLKB)為低，D正反器(DFF)245之輸出信號(Q)為低，反轉輸出信號(QB)為高。基於此因，NAND閘極244之輸出信號(D)為低，NOR閘極243之輸出信號(SB)為高，控制信號(S)為低。
接著，待命信號(ST)係從高往低遷移。此時，如圖28所示般，譬如，如基準信號(Fr)為低，則NOR閘極241之輸出信號(CLKB)變為高，變頻器246之輸出信號(CLK)變為低。藉由此類信號的遷移，NOR閘極243之輸出信號(SB)係從高往低遷移，NAND閘極244之輸出信號(D)係從低往高遷移，而控制信號(S)係從低往高遷移。
接著，基準信號(Fr)係從低往高遷移。此時，信號(CLKB)係從高往低遷移。由於信號(Q)仍維持低，基準信號(SB)從低往高遷移，故控制信號(S)係從高往低遷移。又，由於信號(QB)仍維持高，故信號(D)係從高往低遷移。
另一方面，信號(CLK)係從低往高遷移。D正反器(DFF)245係進行動作以保持信號(CLK)從低遷移至高時之信號(D)的狀態。當信號(CLK)從低往高遷移時，信號(D)係仍維持高；其原因為，變頻器246之延遲時間比NOR閘極243及NAND閘極244之合計的延遲時間為短之故。此時，信號(Q)係輸出高，而信號(QB)係輸出低。然而，由於D正反器(DFF)245之電路延遲係比其他電路者為大，相較於信號(CLK)從低往高之遷移時間，信號(Q)之從低往高之遷移及信號(QB)之從高往低之信號，係更延遲D正反器(DFF)245之延遲時間分。此時，在NOR閘極243方面，由於信號(CLKB)往低遷移之時間及信號(Q)從低往高遷移之時間為錯開，因此，信號(SB)係產生以信號(CLKB)從高往低遷移之遷移時間、及信號(Q)之從低往高遷移之遷移時間的時間差為脈衝寬度之脈衝信號。基於此因，控制信號(S)係輸出脈衝信號。另一方面，信號(D)亦產生脈衝信號。
接著，如基準信號(Fr)從高往低遷移，則信號(CLKB)係從低往高、信號(CLK)係從高往低遷移；但由於信號(Q)為高，故信號(SB)仍維持低，信號(S)仍維持高。再者，因信號(QB)為低，故信號(D)仍維持高。又，D正反器(DFF)245在信號(CLK)之下降邊緣上並無輸出信號之變化，故信號(Q)、信號(QB)均維持高、低。
接著，如基準信號(Fr)從低往高遷移，則信號(CLKB)係從高往低、信號(CLK)係從低往高遷移；但由於信號(Q)為高，故信號(SB)仍維持低，信號(S)仍維持高。再者，因信號(QB)為低，故信號(D)仍維持高。又，D正反器(DFF)245在信號(CLK)之上昇邊緣上，輸出信號係保持信號(D)，因此，呈現信號(Q)、信號(QB)均維持高、低之結果。
基於此因，其後，即使基準信號(Fr)遷移，控制信號(S)仍然持續輸出高。結果為，圖6所示脈衝產生器24係檢出基準信號(Fr)之最初之上昇邊緣，輸出一波脈衝信號，其後，則產生持續保持高之控制信號(S)。
圖5係顯示圖6所示電路之動作。如待命信號(ST)為低時，基準信號(Fr)係以圖5所示波形被輸入至脈衝產生器24。此時，脈衝產生器24在初期狀態係使控制信號(S)為高。當檢出基準信號(Fr)之最初之上昇邊緣時，則輸出脈衝，其後，則實施以高之狀態保持控制信號(S)之動作。
此時，圖19所示第2結構例之相位頻率比較器11係實施如圖5所示般之動作。亦即，相位頻率比較器11係被輸入基準信號(Fr)及輸出信號(Fo)，以作為成為比較對象之信號。此時，基準信號(Fr)之第1時脈之上昇邊緣、及輸出信號(Fo)之第1時脈之上昇邊緣，係成為相位比較對象；但藉由輸入控制信號(S)，當控制信號(S)輸出脈衝，則位頻率比較器11之相位比較動作就被重設一次。此時，係將接受控制信號(S)之脈衝後之基準信號(Fr)及輸出信號(Fo)的最初之上昇邊緣作相位比較。
再者，在圖1所示延遲同步迴路(DL)1方面，在初期狀態下，由於輸出信號(Fo)之第1時脈之上昇邊緣必然在比基準信號(Fr)之上昇邊緣更遲之時點被輸出，因而，如在圖5所示時點輸出控制信號(S)，則相位比較動作必然被重設，而實施基準信號(Fr)之第2時脈及輸出信號(Fo)之第1時脈的相位比較動作。
由於在延遲同步迴路(DL)1之迴路外，並包含實施上述動作之控制電路(CNT)2，因此不會產生恆常相位誤差，可避免延遲同步迴路之諧波時脈。
圖16係顯示圖1所示延遲同步迴路1之第2結構例。其與圖15所示第1結構例之差異在於，包含預充電15(PC)。預充電15係輸入控制信號(S)而輸出信號至迴路濾波器13。藉由預充電15將迴路濾波器13作預充電，可提高在延遲同步迴路1之動作初期狀態的迴路濾波器13之輸出信號位準，而縮短鎖定時間。以下，針對將圖3所示控制信號(S)輸入圖16所示第2結構例之延遲同步迴路時之動作作說明。
控制信號(S)為低時，預充電15係將電荷持續充電至迴路濾波器13。此時，迴路濾波器13之輸出信號位準變高，如控制信號(S)之低的時間夠長，則迴路濾波器13之輸出信號位準係上昇至電源電壓。如控制信號(S)從低變化至高，則預充電15則不再進行充電。
藉由實施此動作，圖16所示第2結構例之延遲同步迴路可縮短鎖定時間。
(第2實施型態)
圖7係顯示與本發明之第2實施型態有關之延遲同步電路之結構。
本實施型態之延遲同步電路係譬如包含延遲同步迴路(DL)1及控制電路(CNT)2等。
延遲同步迴路(DL)1係輸入基準信號(Fr)及控制信號(S)而輸出輸出信號(Fo)。控制電路2係輸入基準信號(Fr)及輸出信號(Fo)而輸出控制信號(S)。
圖7所示延遲同步迴路(DL)1可應用以前述實施型態1所說明之圖15、圖16、圖17所示之延遲同步迴路。在將圖17所示邊緣組合器延遲同步迴路應用於本實施型態之情形時，藉由將回授信號(Fb)輸出至控制電路2，則可予以應用。
圖9係顯示圖7所示控制電路2之一結構例。
圖9所示控制電路2係包含互斥或電路(EXOR)2a及計數器(COUNT)23而成者；互斥或電路2a係輸入基準信號(Fr)及輸出信號(Fo)，而將互斥或信號(EXO)輸出至計數器23；計數器23係將互斥或信號(EXO)之下降邊緣，以相當於預先設定之計算數，把基準信號(Fr)予以計數，在成為特定之計算數為止前，係輸出低作為控制信號(S)；如達到特定之計算數，則輸出高作為控制信號(S)。
圖10係將圖9所示控制電路2應用於圖7所示延遲同步電路之動作例。圖10所示動作例係控制電路2將互斥或信號(EXO)之下降邊緣作3次計數而改變控制信號(S)之極性之動作例。
基準信號(Fr)及輸出信號(Fo)係如圖10所示般之波形。如將此兩信號輸入至互斥或電路(EXOR)2a，則輸出如圖10所示般之互斥或信號(EXO)。
計數器23係設定為，在初期狀態輸出低作為控制信號(S)；進行檢出基準信號(Fr)之下降邊緣而計算計算數，在計算數成為3之前為止，係輸出低作為控制信號(S)，如計算數成為3，則輸出高作為控制信號(S)。作為控制信號(S)，計數器23如一旦進入輸出高之動作，則保持同樣狀態。
由於在延遲同步迴路1之迴路外並包含實施上述動作之控制電路2，因此不會產生恆常相位誤差，可避免延遲同步迴路之諧波時脈。
(第3實施型態)
圖8係顯示與本發明之第3實施型態有關之延遲同步電路之結構例。本第3實施型態係前述第2實施型態之變形例。
與本第3實施型態有關之延遲同步電路係譬如包含延遲同步迴路(DL)1及控制電路(CNT)2等。
延遲同步迴路(DL)1係輸入基準信號(Fr)及控制信號(S)而輸出回授信號(Fb)及輸出信號(Fo)。控制電路2係輸入基準信號(Fr)及回授信號(Fb)而輸出控制信號(S)。
圖17係顯示圖8所示之延遲同步迴路1之結構例。
圖17所示延遲同步迴路1包含相位頻率比較器(PFD)11、電荷幫浦(CP)12、迴路濾波器(LF)13、電壓控制延遲線(VCDL)14、預充電(PC)15、及邊緣組合器(EC)16。
相位頻率比較器11係輸入基準信號(Fr)、回授信號(Fb)及控制信號(S)，而將基準信號(Fr)與回授信號(Fb)之比較信號輸出至電荷幫浦12。電荷幫浦12係將因應於比較信號之脈衝信號輸出至迴路濾波器13。迴路濾波器13係將脈衝信號變換為類比信號，並輸出至電壓控制延遲線14。電壓控制延遲線14係輸入基準信號及類比信號，而輸出：以相當於用類比信號控制之延遲時間將基準信號之相位予以延遲之各相位之信號。
圖17係顯示輸出4種相位之信號。將對基準信號最相位延遲之信號輸入至相位頻率比較器11，作為回授信號(Fb)。另一方面，電壓控制延遲線14之各相位之輸出信號係輸入至邊緣組合器(EC)16。邊緣組合器係將相位不同之各信號予以加合，而產生具有基準信號(Fr)之常數倍之頻率的輸出信號(Fo)。
圖8所示控制電路2係可應用前述圖9所示控制電路。由於本第3實施型態之動作之詳細內容係與前述第1實施型態、第2實施型態相同，故省略其說明。
藉由本第3實施型態可獲得與前述第1實施型態、第2實施型態相同之效果。
(第4實施型態)
圖11係顯示與本發明之第4實施型態有關之延遲同步電路。
與本發明之第4實施型態有關之延遲同步電路係譬如包含延遲同步迴路(DL)1及控制電路(CNT)2等。
延遲同步迴路(DL)1係輸入基準信號(Fr)、控制信號(S)、及待命信號(ST)，而輸出輸出信號(Fo)。控制電路2係輸入基準信號(Fr)、回授信號(Fb)及待命信號(ST)而輸出控制信號(S)。
待命信號(ST)係將延遲同步迴路1之動作狀態予以規定之信號，譬如，如待命信號(ST)為高時，延遲同步迴路1係實施通常動作，如為低時，則成為預備動作。
圖12係顯示圖11所示控制電路2之結構例。又，圖14係顯示圖12所示延遲電路21之結構例。
圖12所示控制電路2係包含延遲電路(DELAY)21及修整部(TRIM)22而構成者；輸入待命信號(ST)及修整信號(T)之延遲電路21係將以相當於用修整信號(T)設定之延遲時間將待命信號(ST)予以延遲之信號，作為待命信號(ST)而輸出。
圖13係顯示使用圖12所示控制電路2之圖11所示延遲同步電路之動作例。
如待命信號(ST)為低時，基準信號(Fr)並非成為時脈信號，而成一定信號。如待命信號(ST)變為高時，基準信號成為時脈信號而被輸入至延遲同步迴路1。又，待命信號(ST)亦被輸入至控制電路2，在控制電路中，係使之延遲，以使待命信號(ST)之上昇邊緣出現於基準信號(Fr)之最初之下降邊緣與第2之上昇邊緣之間；並作為控制信號(S)而被輸出至延遲同步迴路。此延遲時間係以修整信號(T)進行控制。被輸入控制信號(S)之延遲同步迴路1係可如圖13所示般進行正常動作。
(第5實施型態)
與本發明之第5實施型態有關之半導體積體電路裝置係將與前述第1~第4實施型態有關之延遲同步電路應用於半導體積體電路裝置上者。
圖25係顯示與本發明之第5實施型態有關之半導體積體電路裝置(LSI)之結構。
與本發明之第5實施型態有關之半導體積體電路裝置(LSI)6係譬如包含邏輯電路(LOGIC)61及延遲同步電路(DLL)10等。
基準信號(Fr)係從外接於半導體積體電路裝置6之振盪子5被輸入至延遲同步電路10。延遲同步電路10係前述第1~第5實施型態所述之延遲同步電路，其產生與基準信號(Fr)同步之輸出信號(Fo)，並輸出至邏輯電路61。邏輯電路61係實施資料運算處理之電路，其係使藉由延遲同步電路10所產生之輸出信號(Fo)成為動作時脈而動作。
如使用作為本發明之前提而研究之圖20、圖21所示延遲同步電路，則在延遲同步電路所發生之恆常相位誤差，對輸出信號(Fo)而言係成為抖動，而縮減邏輯電路61之動作邊際。
又，藉由近年來之半導體積體電路裝置之高速化，而使決定邏輯電路61之動作速度的延遲同步電路之輸出信號(Fo)高速化，因此，使得在該當延遲同步電路所產生之恆常相位誤差成為引起邏輯電路61動作不良之原因。
再者，在如下半導體積體電路裝置中，有發生如下問題之虞：由於該當延遲同步電路之恆常相位誤差的緣故，輸出信號(Fo)未成為所期望之頻率，致使邏輯電路61無法動作；而該半導體積體電路裝置係，在當延遲同步電路中使用邊緣組合器型延遲同步電路，以產生具有基準信號(Fr)之遞倍頻率的輸出信號(Fo)而使邏輯電路61作高速動作者。
因而，如圖25所示般，藉由使用前述第1~第4實施型態之延遲同步電路10，可在不發生恆常相位誤差的情況下產生輸出信號(Fo)，因此，可在不引起邏輯電路61動作不良的情況下使半導體積體電路裝置6正常動作。
接著，在與本發明之第5實施型態有關之半導體積體電路裝置之應用例方面，針對把與前述第1~第4實施型態有關之延遲同步電路應用於傳受信裝置及晶片系統之例作說明。
圖26係顯示應用與前述第1~第4實施型態有關之延遲同步電路之USB收發機。
與本第5實施型態有關之半導體積體電路裝置(LSI)6係譬如為USB收發機之物理層(PHY)，係包含邏輯電路(LOGIC)61、及延遲同步電路(DLL)10等而成者；邏輯電(LOGIC)路61包含：類比式前端(AFE)31、編碼器(ENC)32、解串化器(DES)33、時脈資料復原(CDR)34、35、多工器(MUX)36、解碼器(DEC)37、及串化器(SER)38等；連結層(LINK)4所輸出之傳信信號(TX)係藉由該當解串化器33將並列信號變換為串列信號，藉由編碼器32實施信號處理，介以類比式前端31從USB纜線被輸出。在輸出之際，係藉由USB收發機之模式，選擇兩種系統之路徑：高速模式(HS)、全速模式(FS)。另一方面，從USB纜線受信之信號係介以類比式前端31，如為高速模式(HS)則將資料輸出至時脈資料復原34，如為全速模式(FS)則將資料輸出至時脈資料復原35。各時脈資料復原34、35係接受延遲同步電路(DLL)10之輸出信號作為時脈，使資料與時脈同步，而輸出至多工器36；而延遲同步電路(DLL)10係接受振盪子5之輸出信號(Fr)而產生信號者。多工器36係將選擇之信號輸出至解碼器37；解碼器37係進行信號處理而將信號輸出至串化器38。串化器38係將串列資料變換為並列資料，而輸出至連結層4。
在此半導體積體電路裝置(USB物理層)6方面，產生時脈資料復原之時脈的延遲同步電路，係以應用與前述第1~第4實施型態有關之延遲同步電路為最佳。
圖27係顯示應用與前述第1~第4實施型態有關之DVD光碟機用LSI之結構。
與本第5實施型態有關之半導體積體電路裝置(LSI)6係譬如為DVD光碟機用LSI，其係包含記錄再生部之邏輯電路(LOGIC)61、及傳受信部(ATAPI)62而成者；主機(HOST)9所輸出之傳信信號(TX)係介以傳受信部62，而被輸入至邏輯電路61內之邏輯電路611。藉由邏輯電路611已作信號處理之傳信係號，係介以拾取頭(Pick－up)8而被寫入媒體7。在此，邏輯電路611係將延遲同步電路10所產生之時脈作為動作時脈而動作。此延遲同步電路10係輸入振盪子5之輸出信號(Fr)而實施產生所期望之信號的動作；其係以應用與前述第1~第4實施型態有關之延遲同步電路為最佳。
以上，針對本發明者所完成之發明依據其實施型態作了具體說明；然而，本發明並不限定於前述實施型態，在不超出其要旨之範圍內，可作各種變更。
根據上述實施型態可獲得如下效果：(1)可避免延遲同步迴路之誤動作；(2)基準信號(Fr)可在相同時點輸入至相位比較器及延遲線；或(3)不發生恆常相位誤差而獲得所期望之輸出信號。
又，本發明之上述各實施型態係可應用於半導體裝置、電子機器等之製造業而發揮效果。
1．．．延遲同步迴路(DL)
2、3．．．控制電路(CNT)
2a．．．互斥或電路(EXOR)
4．．．連結層(LINK)
5．．．振盪子
6．．．半導體積體電路裝置(LSI)
7．．．媒體
8．．．拾取頭(Pick－up)
9．．．主機(HOST)
10．．．延遲同步電路(DLL)
11．．．相位頻率比較器(PFD)
11a、11f、11g、111、112、113、114、115、116、117、118、119、244．．．NAND閘極
11b、11c、11d、11e、212、213、214、215、216、217、218、242、246．．．變頻器
12．．．電荷幫浦(CP)
13．．．迴路濾波器(LF)
14．．．電壓控制延遲線(VCDL)
15．．．預充電(PC)
16．．．邊緣組合器(EC)
21．．．延遲電路(DELAY)
22．．．修整部(TRIM)
23．．．計數器(COUNT)
24．．．脈衝產生器(SHOT)
31．．．數位化前端(AFE)
32．．．編碼器(ENC)
33．．．解串化器(DES)
34、35．．．時脈資料復原(CDR)
36．．．多工器(MUX)
37．．．解碼器(DEC)
38．．．串化器(SER)
61、611、613．．．邏輯電路(LOGIC)
62．．．傳收信部(ATAPI)
241、243．．．NOR閘極
245．．．D正反器(DFE)
247．．．預備次序電路(SEQ)
圖1係本發明之第1實施形態之延遲同步電路之結構例之區塊圖。
圖2係使用於圖1之延遲同步電路的控制電路之第1結構例之區塊圖。
圖3係使用圖2之控制電路之第1結構例的延遲同步電路之動作的時序圖。
圖4係圖1之延遲同步電路所使用之控制電路之第2構成例之區塊圖。
圖5係使用圖4之控制電路之第2構成例的延遲同步電路之動作之時序圖。
圖6係圖4之控制電路之第2構成例所使用之脈衝產生器之構成例的區塊圖。
圖7係本發明之第2實施形態之延遲同步電路之結構例之區塊圖。
圖8係本發明之第3實施形態之延遲同步電路之結構例之區塊圖。
圖9係圖7、圖8之延遲同步電路所使用之控制電路之結構例之區塊圖。
圖10係使用圖9之控制電路之延遲同步電路之動作的時序圖。
圖11係本發明之第4實施形態之延遲同步電路之結構例之區塊圖。
圖12係圖11之延遲同步電路所使用之控制電路之構成例之區塊圖。
圖13係使用圖12之控制電路之延遲同步電路之動作的時序圖。
圖14係使用圖12之控制電路之延遲同步電路之結構例之區塊圖。
圖15係使用於圖1、圖7、圖11之延遲同步電路之延遲同步迴路之第1結構例之區塊圖。
圖16係使用於圖1、圖7、圖11之延遲同步電路之延遲同步迴路之第2結構例之區塊圖。
圖17係使用於圖1、圖8、圖11之延遲同步電路之延遲同步迴路之第3結構例之區塊圖。
圖18係使用於圖15、圖16、圖17之延遲同步迴路之相位頻率比較器之第1結構例之區塊圖。
圖19係使用於圖15、圖16、圖17之延遲同步迴路之相位頻率比較器之第2結構例之區塊圖。
圖20係作為本發明之前提而研究之延遲同步迴路之第1結構例之區塊圖。
圖21係作為本發明之前提而研究之延遲同步迴路之第2結構例之區塊圖。
圖22係用於說明延遲同步迴路之諧波時脈之時序圖。
圖23係作為本發明之前提而研究之延遲同步迴路之第1結構例之動作的時序圖。
圖24係作為本發明之前提而研究之延遲同步迴路之第2結構例之動作的時序圖。
圖25係本發明之第5實施形態之半導體積體電路裝置之結構之區塊圖。
圖26係圖25之半導體積體電路裝置之應用例(USB收發機)之結構例之區塊圖。
圖27係圖25之半導體積體電路裝置之應用例(DVD光碟機用LSI)之結構例之區塊圖。
圖28係圖6之脈衝產生器之動作的時序圖。
1．．．相位同步迴路(DL)
2．．．控制電路(CNT)
Fr．．．基準信號
Fo．．．輸出信號
S．．．控制信號

Claims (20)

  1. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號及該輸出信號，且係用以輸出該控制信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該輸出信號，且係用以提供一輸出至該計數器，及其中該控制電路係用以使用該計數器來計數該互斥或電路之該輸出，並用以直到該計數器之該計數之數達到一設定值之前，輸出一第一設定信號，及在該計數器之該計數之數達到該設定值後，輸出一第二設定信號，藉由該第一設定信號，該延遲鎖定迴路單元係不藉由該控制信號動作，藉由該第二設定信號，該延遲鎖定迴路單元藉由該控制信號動作。
  2. 如請求項1之延遲鎖定迴路電路，其中該延遲鎖定迴路單元包含一相位比較器，其中該相位比較器係用以接收該基準信號、該輸出信號、與該控制信號，及其中該相位比較器係用以使用該控制信號而比較該基 準信號與該輸出信號之相位。
  3. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號且輸出該控制信號，其中該延遲鎖定迴路單元係進一步用以輸出一回授信號，且該控制電路係進一步用以接收該回授信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該回授信號，且係用以提供一輸出至該計數器，且其中該控制電路係用以使用該計數器來計數該互斥或電路之該輸出，並用以直到該計數器之該計數之數達到一設定值之前，輸出一第一設定信號，及在該計數器之該計數之數達到該設定值後，輸出一第二設定信號，藉由該第一設定信號，該延遲鎖定迴路單元不藉由該控制信號動作，藉由該第二組信號，該延遲鎖定迴路單元藉由該控制信號動作。
  4. 如請求項3之延遲鎖定迴路電路，其中該延遲鎖定迴路單元包含一相位比較器，其中該相位比較器係用以接收該基準信號、該輸出信號、與該控制信號，及 其中該相位比較器係用以使用該控制信號而比較該基準信號與該輸出信號之相位。
  5. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號且輸出該控制信號，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，其中該控制電路係進一步用以接收該待命信號，其中該控制電路包含一修整暫存器與一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時間，藉此而獲得之信號。
  6. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴 路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號與該輸出信號，且係用以輸出該控制信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該輸出信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及其中該控制電路係進一步用以接收該待命信號。
  7. 如請求項6之延遲鎖定迴路電路，其中該控制電路包含一修整暫存器及一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號及該修整信號且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時間，藉此而獲得之信號。
  8. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作， 其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號與該輸出信號，且係用以輸出該控制信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該輸出信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元包含一相位比較器，其中該相位比較器係用以接收該基準信號、該輸出信號、與該控制信號，及其中該相位比較器係用以使用該控制信號而比較該基準信號與該輸出信號之相位。
  9. 如請求項8之延遲鎖定迴路電路，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及其中該控制電路係進一步用以接收該待命信號。
  10. 如請求項9之延遲鎖定迴路電路，其中該控制電路包含一修整暫存器極一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號，且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時 間，藉此而獲得之信號。
  11. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號與該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號，且係用以輸出該控制信號，其中該延遲鎖定迴路單元係進一步用以輸出一回授信號，且該控制電路係進一步用以接收該回授信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該回授信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及其中該控制電路係進一步用以接收該待命信號。
  12. 如請求項11之延遲鎖定迴路電路，其中該控制電路包含一修整暫存器及一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號，且係用以輸出該控制信號，及其中該延遲電路係用以輸出由將該修整信號作為該控 制信號，而延遲該待命信號一特定時間而獲得之一信號。
  13. 一種延遲鎖定迴路電路，其包含：一延遲鎖定迴路單元；及一控制電路，其輸出一控制信號以控制該延遲鎖定迴路單元之一操作，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號，且係用以輸出該控制信號，其中該延遲鎖定迴路單元係進一步用以輸出一回授信號，且該控制電路係進一步用以接收該回授信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該回授信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元包含一相位比較器，其中該相位比較器係用以接收該基準信號、該輸出信號、與該控制信號，及其中該相位比較器係用以使用該控制信號而比較該基準信號與該輸出信號之相位。
  14. 如請求項13之延遲鎖定迴路電路其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及其中該控制電路係進一步用以接收該待命信號。
  15. 如請求項14之延遲鎖定迴路電路其中該控制電路包含一修整暫存器與一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時間，藉此而獲得之信號。
  16. 一種半導體積體電路裝置，其包含：一延遲鎖定迴路電路，其包含一延遲鎖定迴路單元與一控制電路，該控制電路輸出一控制信號以控制該延遲鎖定迴路單元之一操作；及一邏輯電路，其係用以接收該延遲鎖定迴路電路之一輸出信號，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號及該輸出信號，且係用以輸出該控制信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該輸出信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及 其中該控制電路係進一步用以接收該待命信號。
  17. 如請求項16之半導體積體電路裝置，其中該控制電路包含一修整暫存器與一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時間，藉此而獲得之信號。
  18. 一種半導體積體電路裝置，其包含：一延遲鎖定迴路電路，其包含一延遲鎖定迴路單元與一控制電路，該控制電路輸出一控制信號以控制該延遲鎖定迴路單元之一操作；及一邏輯電路，其係用以接收該延遲鎖定迴路電路之一輸出信號，其中該延遲鎖定迴路單元係用以接收一基準信號及該控制信號，且係用以輸出一輸出信號，其中該控制電路係用以接收該基準信號及該輸出信號，且係用以輸出該控制信號，其中該控制電路包含一互斥或電路及一計數器，其中該互斥或電路係用以接收該基準信號與該輸出信號，且係用以提供一輸出至該計數器，其中該延遲鎖定迴路單元包含一相位比較器， 其中該相位比較器係用以接收該基準信號、該輸出信號、與該控制信號，及其中該相位比較器係用以使用該控制信號而比較該基準信號與該輸出信號之相位。
  19. 如請求項18之半導體積體電路裝置，其中該延遲鎖定迴路單元係進一步用以接收一待命信號，及其中該控制電路係進一步用以接收該待命信號。
  20. 如請求項19之半導體積體電路裝置，其中該控制電路包含一修整暫存器與一延遲電路，其中該修整暫存器係用以輸出一修整信號至該延遲電路，其中該延遲電路係用以接收該待命信號與該修整信號且係用以輸出該控制信號，及其中該延遲電路係用以輸出一信號，該信號係使用該修整信號作為該控制信號而延遲該待命信號一特定時間，藉此而獲得之信號。
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