JP2002100982A - Dll回路 - Google Patents
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- 238000003708 edge detection Methods 0.000 claims abstract description 48
- 230000000630 rising effect Effects 0.000 claims description 29
- 230000007423 decrease Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 24
- 230000003111 delayed effect Effects 0.000 description 17
- 238000001514 detection method Methods 0.000 description 10
- IEOJHRAIYGJUBG-UHFFFAOYSA-N 3-methyl-1-(1-phenylcyclohexyl)piperidine Chemical compound C1C(C)CCCN1C1(C=2C=CC=CC=2)CCCCC1 IEOJHRAIYGJUBG-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 101000622137 Homo sapiens P-selectin Proteins 0.000 description 4
- 102100023472 P-selectin Human genes 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
クの位相が180度異なる状態で停滞する偽の位相同期
状態の発生を防止する。 【解決手段】DLL回路1は、帰還クロックFBCLK
の立ち上がりが基準クロックRCLKの立ち上がりに先
行するときには論理“1”となり、後行するときには論
理“0”となる原比較信号を内部生成し、基準クロック
RCLKのレベルと帰還クロック信号FBCLKのレベ
ルが所定時間T0内に同一方向に変化したことを検出し
たときには、原比較信号を以後の位相比較結果CMPR
として出力し、基準クロックRCLKのレベルと帰還ク
ロック信号FBCLKのレベルが所定時間T0内に反対
方向に変化したことを検出したときには、位相比較結果
CMPRの出力論理レベルを維持して以後の位相比較結
果CMPRとして継続出力するエッジ検出/位相比較部
2を備える。
Description
と基準クロックとの位相比較結果に基づいて遅延量を調
整し内部供給クロックを基準クロックに同期させるDL
L回路に関する。
集積回路内部に供給されるクロック信号の遅延が増大
し、また集積回路の動作が高速化するにつれて、内部ク
ロックの基準クロックに対する位相遅れに起因する誤動
作の危険性が増大してきた。このような状況において、
基準クロックと内部に供給するクロックとの位相を同期
させるPLL回路,DLL回路が広範に使用されるに至
っている。特にDLL回路は、デジタル処理により位相
を調整するので、電圧制御発振器などを用いてアナログ
的に位相調整するPLL回路よりも周囲回路の発生する
ノイズに強く設計が容易であるという利点を有してい
る。
報に記載されたDLL回路のブロック図である。この従
来のDLL回路81は、基準クロックRCLKと帰還ク
ロックFBCLKとの位相を比較し位相比較結果PCO
MPを出力する位相比較部82と、制御信号CONTに
基づき基準クロックRCLKの遅延量を増減して出力ク
ロックOCLKとして出力する可変遅延部83と、位相
比較結果PCOMPに基づいて制御信号CONTを生成
し出力する制御部84とで構成されている。出力クロッ
クOCLKはクロック供給用バッファ85に入力し、ク
ロック供給用バッファ85の出力は(図示しない)内部
回路に内部クロックとして供給するとともに帰還クロッ
クFBCLKとして位相比較部82に入力している。
である。位相比較部82は、フリップフロップ(以下、
FFと略す)91で構成され、基準クロックRCLKの
立ち上がりに同期して帰還クロックFBCLKを読み込
み、位相比較結果PCOMPを出力する。制御部84
は、図11(b)の位相進み/遅れ判定図に示すよう
に、位相判定結果PCOMPが論理“1”のときは帰還
クロックFBCLKが基準クロックRCLKに対して位
相進みの状態にあると判定し、次のクロック時間におい
て可変遅延部83の遅延量を大きくして出力クロックO
CLKの位相を遅らせる。同様に、位相判定結果PCO
MPが論理“0”のときは帰還クロックFBCLKが基
準クロックRCLKに対して位相遅れの状態にあると判
定し、次のクロック時間において可変遅延部83の遅延
量を小さくして出力クロックOCLKの位相を進める。
このようにして位相を調整することにより、DLL回路
81は、集積回路内部に供給するクロックでもある帰還
クロックFBCLKの位相を基準クロックRCLKの位
相と同期させることができる。位相同期状態では、位相
比較結果PCOMPが論理“1”と論理“0”とを繰り
返す。
来のDLL回路では、基準クロックRCLKの立ち上が
りと帰還クロックFBCLKの立ち下がりが一致した状
態で停滞する偽の同期状態が発生して正常な位相同期状
態への速やかな移行が妨げられることがある。
ミング図である。基準クロックRCLKの立ち上がりと
帰還クロックFBCLKの立ち下がりがほぼ一致した状
態となったときに何らかの要因(基準クロックのジッタ
発生等)により位相比較結果PCOMPが論理“1”か
ら論理“0”(または論理“0”から論理“1”)に変
化した場合に、位相比較動作と遅延量制御動作との間に
時間遅れがあるために、図10(c)に示すように位相
比較結果PCOMPは論理“1”と論理“0”を繰り返
すようになり、基準クロックRCLKと帰還クロックF
BCLKとが180度の位相差を保った状態で停滞する
偽の同期状態が発生する。
の発生を防止し、安定して速やかに正常な同期状態を実
現できるDLL回路を提供することにある。
LL回路は、第1のクロックと第2のクロックとを入力
し、前記第1のクロックの周期毎に前記第1のクロック
と前記第2のクロックの立ち上がり変化同士または立ち
下がり変化同士を比較し前記第2のクロックの変化が前
記第1のクロックの変化に先行するときには第1の論理
レベルとなり後行するときには第2の論理レベルとなる
原比較信号を内部生成し、前記第1のクロックのレベル
と前記第2のクロックのレベルとが所定時間内に同一方
向に変化したことを検出したときには前記原比較信号を
以後の位相比較結果信号として出力し、前記第1のクロ
ックのレベルと前記第2のクロックのレベルとが前記所
定時間内に反対方向に変化したことを検出したときには
前記位相比較結果信号の出力論理レベルを維持して以後
の前記位相比較結果信号として出力するエッジ検出/位
相比較部と、前記第1のクロックを入力し制御信号に基
づき遅延させて出力クロックとして出力する可変遅延部
と、前記位相比較結果信号が前記第1の論理レベルのと
きには前記可変遅延回路に遅延量の増大を指示し前記第
2の論理レベルのときには前記可変遅延回路に遅延量の
減少を指示する前記制御信号を出力する制御部とを備え
ている。
クを入力し前記第1のクロックの周波数を逓倍した逓倍
クロックを生成し出力する逓倍部と、前記第1のクロッ
クと第2のクロックとを入力し、前記第1のクロックの
周期毎に前記第1のクロックと前記第2のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第2のクロックの変化が前記第1のクロックの変化に
先行するときには第1の論理レベルとなり後行するとき
には第2の論理レベルとなる原比較信号を内部生成し、
前記第1のクロックのレベルと前記第2のクロックのレ
ベルとが所定時間内に同一方向に変化したことを検出し
たときには前記原比較信号を以後の位相比較結果信号と
して出力し、前記第1のクロックのレベルと前記第2の
クロックのレベルとが前記所定時間内に反対方向に変化
したことを検出したときには前記位相比較結果信号の出
力論理レベルを維持して以後の前記位相比較結果信号と
して出力するエッジ検出/位相比較部と、前記逓倍クロ
ックを入力し制御信号に基づき遅延させて出力クロック
として出力する可変遅延部と、前記位相比較結果信号が
前記第1の論理レベルのときには前記可変遅延回路に遅
延量の増大を指示し前記第2の論理レベルのときには前
記可変遅延回路に遅延量の減少を指示する前記制御信号
を出力する制御部とを備えている。
クと第2のクロックとを入力し、前記第1のクロックの
周期毎に前記第1のクロックと前記第2のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第2のクロックの変化が前記第1のクロックの変化に
先行するときには第1の論理レベルとなり後行するとき
には第2の論理レベルとなる位相比較結果信号を出力す
るとともに、前記第1のクロックのレベルと前記第2の
クロックのレベルとが所定時間内に反対方向に変化した
ことを検出する毎に論理レベルが反転する位相選択信号
を出力するエッジ検出/位相比較部と、前記第1のクロ
ックを入力して反転信号を生成し前記位相選択信号が所
定の論理レベルのときには前記第1のクロックを選択し
て選択クロックとして出力し、前記位相選択信号が所定
の論理レベルの反転レベルのときには第1のクロックの
反転信号を選択して前記選択クロックとして出力する入
力位相選択回路部と、前記選択クロックを入力し制御信
号に基づき遅延させて出力クロックとして出力する可変
遅延部と、前記位相比較結果信号が前記第1の論理レベ
ルのときには前記可変遅延回路に遅延量の増大を指示し
前記第2の論理レベルのときには前記可変遅延回路に遅
延量の減少を指示する前記制御信号を出力する制御部と
を備えている。
して詳細に説明する。図1は、本発明の第1の実施の形
態のブロック図である。
ロックである基準クロックRCLKと第2のクロックで
ある帰還クロックFBCLKとを入力し、出力クロック
OCLKを出力する。出力クロックOCLKは、クロッ
ク供給用バッファ5に入力され、クロック供給用バッフ
ァ5の出力は、(図示しない)内部回路に供給されると
ともに帰還クロックFBCLKとなる。DLL回路1
は、エッジ検出/位相比較部2と、可変遅延部3と、制
御部4とを備えて構成され、DLL回路1により基準ク
ロックRCLKと帰還クロックFBCLKの位相が同期
化されることは図10の従来例と同様である。
クRCLKと帰還クロックFBCLKとを入力し、基準
クロックRCLKの周期毎に基準クロックRCLKと帰
還クロックFBCLKの立ち上がり変化同士または立ち
下がり変化同士を比較し、帰還クロックFBCLKのレ
ベル変化が基準クロックRCLKのレベル変化に先行す
るときには第1の論理レベルである論理“1”となり、
帰還クロックFBCLKのレベル変化が基準クロックR
CLKのレベル変化よりも後行するときには第2の論理
レベルである論理“0”となる原比較信号を内部生成す
る。基準クロックRCLKのレベルと帰還クロック信号
FBCLKのレベルが所定時間T0内に同一方向に変化
したことを検出したときには、原比較信号を以後の位相
比較結果CMPRとして出力し、基準クロックRCLK
のレベルと帰還クロック信号FBCLKのレベルが所定
時間T0内に反対方向に変化したことを検出したときに
は、位相比較結果CMPRの出力論理レベルを維持して
以後の位相比較結果CMPRとして継続出力する。
に、基準クロックRCLKを入力し、制御信号に基づき
遅延させて出力クロックOCLKとして出力する。
相比較結果CMPRが論理“1”のときには可変遅延回
路3の遅延量の増大を指示し、論理“0”のときには可
変遅延回路の遅延量の減少を指示する制御信号CONT
を出力する。
検出/位相比較部2の一実施例の回路図である。
クRCLKを入力して遅延基準クロックDRCLKを出
力する第1の遅延素子10と、帰還クロックFBCLK
を入力して第1の遅延帰還クロックDFCLK1を出力
する第2の遅延素子11と、第1の遅延帰還クロックD
FCLK1を入力して第2の遅延帰還クロックDFCL
K2を出力する第3の遅延素子12と、帰還クロックF
BCLKをデータ入力端Dに入力し遅延基準クロックD
RCLKをクロック入力端Cに入力して、正側出力端Q
から第1の比較信号PCMP1を出力し、反転側出力端
QBから第1の比較信号の反転信号PCMP1Bを出力
する第1のFF13と、第1の遅延帰還クロックDFC
LK1をデータ入力端Dに入力し遅延基準クロックDR
CLKをクロック入力端Cに入力して、正側出力端Qか
ら原比較信号PCMP0を出力する第2のFF14と、
第2の遅延帰還クロックDFCLK2をデータ入力端D
に入力し遅延基準クロックDRCLKをクロック入力端
Cに入力して、正側出力端Qから第2の比較信号PCM
P2を出力し、反転側出力端QBから第2の比較信号の
反転信号PCMP2Bを出力する第3のFF15とを有
している。
の比較信号PCMP2および第1の比較信号の反転信号
PCMP1Bを入力とする第1のAND回路16と、第
1の比較信号PCMP1および第2の比較信号の反転信
号PCMP2Bを入力とする第2のAND回路17と、
セット入力端Sに第2のANDゲート17の出力端が接
続され、リセット入力端Rに第1のANDゲート16の
出力端が接続され、正側出力端から選択信号SELを出
力するセットリセットラッチ(SRラッチと略す)18
と、原比較信号PCMP0と位相比較結果CMPRとを
入力して選択信号SELが論理“1”のときには原比較
信号PCMP0を選択して出力し選択信号SELが論理
“0”のときには位相比較結果CMPRを選択して出力
するセレクタ19と、セレクタ19の出力端がデータ入
力端Dに接続され遅延基準クロックDRCLKをクロッ
ク入力端Cに入力して、正側出力端から位相比較結果C
MPRを出力する第4のFF20とを有して構成されて
いる。
2における遅延時間はいずれも同一の遅延時間Dである
とする。
ックRCLKの変化と帰還クロックFBCLKの変化の
前後関係を遅延基準クロックDRCLKの変化と第1の
遅延基準クロックDFCLK1の変化の前後関係に変換
して第2のFF14で検出する。第2のFF14は、図
11(a)の従来例のFF91に相当し、第2のFF1
4の正側出力Qから出力される原比較信号PCMP0
は、帰還クロックFBCLKの立ち上がり変化が基準ク
ロックRCLKの立ち上がり変化に先行するときには論
理“1”となり、帰還クロックFBCLKの立ち上がり
変化が基準クロックRCLKの立ち上がり変化よりも後
行するときには論理“0”となる。
Kの立ち上がり変化の時刻よりも遅延時間Dだけ後の時
刻の帰還クロックFBCLKの信号レベルを判定し、第
3のFF15では、遅延時間Dだけ前の時刻の帰還クロ
ックFBCLKの信号レベルを判定する。したがって、
基準クロックRCLKの立ち上がり変化を中心とする所
定時間T=2Dの時間内に帰還クロックFDCLKが立
ち下がり方向に変化したときには第1のAND回路16
の出力である立ち下がり検出信号FDETが論理“1”
となり、同様に、基準クロックRCLKの立ち上がり変
化を中心とする所定時間T=2Dの時間内に帰還クロッ
クFDCLKが立ち上がり方向に変化したときには第2
のAND回路17の出力である立ち上がり検出信号RD
ETが論理“1”となる。
の状態で立ち下がり検出信号FDETが論理“1”に変
化するとSRラッチ18がリセットされ、選択信号SE
Lが論理“0”となり位相比較結果CMPRを選択する
ので、エッジ検出/位相比較部2の出力である位相比較
結果CMPRはそれまで出力していた論理レベルを維持
し続ける。これにより、基準クロックRCLKの立ち上
がりと帰還クロックFBCLKの立ち下がりがほぼ一致
した状態では、位相比較結果CMPRとして原比較信号
とは無関係にそれまでの出力レベルを維持するので、制
御部4および可変遅延部3では一方方向に遅延制御を行
うことになり偽の同期状態の発生が防止される。
Tが論理“0”の状態で立ち上がり検出信号RDETが
論理“1”に変化するとSRラッチ18がセットされ、
選択信号SELが論理“1”となり原比較信号PCMP
0を選択するので、エッジ検出/位相比較部2の出力で
ある位相比較結果CMPRは、第2のFF14の比較結
果にしたがい位相遅れ状態では論理“0”となり、位相
進み状態では論理“1”となる。これにより、基準クロ
ックRCLKおよび帰還クロックFBCLKの立ち上が
りがほぼ一致した状態では、両者が一致した状態を中心
にして、位相進みが増大したときには制御部4および可
変遅延部3では遅延量が増大するように遅延制御が行わ
れ、位相遅れが増大したときには制御部4および可変遅
延部3では遅延量が減少するように遅延制御が行われ
る。
の動作タイミング図である。
の同期状態が発生する状況と同様な状況で、基準クロッ
クRCLKの立ち上がりと帰還クロックFBCLKの立
ち下がりがほぼ一致した状態となったときに何らかの要
因により原比較信号PCMPが論理“1”から論理
“0”に変化した場合である。原比較信号PCMPは論
理“1”から論理“0”に変化し再び論理“1”に変化
しているが、A1のタイミングで立ち下がり検出信号F
DETが論理“1”に変化したために位相比較結果CM
PRは論理“1”を保つので、可変遅延部3の遅延量を
増加する遅延制御が制御部4により継続される。したが
って、A1〜A3において偽の同期状態の発生は防止さ
れる。
ち上がりと帰還クロックFBCLKの立ち上がりがほぼ
一致した同期状態付近における動作を示している。タイ
ミングB1で立ち上がり検出信号RDETが論理“1”
に変化しているので、原比較信号PCMP0の信号の変
化が位相比較結果CMPRの変化としてエッジ検出/位
相比較部2から出力される。位相同期状態では、タイミ
ングB3〜B6のように、位相比較結果CMPRが3ク
ロック毎に論理“0”から論理“1”に、または論理
“1”から論理“0”に変化し、可変遅延部3における
遅延量の増減を繰り返すことにより同期を維持する。
検出/位相比較部の他の実施例の回路図である。
ックRCLKが入力端に入力された第1の遅延素子21
と、第1の遅延素子21の出力端に入力端が接続された
第2の遅延素子22と、帰還クロックFBCLKが入力
端に入力された第3の遅延素子23と、第3の遅延素子
23の出力端がデータ入力端Dに接続され、基準クロッ
クRCLKがクロック入力端Cに入力され、正側出力端
Qから第1の比較信号PCMP1を出力し、反転側出力
端QBから第1の比較信号の反転信号PCMP1Bを出
力する第1のFF24と、第3の遅延素子23の出力端
がデータ入力端Dに接続され、第1の遅延素子21の出
力端がクロック入力端Cに接続され、正側出力端Qから
原比較信号PCMP0を出力する第2のFF25と、第
3の遅延素子23の出力端がデータ入力端Dに接続さ
れ、第2の遅延素子22の出力端がクロック入力端Cに
接続され、正側出力端Qから第2の比較信号PCMP2
を出力し、反転側出力端QBから第2の比較信号の反転
信号PCMP2Bを出力する第3のFF26と、第2の
比較信号PCMP2および第1の比較信号の反転信号P
CMP1Bを入力し立ち上がり検出信号RDETを出力
する第1のAND回路27と、第1の比較信号PCMP
1および第2の比較信号の反転信号PCMP2Bを入力
し立ち下がり検出信号FDETを出力する第2のAND
回路28と、セット入力端Sに第1のANDゲート27
の出力端が接続され、リセット入力端Rに第2のAND
ゲート28の出力端が接続され、正側出力端から選択信
号SELを出力するSRラッチ29と、原比較信号PC
MP0と位相比較結果CMPRとを入力して選択信号S
ELが論理“1”のときには原比較信号PCMP0を選
択して出力し、選択信号SELが論理“0”のときには
位相比較結果CMPRを選択して出力するセレクタ30
と、セレクタ30の出力端がデータ入力端Dに接続さ
れ、第2の遅延素子22の出力端がクロック入力端Cに
接続され、正側出力端から位相比較結果CMPRを出力
する第4のFF31とを有して構成されている。なお、
図において遅延素子21,22,23における遅延時間
はいずれも同一の遅延時間Dであるとする。
エッジ検出/位相比較部2における基準クロック側およ
び帰還クロック側の遅延素子の配置接続を変更したこと
により、図2の第1のFF13の働きを図4では第3の
FF26が行い、図2の第3のFF15の働きを図4で
は第1のFF24が行う。この点以外の動作の詳細およ
び効果については、図2および図3で説明したことと同
様であり重複するので省略する。
説明する。図5は、第2の実施の形態のブロック図であ
る。DLL回路40は、逓倍部41と、エッジ検出/位
相比較部42と、可変遅延部43と、制御部44とを備
えて構成されている。
力し、基準クロックRCLKの周波数を逓倍した逓倍ク
ロックXCLKを生成し出力する。
ックRCLKと帰還クロックFBCLKとを入力し、基
準クロックRCLKの周期毎に基準クロックRCLKと
帰還クロックFBCLKの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックFBCLKの
変化が基準クロックRCLKの変化に先行するときには
第1の論理レベルである論理“1”となり後行するとき
には第2の論理レベルである論理“0”となる原比較信
号を内部生成し、基準クロックRCLKのレベルと帰還
クロックFBCLKのレベルとが所定時間T0内に同一
方向に変化したことを検出したときには原比較信号を以
後の位相比較結果信号CMPRとして出力し、基準クロ
ックRCLKのレベルと帰還クロックFBCLKのレベ
ルとが所定時間T0内に反対方向に変化したことを検出
したときには位相比較結果信号RCLKの出力論理レベ
ルを維持して以後の位相比較結果信号CMPRとして出
力する。
を入力し制御信号CONTに基づき遅延させて出力クロ
ックOCLKとして出力する。
が論理“1”のときには可変遅延回路43に遅延量の増
大を指示し、論理“0”のときには可変遅延回路43に
遅延量の減少を指示する制御信号を出力する。
ッファ45に入力され、クロック供給用バッファ45の
出力が(図示しない)内部回路に供給されるとともに帰
還クロックFBCLKとなり、DLL回路40により基
準クロックRCLKと帰還クロックFBCLKの位相が
同期化されることは図1の第1の実施の形態と同様であ
るが、本実施の形態では、内部クロックとして内部回路
にも供給される帰還クロックFBCLKの周波数が基準
クロックRCLKの周波数を逓倍した高速なクロックで
ある点が異なっている。
位相比較部42の働きにより、基準クロックRCLKの
立ち上がりと帰還クロックFBCLKの立ち下がりがほ
ぼ一致した状態を保って停滞する偽の同期状態の発生を
防止することが可能となる。
に示すようにDLL回路40では、位相を合わせるため
に要する遅延量(図ではTa)が小さくできるので可変
遅延部の回路規模を小さくすることができる。これに対
して、クロック供給用バッファ45の出力を分周器を通
して基準クロックRCLKの周波数と同一の周波数の分
周済み帰還クロックDIVCLKに変換してエッジ検出
/位相比較部42に入力しても偽の位相同期状態の発生
を防止する効果は同様であるものの、図10(b)に示
すように、位相を合わせるために要する遅延量(図では
Tb)が大きくなるので可変遅延部の回路規模において
不利となる。
としては、図2のエッジ検出/位相比較部2または図4
のエッジ検出/位相比較部2aをそのまま利用すること
ができる。
可変遅延回路43の前段に設けた構成として説明した
が、逓倍部41を可変遅延回路43とクロック供給用バ
ッファ45との間に設けた構成としてもよい。
説明する。図7は、第3の実施の形態のブロック図であ
る。DLL回路50は、エッジ検出/位相比較部51
と、入力位相選択部52と、可変遅延部53と、制御部
54とを備えて構成されている。
ックRCLKと帰還クロックFBCLKとを入力し、基
準クロックRCLKの周期毎に基準クロックRCLKと
帰還クロックFBCLKの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックFBCLKの
変化が基準クロックRCLKの変化に先行するときには
第1の論理レベルである論理“1”となり、後行すると
きには第2の論理レベルである論理“0”となる位相比
較結果CMPRを出力するとともに、基準クロックRC
LKのレベルと帰還クロックFBCLKのレベルとが所
定時間T0内に反対方向に変化したことを検出する毎に
論理レベルが反転する位相選択信号PSELを出力す
る。
RCLKを入力して反転信号を生成するインバータ回路
56と、位相選択信号が所定の論理レベルである論理
“1”のときには基準クロックRCLKを選択クロック
SCLKとして出力し、位相選択信号PSELが所定の
論理レベルの反転レベルである論理“0”のときにはイ
ンバータ回路56の出力信号を選択クロックSCLKと
して出力するセレクタ57とを有して構成されている。
を入力し制御信号CONTに基づき遅延させて出力クロ
ックOCLKとして出力する制御部54は、位相比較結
果CMPRが第1の論理レベルの論理“1”のときには
可変遅延回路53に遅延量の増大を指示し、第2の論理
レベルの論理“0”のときには可変遅延回路53に遅延
量の減少を指示する制御信号CONTを出力する。
ッファ55に入力され、クロック供給用バッファ55の
出力が(図示しない)内部回路に供給されるとともに帰
還クロックFBCLKとなり、DLL回路50により基
準クロックRCLKと帰還クロックFBCLKの位相が
同期化されることは図1の第1の実施の形態と同様であ
るが、本実施の形態では、基準クロックRCLKの立ち
上がりを中心とする所定時間内に帰還クロックFBCL
Kの立ち下がりを検出したときには、入力位相選択部5
2の働きにより基準クロックの位相を180度変化させ
る点が異なっており、これによって偽の位相同期状態の
発生を防止するとともに、位相差が180度付近の状態
から位相同期状態への到達を飛躍的に早めることができ
る。
検出/位相比較部51の一実施例の回路図である。
ックRCLKを入力して遅延基準クロックDRCLKを
出力する第1の遅延素子61と、帰還クロックFBCL
Kを入力して第1の遅延帰還クロックDFCLK1を出
力する第2の遅延素子62と、第1の遅延帰還クロック
DFCLK1を入力して第2の遅延帰還クロックDFC
LK2を出力する第3の遅延素子63と、帰還クロック
FBCLKをデータ入力端Dに入力し遅延基準クロック
DRCLKをクロック入力端Cに入力して、反転側出力
端QBから第1の比較信号の反転信号PCMP1Bを出
力する第1のFF64と、第1の遅延帰還クロックDF
CLK1をデータ入力端Dに入力し遅延基準クロックD
RCLKをクロック入力端Cに入力して、正側出力端Q
から原比較信号PCMP0を出力する第2のFF65
と、第2の遅延帰還クロックDFCLK2をデータ入力
端Dに入力し遅延基準クロックDRCLKをクロック入
力端Cに入力して、正側出力端Qから第2の比較信号P
CMP2を出力する第3のFF66とを有している。
1の比較信号の反転信号PCMP1Bおよび第2の比較
信号PCMP2を入力し立ち下がり検出信号FDETを
出力するAND回路67と、立ち下がり検出信号FDE
Tが入力端Tに接続され正側出力端Qから位相選択信号
PSELを出力するトグル形FF(T−FFと略す)6
8と、原比較信号PCMP0がデータ入力端Dに入力さ
れ遅延基準信号DRCLKがクロック入力端Cに入力さ
れ、正側出力端Qから位相比較結果OMPRを出力する
第4のFF69とを有している。
4における遅延時間はいずれも同一の遅延時間Dである
とする。
ロックRCLKの立ち上がりを中心とする所定時間T0
=2D内に帰還クロックFBCLKの立ち下がりが存在
する場合には立ち下がり検出信号FDETが論理“1”
となり、T−FF68の出力である位相選択信号PSE
Lはそれまでの論理レベルを反転した論理レベルとな
る。その結果、入力位相選択部52では、それまで出力
として選択されていた入力とは別の方の入力が選択クロ
ックSCLKとして出力される。
検出/位相比較部の他の実施例の回路図である。
ロックRCLKが入力端に入力された第1の遅延素子7
1と、第1の遅延素子71の出力端に入力端が接続され
た第2の遅延素子72と、帰還クロックFBCLKが入
力端に入力された第3の遅延素子73と、第3の遅延素
子73の出力端がデータ入力端Dに接続され、基準クロ
ックRCLKがクロック入力端Cに入力され、正側出力
端Qから第1の比較信号PCMP1を出力する第1のF
F74と、第3の遅延素子73の出力端がデータ入力端
Dに接続され、第1の遅延素子71の出力端がクロック
入力端Cに接続され、正側出力端Qから原比較信号PC
MP0を出力する第2のFF75と、第3の遅延素子7
3の出力端がデータ入力端Dに接続され、第2の遅延素
子72の出力端がクロック入力端Cに接続され、反転側
出力端QBから第2の比較信号の反転信号PCMP2B
を出力する第3のFF76と、第1の比較信号PCMP
1および第2の比較信号の反転信号PCMP2Bを入力
し立ち下がり検出信号FDETを出力するAND回路7
7と、立ち下がり検出信号FDETが入力端Tに接続さ
れ正側出力端Qから位相選択信号PSELを出力するT
−FF78と、原比較信号PCMP0がデータ入力端D
に入力され第2の遅延素子72の出力端がクロック入力
端Cに接続され、正側出力端Qから位相比較結果OMP
Rを出力する第4のFF79とを有して構成されてい
る。
は、図8のエッジ検出/位相比較部51における基準ク
ロック側および帰還クロック側の遅延素子の配置接続を
変更したことにより、図8の第1のFF64の働きを図
9では第3のFF76が行い、図8の第3のFF66の
働きを図9では第1のFF74が行う。その他の動作お
よび効果については図8の実施例と同様であるので省略
する。
相選択部52を可変遅延回路53の前段に設けた構成と
して説明したが、入力位相選択部52を可変遅延回路5
3とクロック供給用バッファ55との間に設けた構成と
してもよい。
より、基準クロックRCLKの立ち上がりと帰還クロッ
クFBCLKの立ち下がりがほぼ一致した状態となった
ときにおいても偽の同期状態が発生して位相同期動作が
停滞することを回避することができるので、安定して速
やかに正常な同期状態を実現することができる。
クに対して位相同期を安定して速やかに正常な同期状態
を実現できることに加えて、可変遅延部の回路規模を低
減することも可能となる。
生を回避する効果に加えて、特に基準クロックと帰還ク
ロックとの位相差が180度付近のときに位相同期動作
を大幅に速めることができるという効果が生じる。
る。
較部の一実施例の回路図である。
グ図である。
較部の他の実施例の回路図である。
り、(b)は、分周器を付加した場合の波形模式図であ
る。
較部の一実施例の回路図である。
較部の他の実施例の回路図である。
回路図であり、(b)の位相進み/遅れの判定図であ
り、(c)は、偽の同期状態の動作タイミング図であ
る。
較部 3,43,53 可変遅延部 4,44,54 制御部 5,45,55 クロック供給用バッファ 10,11,12、21,22,23,61,62,6
3,71,72,73遅延素子 13,14,15,20,24,25,26,31,6
4,65,66,69,74,75,76,79 フ
リップフロップ 16,17,27,28,67,77 AND回路 18,29 セットリセットラッチ 19,30 セレクタ 41 逓倍部 52 入力位相選択部 68,78 トグル形フリップフロップ CMPR 位相比較結果 CONT 制御信号 FBCLK 帰還クロック OCLK 出力クロック RCLK 基準クロック
Claims (9)
- 【請求項1】 第1のクロックと第2のクロックとを入
力し、前記第1のクロックの周期毎に前記第1のクロッ
クと前記第2のクロックの立ち上がり変化同士または立
ち下がり変化同士を比較し前記第2のクロックの変化が
前記第1のクロックの変化に先行するときには第1の論
理レベルとなり後行するときには第2の論理レベルとな
る原比較信号を内部生成し、前記第1のクロックのレベ
ルと前記第2のクロックのレベルとが所定時間内に同一
方向に変化したことを検出したときには前記原比較信号
を以後の位相比較結果信号として出力し、前記第1のク
ロックのレベルと前記第2のクロックのレベルとが前記
所定時間内に反対方向に変化したことを検出したときに
は前記位相比較結果信号の出力論理レベルを維持して以
後の前記位相比較結果信号として出力するエッジ検出/
位相比較部と、 前記第1のクロックを入力し制御信号に基づき遅延させ
て出力クロックとして出力する可変遅延部と、 前記位相比較結果信号が前記第1の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第2の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするDLL回路。 - 【請求項2】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、第2のクロックが入力端に入力された第2の遅延素
子と、前記第2の遅延素子の出力端に入力端が接続され
た第3の遅延素子と、前記第2のクロックがデータ入力
端に入力され前記第1の遅延素子の出力端がクロック入
力端に接続された第1のフリップフロップと、前記第2
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第1の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第3のフリッ
プフロップの正側出力端および前記第1のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
た第1のAND回路と、前記第1のフリップフロップの
正側出力端および前記第3のフリップフロップの反転側
出力端に2つの入力端がそれぞれ接続された第2のAN
D回路と、セット入力端に前記第2のANDゲートの出
力端が接続されリセット入力端に前記第1のANDゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“1”のときに
は前記原比較信号を選択し前記選択信号が論理“0”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第1の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
4のフリップフロップとを有する請求項1記載のDLL
回路。 - 【請求項3】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、前記第1の遅延素子の出力端に入力端が接続された
第2の遅延素子と、第2のクロックが入力端に入力され
た第3の遅延素子と、前記第3の遅延素子の出力端がデ
ータ入力端に接続され前記第1のクロックがクロック入
力端に入力された第1のフリップフロップと、前記第3
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第2の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第3のフリッ
プフロップの正側出力端および前記第1のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
た第1のAND回路と、前記第1のフリップフロップの
正側出力端および前記第3のフリップフロップの反転側
出力端に2つの入力端がそれぞれ接続された第2のAN
D回路と、セット入力端に前記第1のANDゲートの出
力端が接続されリセット入力端に前記第2のANDゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“1”のときに
は前記原比較信号を選択し前記選択信号が論理“0”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第2の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
4のフリップフロップとを有する請求項1記載のDLL
回路。 - 【請求項4】 第1のクロックを入力し前記第1のクロ
ックの周波数を逓倍した逓倍クロックを生成し出力する
逓倍部と、 前記第1のクロックと第2のクロックとを入力し、前記
第1のクロックの周期毎に前記第1のクロックと前記第
2のクロックの立ち上がり変化同士または立ち下がり変
化同士を比較し前記第2のクロックの変化が前記第1の
クロックの変化に先行するときには第1の論理レベルと
なり後行するときには第2の論理レベルとなる原比較信
号を内部生成し、前記第1のクロックのレベルと前記第
2のクロックのレベルとが所定時間内に同一方向に変化
したことを検出したときには前記原比較信号を以後の位
相比較結果信号として出力し、前記第1のクロックのレ
ベルと前記第2のクロックのレベルとが前記所定時間内
に反対方向に変化したことを検出したときには前記位相
比較結果信号の出力論理レベルを維持して以後の前記位
相比較結果信号として出力するエッジ検出/位相比較部
と、 前記逓倍クロックを入力し制御信号に基づき遅延させて
出力クロックとして出力する可変遅延部と、 前記位相比較結果信号が前記第1の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第2の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするDLL回路。 - 【請求項5】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、第2のクロックが入力端に入力された第2の遅延素
子と、前記第2の遅延素子の出力端に入力端が接続され
た第3の遅延素子と、前記第2のクロックがデータ入力
端に入力され前記第1の遅延素子の出力端がクロック入
力端に接続された第1のフリップフロップと、前記第2
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第1の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第3のフリッ
プフロップの正側出力端および前記第1のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
た第1のAND回路と、前記第1のフリップフロップの
正側出力端および前記第3のフリップフロップの反転側
出力端に2つの入力端がそれぞれ接続された第2のAN
D回路と、セット入力端に前記第2のANDゲートの出
力端が接続されリセット入力端に前記第1のANDゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“1”のときに
は前記原比較信号を選択し前記選択信号が論理“0”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第1の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
4のフリップフロップとを有する請求項4記載のDLL
回路。 - 【請求項6】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、前記第1の遅延素子の出力端に入力端が接続された
第2の遅延素子と、第2のクロックが入力端に入力され
た第3の遅延素子と、前記第3の遅延素子の出力端がデ
ータ入力端に接続され前記第1のクロックがクロック入
力端に入力された第1のフリップフロップと、前記第3
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第2の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第3のフリッ
プフロップの正側出力端および前記第1のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
た第1のAND回路と、前記第1のフリップフロップの
正側出力端および前記第3のフリップフロップの反転側
出力端に2つの入力端がそれぞれ接続された第2のAN
D回路と、セット入力端に前記第1のANDゲートの出
力端が接続されリセット入力端に前記第2のANDゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“1”のときに
は前記原比較信号を選択し前記選択信号が論理“0”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第2の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
4のフリップフロップとを有する請求項4記載のDLL
回路。 - 【請求項7】 第1のクロックと第2のクロックとを入
力し、前記第1のクロックの周期毎に前記第1のクロッ
クと前記第2のクロックの立ち上がり変化同士または立
ち下がり変化同士を比較し前記第2のクロックの変化が
前記第1のクロックの変化に先行するときには第1の論
理レベルとなり後行するときには第2の論理レベルとな
る位相比較結果信号を出力するとともに、前記第1のク
ロックのレベルと前記第2のクロックのレベルとが所定
時間内に反対方向に変化したことを検出する毎に論理レ
ベルが反転する位相選択信号を出力するエッジ検出/位
相比較部と、 前記第1のクロックを入力して反転信号を生成し前記位
相選択信号が所定の論理レベルのときには前記第1のク
ロックを選択して選択クロックとして出力し、前記位相
選択信号が所定の論理レベルの反転レベルのときには第
1のクロックの反転信号を選択して前記選択クロックと
して出力する入力位相選択回路部と、前記選択クロック
を入力し制御信号に基づき遅延させて出力クロックとし
て出力する可変遅延部と、 前記位相比較結果信号が前記第1の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第2の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするDLL回路。 - 【請求項8】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、第2のクロックが入力端に入力された第2の遅延素
子と、前記第2の遅延素子の出力端に入力端が接続され
た第3の遅延素子と、前記第2のクロックがデータ入力
端に入力され前記第1の遅延素子の出力端がクロック入
力端に接続された第1のフリップフロップと、前記第2
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第1の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第3のフリッ
プフロップの正側出力端および前記第1のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
たAND回路と、前記AND回路の出力端が入力端に接
続され正側出力端から前記位相選択信号を出力するトグ
ル形フリップフロップと、前記原比較信号がデータ入力
端に入力され前記第1の遅延素子の出力端がクロック入
力端に接続され正側出力端から位相比較結果信号を出力
する第4のフリップフロップとを有する請求項7記載の
DLL回路。 - 【請求項9】 前記エッジ検出/位相比較部が、 第1のクロックが入力端に入力された第1の遅延素子
と、前記第1の遅延素子の出力端に入力端が接続された
第2の遅延素子と、第2のクロックが入力端に入力され
た第3の遅延素子と、前記第3の遅延素子の出力端がデ
ータ入力端に接続され前記第1のクロックがクロック入
力端に入力された第1のフリップフロップと、前記第3
の遅延素子の出力端がデータ入力端に接続され前記第1
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第2のフリップフロップ
と、前記第3の遅延素子の出力端がデータ入力端に接続
され前記第2の遅延素子の出力端がクロック入力端に接
続された第3のフリップフロップと、前記第1のフリッ
プフロップの正側出力端および前記第3のフリップフロ
ップの反転側出力端に2つの入力端がそれぞれ接続され
たAND回路と、前記AND回路の出力端が入力端に接
続され正側出力端から前記位相選択信号を出力するトグ
ル形フリップフロップと、前記原比較信号がデータ入力
端に入力され前記第2の遅延素子の出力端がクロック入
力端に接続され正側出力端から位相比較結果信号を出力
する第4のフリップフロップとを有する請求項7記載の
DLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000291737A JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Dll回路 |
US09/962,546 US6404248B1 (en) | 2000-09-26 | 2001-09-24 | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000291737A JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Dll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002100982A true JP2002100982A (ja) | 2002-04-05 |
JP3404369B2 JP3404369B2 (ja) | 2003-05-06 |
Family
ID=18774774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000291737A Expired - Fee Related JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Dll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6404248B1 (ja) |
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US6404248B1 (en) | 2002-06-11 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030204 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080229 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 11 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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