JP2002100982A - Ｄｌｌ回路 - Google Patents
Ｄｌｌ回路Info
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- 238000003708 edge detection Methods 0.000 claims abstract description 48
- 230000000630 rising effect Effects 0.000 claims description 29
- 230000007423 decrease Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 24
- 230000003111 delayed effect Effects 0.000 description 17
- 238000001514 detection method Methods 0.000 description 10
- IEOJHRAIYGJUBG-UHFFFAOYSA-N 3-methyl-1-(1-phenylcyclohexyl)piperidine Chemical compound C1C(C)CCCN1C1(C=2C=CC=CC=2)CCCCC1 IEOJHRAIYGJUBG-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 101000622137 Homo sapiens P-selectin Proteins 0.000 description 4
- 102100023472 P-selectin Human genes 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】ＤＬＬ回路において基準クロックと帰還クロッ
クの位相が１８０度異なる状態で停滞する偽の位相同期
状態の発生を防止する。 【解決手段】ＤＬＬ回路１は、帰還クロックＦＢＣＬＫ
の立ち上がりが基準クロックＲＣＬＫの立ち上がりに先
行するときには論理“１”となり、後行するときには論
理“０”となる原比較信号を内部生成し、基準クロック
ＲＣＬＫのレベルと帰還クロック信号ＦＢＣＬＫのレベ
ルが所定時間Ｔ０内に同一方向に変化したことを検出し
たときには、原比較信号を以後の位相比較結果ＣＭＰＲ
として出力し、基準クロックＲＣＬＫのレベルと帰還ク
ロック信号ＦＢＣＬＫのレベルが所定時間Ｔ０内に反対
方向に変化したことを検出したときには、位相比較結果
ＣＭＰＲの出力論理レベルを維持して以後の位相比較結
果ＣＭＰＲとして継続出力するエッジ検出／位相比較部
２を備える。
クの位相が１８０度異なる状態で停滞する偽の位相同期
状態の発生を防止する。 【解決手段】ＤＬＬ回路１は、帰還クロックＦＢＣＬＫ
の立ち上がりが基準クロックＲＣＬＫの立ち上がりに先
行するときには論理“１”となり、後行するときには論
理“０”となる原比較信号を内部生成し、基準クロック
ＲＣＬＫのレベルと帰還クロック信号ＦＢＣＬＫのレベ
ルが所定時間Ｔ０内に同一方向に変化したことを検出し
たときには、原比較信号を以後の位相比較結果ＣＭＰＲ
として出力し、基準クロックＲＣＬＫのレベルと帰還ク
ロック信号ＦＢＣＬＫのレベルが所定時間Ｔ０内に反対
方向に変化したことを検出したときには、位相比較結果
ＣＭＰＲの出力論理レベルを維持して以後の位相比較結
果ＣＭＰＲとして継続出力するエッジ検出／位相比較部
２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、内部供給クロック
と基準クロックとの位相比較結果に基づいて遅延量を調
整し内部供給クロックを基準クロックに同期させるＤＬ
Ｌ回路に関する。
と基準クロックとの位相比較結果に基づいて遅延量を調
整し内部供給クロックを基準クロックに同期させるＤＬ
Ｌ回路に関する。
【０００２】
【従来の技術】近年、集積回路の回路規模増大に伴って
集積回路内部に供給されるクロック信号の遅延が増大
し、また集積回路の動作が高速化するにつれて、内部ク
ロックの基準クロックに対する位相遅れに起因する誤動
作の危険性が増大してきた。このような状況において、
基準クロックと内部に供給するクロックとの位相を同期
させるＰＬＬ回路，ＤＬＬ回路が広範に使用されるに至
っている。特にＤＬＬ回路は、デジタル処理により位相
を調整するので、電圧制御発振器などを用いてアナログ
的に位相調整するＰＬＬ回路よりも周囲回路の発生する
ノイズに強く設計が容易であるという利点を有してい
る。
集積回路内部に供給されるクロック信号の遅延が増大
し、また集積回路の動作が高速化するにつれて、内部ク
ロックの基準クロックに対する位相遅れに起因する誤動
作の危険性が増大してきた。このような状況において、
基準クロックと内部に供給するクロックとの位相を同期
させるＰＬＬ回路，ＤＬＬ回路が広範に使用されるに至
っている。特にＤＬＬ回路は、デジタル処理により位相
を調整するので、電圧制御発振器などを用いてアナログ
的に位相調整するＰＬＬ回路よりも周囲回路の発生する
ノイズに強く設計が容易であるという利点を有してい
る。
【０００３】図１０は、特開平１０−２７０９９８号公
報に記載されたＤＬＬ回路のブロック図である。この従
来のＤＬＬ回路８１は、基準クロックＲＣＬＫと帰還ク
ロックＦＢＣＬＫとの位相を比較し位相比較結果ＰＣＯ
ＭＰを出力する位相比較部８２と、制御信号ＣＯＮＴに
基づき基準クロックＲＣＬＫの遅延量を増減して出力ク
ロックＯＣＬＫとして出力する可変遅延部８３と、位相
比較結果ＰＣＯＭＰに基づいて制御信号ＣＯＮＴを生成
し出力する制御部８４とで構成されている。出力クロッ
クＯＣＬＫはクロック供給用バッファ８５に入力し、ク
ロック供給用バッファ８５の出力は（図示しない）内部
回路に内部クロックとして供給するとともに帰還クロッ
クＦＢＣＬＫとして位相比較部８２に入力している。
報に記載されたＤＬＬ回路のブロック図である。この従
来のＤＬＬ回路８１は、基準クロックＲＣＬＫと帰還ク
ロックＦＢＣＬＫとの位相を比較し位相比較結果ＰＣＯ
ＭＰを出力する位相比較部８２と、制御信号ＣＯＮＴに
基づき基準クロックＲＣＬＫの遅延量を増減して出力ク
ロックＯＣＬＫとして出力する可変遅延部８３と、位相
比較結果ＰＣＯＭＰに基づいて制御信号ＣＯＮＴを生成
し出力する制御部８４とで構成されている。出力クロッ
クＯＣＬＫはクロック供給用バッファ８５に入力し、ク
ロック供給用バッファ８５の出力は（図示しない）内部
回路に内部クロックとして供給するとともに帰還クロッ
クＦＢＣＬＫとして位相比較部８２に入力している。
【０００４】図１１（ａ）は、位相比較部８２の回路図
である。位相比較部８２は、フリップフロップ（以下、
ＦＦと略す）９１で構成され、基準クロックＲＣＬＫの
立ち上がりに同期して帰還クロックＦＢＣＬＫを読み込
み、位相比較結果ＰＣＯＭＰを出力する。制御部８４
は、図１１（ｂ）の位相進み／遅れ判定図に示すよう
に、位相判定結果ＰＣＯＭＰが論理“１”のときは帰還
クロックＦＢＣＬＫが基準クロックＲＣＬＫに対して位
相進みの状態にあると判定し、次のクロック時間におい
て可変遅延部８３の遅延量を大きくして出力クロックＯ
ＣＬＫの位相を遅らせる。同様に、位相判定結果ＰＣＯ
ＭＰが論理“０”のときは帰還クロックＦＢＣＬＫが基
準クロックＲＣＬＫに対して位相遅れの状態にあると判
定し、次のクロック時間において可変遅延部８３の遅延
量を小さくして出力クロックＯＣＬＫの位相を進める。
このようにして位相を調整することにより、ＤＬＬ回路
８１は、集積回路内部に供給するクロックでもある帰還
クロックＦＢＣＬＫの位相を基準クロックＲＣＬＫの位
相と同期させることができる。位相同期状態では、位相
比較結果ＰＣＯＭＰが論理“１”と論理“０”とを繰り
返す。
である。位相比較部８２は、フリップフロップ（以下、
ＦＦと略す）９１で構成され、基準クロックＲＣＬＫの
立ち上がりに同期して帰還クロックＦＢＣＬＫを読み込
み、位相比較結果ＰＣＯＭＰを出力する。制御部８４
は、図１１（ｂ）の位相進み／遅れ判定図に示すよう
に、位相判定結果ＰＣＯＭＰが論理“１”のときは帰還
クロックＦＢＣＬＫが基準クロックＲＣＬＫに対して位
相進みの状態にあると判定し、次のクロック時間におい
て可変遅延部８３の遅延量を大きくして出力クロックＯ
ＣＬＫの位相を遅らせる。同様に、位相判定結果ＰＣＯ
ＭＰが論理“０”のときは帰還クロックＦＢＣＬＫが基
準クロックＲＣＬＫに対して位相遅れの状態にあると判
定し、次のクロック時間において可変遅延部８３の遅延
量を小さくして出力クロックＯＣＬＫの位相を進める。
このようにして位相を調整することにより、ＤＬＬ回路
８１は、集積回路内部に供給するクロックでもある帰還
クロックＦＢＣＬＫの位相を基準クロックＲＣＬＫの位
相と同期させることができる。位相同期状態では、位相
比較結果ＰＣＯＭＰが論理“１”と論理“０”とを繰り
返す。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来のＤＬＬ回路では、基準クロックＲＣＬＫの立ち上が
りと帰還クロックＦＢＣＬＫの立ち下がりが一致した状
態で停滞する偽の同期状態が発生して正常な位相同期状
態への速やかな移行が妨げられることがある。
来のＤＬＬ回路では、基準クロックＲＣＬＫの立ち上が
りと帰還クロックＦＢＣＬＫの立ち下がりが一致した状
態で停滞する偽の同期状態が発生して正常な位相同期状
態への速やかな移行が妨げられることがある。
【０００６】図１１（ｃ）は、偽の同期状態の動作タイ
ミング図である。基準クロックＲＣＬＫの立ち上がりと
帰還クロックＦＢＣＬＫの立ち下がりがほぼ一致した状
態となったときに何らかの要因（基準クロックのジッタ
発生等）により位相比較結果ＰＣＯＭＰが論理“１”か
ら論理“０”（または論理“０”から論理“１”）に変
化した場合に、位相比較動作と遅延量制御動作との間に
時間遅れがあるために、図１０（ｃ）に示すように位相
比較結果ＰＣＯＭＰは論理“１”と論理“０”を繰り返
すようになり、基準クロックＲＣＬＫと帰還クロックＦ
ＢＣＬＫとが１８０度の位相差を保った状態で停滞する
偽の同期状態が発生する。
ミング図である。基準クロックＲＣＬＫの立ち上がりと
帰還クロックＦＢＣＬＫの立ち下がりがほぼ一致した状
態となったときに何らかの要因（基準クロックのジッタ
発生等）により位相比較結果ＰＣＯＭＰが論理“１”か
ら論理“０”（または論理“０”から論理“１”）に変
化した場合に、位相比較動作と遅延量制御動作との間に
時間遅れがあるために、図１０（ｃ）に示すように位相
比較結果ＰＣＯＭＰは論理“１”と論理“０”を繰り返
すようになり、基準クロックＲＣＬＫと帰還クロックＦ
ＢＣＬＫとが１８０度の位相差を保った状態で停滞する
偽の同期状態が発生する。
【０００７】本発明の目的は、このような偽の同期状態
の発生を防止し、安定して速やかに正常な同期状態を実
現できるＤＬＬ回路を提供することにある。
の発生を防止し、安定して速やかに正常な同期状態を実
現できるＤＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の発明のＤ
ＬＬ回路は、第１のクロックと第２のクロックとを入力
し、前記第１のクロックの周期毎に前記第１のクロック
と前記第２のクロックの立ち上がり変化同士または立ち
下がり変化同士を比較し前記第２のクロックの変化が前
記第１のクロックの変化に先行するときには第１の論理
レベルとなり後行するときには第２の論理レベルとなる
原比較信号を内部生成し、前記第１のクロックのレベル
と前記第２のクロックのレベルとが所定時間内に同一方
向に変化したことを検出したときには前記原比較信号を
以後の位相比較結果信号として出力し、前記第１のクロ
ックのレベルと前記第２のクロックのレベルとが前記所
定時間内に反対方向に変化したことを検出したときには
前記位相比較結果信号の出力論理レベルを維持して以後
の前記位相比較結果信号として出力するエッジ検出／位
相比較部と、前記第１のクロックを入力し制御信号に基
づき遅延させて出力クロックとして出力する可変遅延部
と、前記位相比較結果信号が前記第１の論理レベルのと
きには前記可変遅延回路に遅延量の増大を指示し前記第
２の論理レベルのときには前記可変遅延回路に遅延量の
減少を指示する前記制御信号を出力する制御部とを備え
ている。
ＬＬ回路は、第１のクロックと第２のクロックとを入力
し、前記第１のクロックの周期毎に前記第１のクロック
と前記第２のクロックの立ち上がり変化同士または立ち
下がり変化同士を比較し前記第２のクロックの変化が前
記第１のクロックの変化に先行するときには第１の論理
レベルとなり後行するときには第２の論理レベルとなる
原比較信号を内部生成し、前記第１のクロックのレベル
と前記第２のクロックのレベルとが所定時間内に同一方
向に変化したことを検出したときには前記原比較信号を
以後の位相比較結果信号として出力し、前記第１のクロ
ックのレベルと前記第２のクロックのレベルとが前記所
定時間内に反対方向に変化したことを検出したときには
前記位相比較結果信号の出力論理レベルを維持して以後
の前記位相比較結果信号として出力するエッジ検出／位
相比較部と、前記第１のクロックを入力し制御信号に基
づき遅延させて出力クロックとして出力する可変遅延部
と、前記位相比較結果信号が前記第１の論理レベルのと
きには前記可変遅延回路に遅延量の増大を指示し前記第
２の論理レベルのときには前記可変遅延回路に遅延量の
減少を指示する前記制御信号を出力する制御部とを備え
ている。
【０００９】第２の発明のＤＬＬ回路は、第１のクロッ
クを入力し前記第１のクロックの周波数を逓倍した逓倍
クロックを生成し出力する逓倍部と、前記第１のクロッ
クと第２のクロックとを入力し、前記第１のクロックの
周期毎に前記第１のクロックと前記第２のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第２のクロックの変化が前記第１のクロックの変化に
先行するときには第１の論理レベルとなり後行するとき
には第２の論理レベルとなる原比較信号を内部生成し、
前記第１のクロックのレベルと前記第２のクロックのレ
ベルとが所定時間内に同一方向に変化したことを検出し
たときには前記原比較信号を以後の位相比較結果信号と
して出力し、前記第１のクロックのレベルと前記第２の
クロックのレベルとが前記所定時間内に反対方向に変化
したことを検出したときには前記位相比較結果信号の出
力論理レベルを維持して以後の前記位相比較結果信号と
して出力するエッジ検出／位相比較部と、前記逓倍クロ
ックを入力し制御信号に基づき遅延させて出力クロック
として出力する可変遅延部と、前記位相比較結果信号が
前記第１の論理レベルのときには前記可変遅延回路に遅
延量の増大を指示し前記第２の論理レベルのときには前
記可変遅延回路に遅延量の減少を指示する前記制御信号
を出力する制御部とを備えている。
クを入力し前記第１のクロックの周波数を逓倍した逓倍
クロックを生成し出力する逓倍部と、前記第１のクロッ
クと第２のクロックとを入力し、前記第１のクロックの
周期毎に前記第１のクロックと前記第２のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第２のクロックの変化が前記第１のクロックの変化に
先行するときには第１の論理レベルとなり後行するとき
には第２の論理レベルとなる原比較信号を内部生成し、
前記第１のクロックのレベルと前記第２のクロックのレ
ベルとが所定時間内に同一方向に変化したことを検出し
たときには前記原比較信号を以後の位相比較結果信号と
して出力し、前記第１のクロックのレベルと前記第２の
クロックのレベルとが前記所定時間内に反対方向に変化
したことを検出したときには前記位相比較結果信号の出
力論理レベルを維持して以後の前記位相比較結果信号と
して出力するエッジ検出／位相比較部と、前記逓倍クロ
ックを入力し制御信号に基づき遅延させて出力クロック
として出力する可変遅延部と、前記位相比較結果信号が
前記第１の論理レベルのときには前記可変遅延回路に遅
延量の増大を指示し前記第２の論理レベルのときには前
記可変遅延回路に遅延量の減少を指示する前記制御信号
を出力する制御部とを備えている。
【００１０】第３の発明のＤＬＬ回路は、第１のクロッ
クと第２のクロックとを入力し、前記第１のクロックの
周期毎に前記第１のクロックと前記第２のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第２のクロックの変化が前記第１のクロックの変化に
先行するときには第１の論理レベルとなり後行するとき
には第２の論理レベルとなる位相比較結果信号を出力す
るとともに、前記第１のクロックのレベルと前記第２の
クロックのレベルとが所定時間内に反対方向に変化した
ことを検出する毎に論理レベルが反転する位相選択信号
を出力するエッジ検出／位相比較部と、前記第１のクロ
ックを入力して反転信号を生成し前記位相選択信号が所
定の論理レベルのときには前記第１のクロックを選択し
て選択クロックとして出力し、前記位相選択信号が所定
の論理レベルの反転レベルのときには第１のクロックの
反転信号を選択して前記選択クロックとして出力する入
力位相選択回路部と、前記選択クロックを入力し制御信
号に基づき遅延させて出力クロックとして出力する可変
遅延部と、前記位相比較結果信号が前記第１の論理レベ
ルのときには前記可変遅延回路に遅延量の増大を指示し
前記第２の論理レベルのときには前記可変遅延回路に遅
延量の減少を指示する前記制御信号を出力する制御部と
を備えている。
クと第２のクロックとを入力し、前記第１のクロックの
周期毎に前記第１のクロックと前記第２のクロックの立
ち上がり変化同士または立ち下がり変化同士を比較し前
記第２のクロックの変化が前記第１のクロックの変化に
先行するときには第１の論理レベルとなり後行するとき
には第２の論理レベルとなる位相比較結果信号を出力す
るとともに、前記第１のクロックのレベルと前記第２の
クロックのレベルとが所定時間内に反対方向に変化した
ことを検出する毎に論理レベルが反転する位相選択信号
を出力するエッジ検出／位相比較部と、前記第１のクロ
ックを入力して反転信号を生成し前記位相選択信号が所
定の論理レベルのときには前記第１のクロックを選択し
て選択クロックとして出力し、前記位相選択信号が所定
の論理レベルの反転レベルのときには第１のクロックの
反転信号を選択して前記選択クロックとして出力する入
力位相選択回路部と、前記選択クロックを入力し制御信
号に基づき遅延させて出力クロックとして出力する可変
遅延部と、前記位相比較結果信号が前記第１の論理レベ
ルのときには前記可変遅延回路に遅延量の増大を指示し
前記第２の論理レベルのときには前記可変遅延回路に遅
延量の減少を指示する前記制御信号を出力する制御部と
を備えている。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明の第１の実施の形
態のブロック図である。
して詳細に説明する。図１は、本発明の第１の実施の形
態のブロック図である。
【００１２】図１において、ＤＬＬ回路１は、第１のク
ロックである基準クロックＲＣＬＫと第２のクロックで
ある帰還クロックＦＢＣＬＫとを入力し、出力クロック
ＯＣＬＫを出力する。出力クロックＯＣＬＫは、クロッ
ク供給用バッファ５に入力され、クロック供給用バッフ
ァ５の出力は、（図示しない）内部回路に供給されると
ともに帰還クロックＦＢＣＬＫとなる。ＤＬＬ回路１
は、エッジ検出／位相比較部２と、可変遅延部３と、制
御部４とを備えて構成され、ＤＬＬ回路１により基準ク
ロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が同期
化されることは図１０の従来例と同様である。
ロックである基準クロックＲＣＬＫと第２のクロックで
ある帰還クロックＦＢＣＬＫとを入力し、出力クロック
ＯＣＬＫを出力する。出力クロックＯＣＬＫは、クロッ
ク供給用バッファ５に入力され、クロック供給用バッフ
ァ５の出力は、（図示しない）内部回路に供給されると
ともに帰還クロックＦＢＣＬＫとなる。ＤＬＬ回路１
は、エッジ検出／位相比較部２と、可変遅延部３と、制
御部４とを備えて構成され、ＤＬＬ回路１により基準ク
ロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が同期
化されることは図１０の従来例と同様である。
【００１３】エッジ検出／位相比較部２は、基準クロッ
クＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基準
クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと帰
還クロックＦＢＣＬＫの立ち上がり変化同士または立ち
下がり変化同士を比較し、帰還クロックＦＢＣＬＫのレ
ベル変化が基準クロックＲＣＬＫのレベル変化に先行す
るときには第１の論理レベルである論理“１”となり、
帰還クロックＦＢＣＬＫのレベル変化が基準クロックＲ
ＣＬＫのレベル変化よりも後行するときには第２の論理
レベルである論理“０”となる原比較信号を内部生成す
る。基準クロックＲＣＬＫのレベルと帰還クロック信号
ＦＢＣＬＫのレベルが所定時間Ｔ０内に同一方向に変化
したことを検出したときには、原比較信号を以後の位相
比較結果ＣＭＰＲとして出力し、基準クロックＲＣＬＫ
のレベルと帰還クロック信号ＦＢＣＬＫのレベルが所定
時間Ｔ０内に反対方向に変化したことを検出したときに
は、位相比較結果ＣＭＰＲの出力論理レベルを維持して
以後の位相比較結果ＣＭＰＲとして継続出力する。
クＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基準
クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと帰
還クロックＦＢＣＬＫの立ち上がり変化同士または立ち
下がり変化同士を比較し、帰還クロックＦＢＣＬＫのレ
ベル変化が基準クロックＲＣＬＫのレベル変化に先行す
るときには第１の論理レベルである論理“１”となり、
帰還クロックＦＢＣＬＫのレベル変化が基準クロックＲ
ＣＬＫのレベル変化よりも後行するときには第２の論理
レベルである論理“０”となる原比較信号を内部生成す
る。基準クロックＲＣＬＫのレベルと帰還クロック信号
ＦＢＣＬＫのレベルが所定時間Ｔ０内に同一方向に変化
したことを検出したときには、原比較信号を以後の位相
比較結果ＣＭＰＲとして出力し、基準クロックＲＣＬＫ
のレベルと帰還クロック信号ＦＢＣＬＫのレベルが所定
時間Ｔ０内に反対方向に変化したことを検出したときに
は、位相比較結果ＣＭＰＲの出力論理レベルを維持して
以後の位相比較結果ＣＭＰＲとして継続出力する。
【００１４】可変遅延部３は、図１０の従来例と同様
に、基準クロックＲＣＬＫを入力し、制御信号に基づき
遅延させて出力クロックＯＣＬＫとして出力する。
に、基準クロックＲＣＬＫを入力し、制御信号に基づき
遅延させて出力クロックＯＣＬＫとして出力する。
【００１５】制御部４は、図１０の従来例と同様に、位
相比較結果ＣＭＰＲが論理“１”のときには可変遅延回
路３の遅延量の増大を指示し、論理“０”のときには可
変遅延回路の遅延量の減少を指示する制御信号ＣＯＮＴ
を出力する。
相比較結果ＣＭＰＲが論理“１”のときには可変遅延回
路３の遅延量の増大を指示し、論理“０”のときには可
変遅延回路の遅延量の減少を指示する制御信号ＣＯＮＴ
を出力する。
【００１６】図２は、第１の実施の形態におけるエッジ
検出／位相比較部２の一実施例の回路図である。
検出／位相比較部２の一実施例の回路図である。
【００１７】エッジ検出／位相比較部２は、基準クロッ
クＲＣＬＫを入力して遅延基準クロックＤＲＣＬＫを出
力する第１の遅延素子１０と、帰還クロックＦＢＣＬＫ
を入力して第１の遅延帰還クロックＤＦＣＬＫ１を出力
する第２の遅延素子１１と、第１の遅延帰還クロックＤ
ＦＣＬＫ１を入力して第２の遅延帰還クロックＤＦＣＬ
Ｋ２を出力する第３の遅延素子１２と、帰還クロックＦ
ＢＣＬＫをデータ入力端Ｄに入力し遅延基準クロックＤ
ＲＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑ
から第１の比較信号ＰＣＭＰ１を出力し、反転側出力端
ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出力
する第１のＦＦ１３と、第１の遅延帰還クロックＤＦＣ
ＬＫ１をデータ入力端Ｄに入力し遅延基準クロックＤＲ
ＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑか
ら原比較信号ＰＣＭＰ０を出力する第２のＦＦ１４と、
第２の遅延帰還クロックＤＦＣＬＫ２をデータ入力端Ｄ
に入力し遅延基準クロックＤＲＣＬＫをクロック入力端
Ｃに入力して、正側出力端Ｑから第２の比較信号ＰＣＭ
Ｐ２を出力し、反転側出力端ＱＢから第２の比較信号の
反転信号ＰＣＭＰ２Ｂを出力する第３のＦＦ１５とを有
している。
クＲＣＬＫを入力して遅延基準クロックＤＲＣＬＫを出
力する第１の遅延素子１０と、帰還クロックＦＢＣＬＫ
を入力して第１の遅延帰還クロックＤＦＣＬＫ１を出力
する第２の遅延素子１１と、第１の遅延帰還クロックＤ
ＦＣＬＫ１を入力して第２の遅延帰還クロックＤＦＣＬ
Ｋ２を出力する第３の遅延素子１２と、帰還クロックＦ
ＢＣＬＫをデータ入力端Ｄに入力し遅延基準クロックＤ
ＲＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑ
から第１の比較信号ＰＣＭＰ１を出力し、反転側出力端
ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出力
する第１のＦＦ１３と、第１の遅延帰還クロックＤＦＣ
ＬＫ１をデータ入力端Ｄに入力し遅延基準クロックＤＲ
ＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑか
ら原比較信号ＰＣＭＰ０を出力する第２のＦＦ１４と、
第２の遅延帰還クロックＤＦＣＬＫ２をデータ入力端Ｄ
に入力し遅延基準クロックＤＲＣＬＫをクロック入力端
Ｃに入力して、正側出力端Ｑから第２の比較信号ＰＣＭ
Ｐ２を出力し、反転側出力端ＱＢから第２の比較信号の
反転信号ＰＣＭＰ２Ｂを出力する第３のＦＦ１５とを有
している。
【００１８】また、エッジ検出／位相比較部２は、第２
の比較信号ＰＣＭＰ２および第１の比較信号の反転信号
ＰＣＭＰ１Ｂを入力とする第１のＡＮＤ回路１６と、第
１の比較信号ＰＣＭＰ１および第２の比較信号の反転信
号ＰＣＭＰ２Ｂを入力とする第２のＡＮＤ回路１７と、
セット入力端Ｓに第２のＡＮＤゲート１７の出力端が接
続され、リセット入力端Ｒに第１のＡＮＤゲート１６の
出力端が接続され、正側出力端から選択信号ＳＥＬを出
力するセットリセットラッチ（ＳＲラッチと略す）１８
と、原比較信号ＰＣＭＰ０と位相比較結果ＣＭＰＲとを
入力して選択信号ＳＥＬが論理“１”のときには原比較
信号ＰＣＭＰ０を選択して出力し選択信号ＳＥＬが論理
“０”のときには位相比較結果ＣＭＰＲを選択して出力
するセレクタ１９と、セレクタ１９の出力端がデータ入
力端Ｄに接続され遅延基準クロックＤＲＣＬＫをクロッ
ク入力端Ｃに入力して、正側出力端から位相比較結果Ｃ
ＭＰＲを出力する第４のＦＦ２０とを有して構成されて
いる。
の比較信号ＰＣＭＰ２および第１の比較信号の反転信号
ＰＣＭＰ１Ｂを入力とする第１のＡＮＤ回路１６と、第
１の比較信号ＰＣＭＰ１および第２の比較信号の反転信
号ＰＣＭＰ２Ｂを入力とする第２のＡＮＤ回路１７と、
セット入力端Ｓに第２のＡＮＤゲート１７の出力端が接
続され、リセット入力端Ｒに第１のＡＮＤゲート１６の
出力端が接続され、正側出力端から選択信号ＳＥＬを出
力するセットリセットラッチ（ＳＲラッチと略す）１８
と、原比較信号ＰＣＭＰ０と位相比較結果ＣＭＰＲとを
入力して選択信号ＳＥＬが論理“１”のときには原比較
信号ＰＣＭＰ０を選択して出力し選択信号ＳＥＬが論理
“０”のときには位相比較結果ＣＭＰＲを選択して出力
するセレクタ１９と、セレクタ１９の出力端がデータ入
力端Ｄに接続され遅延基準クロックＤＲＣＬＫをクロッ
ク入力端Ｃに入力して、正側出力端から位相比較結果Ｃ
ＭＰＲを出力する第４のＦＦ２０とを有して構成されて
いる。
【００１９】なお、図において遅延素子１０，１１，１
２における遅延時間はいずれも同一の遅延時間Ｄである
とする。
２における遅延時間はいずれも同一の遅延時間Ｄである
とする。
【００２０】エッジ検出／位相比較部２では、基準クロ
ックＲＣＬＫの変化と帰還クロックＦＢＣＬＫの変化の
前後関係を遅延基準クロックＤＲＣＬＫの変化と第１の
遅延基準クロックＤＦＣＬＫ１の変化の前後関係に変換
して第２のＦＦ１４で検出する。第２のＦＦ１４は、図
１１（ａ）の従来例のＦＦ９１に相当し、第２のＦＦ１
４の正側出力Ｑから出力される原比較信号ＰＣＭＰ０
は、帰還クロックＦＢＣＬＫの立ち上がり変化が基準ク
ロックＲＣＬＫの立ち上がり変化に先行するときには論
理“１”となり、帰還クロックＦＢＣＬＫの立ち上がり
変化が基準クロックＲＣＬＫの立ち上がり変化よりも後
行するときには論理“０”となる。
ックＲＣＬＫの変化と帰還クロックＦＢＣＬＫの変化の
前後関係を遅延基準クロックＤＲＣＬＫの変化と第１の
遅延基準クロックＤＦＣＬＫ１の変化の前後関係に変換
して第２のＦＦ１４で検出する。第２のＦＦ１４は、図
１１（ａ）の従来例のＦＦ９１に相当し、第２のＦＦ１
４の正側出力Ｑから出力される原比較信号ＰＣＭＰ０
は、帰還クロックＦＢＣＬＫの立ち上がり変化が基準ク
ロックＲＣＬＫの立ち上がり変化に先行するときには論
理“１”となり、帰還クロックＦＢＣＬＫの立ち上がり
変化が基準クロックＲＣＬＫの立ち上がり変化よりも後
行するときには論理“０”となる。
【００２１】第１のＦＦ１３では、基準クロックＲＣＬ
Ｋの立ち上がり変化の時刻よりも遅延時間Ｄだけ後の時
刻の帰還クロックＦＢＣＬＫの信号レベルを判定し、第
３のＦＦ１５では、遅延時間Ｄだけ前の時刻の帰還クロ
ックＦＢＣＬＫの信号レベルを判定する。したがって、
基準クロックＲＣＬＫの立ち上がり変化を中心とする所
定時間Ｔ＝２Ｄの時間内に帰還クロックＦＤＣＬＫが立
ち下がり方向に変化したときには第１のＡＮＤ回路１６
の出力である立ち下がり検出信号ＦＤＥＴが論理“１”
となり、同様に、基準クロックＲＣＬＫの立ち上がり変
化を中心とする所定時間Ｔ＝２Ｄの時間内に帰還クロッ
クＦＤＣＬＫが立ち上がり方向に変化したときには第２
のＡＮＤ回路１７の出力である立ち上がり検出信号ＲＤ
ＥＴが論理“１”となる。
Ｋの立ち上がり変化の時刻よりも遅延時間Ｄだけ後の時
刻の帰還クロックＦＢＣＬＫの信号レベルを判定し、第
３のＦＦ１５では、遅延時間Ｄだけ前の時刻の帰還クロ
ックＦＢＣＬＫの信号レベルを判定する。したがって、
基準クロックＲＣＬＫの立ち上がり変化を中心とする所
定時間Ｔ＝２Ｄの時間内に帰還クロックＦＤＣＬＫが立
ち下がり方向に変化したときには第１のＡＮＤ回路１６
の出力である立ち下がり検出信号ＦＤＥＴが論理“１”
となり、同様に、基準クロックＲＣＬＫの立ち上がり変
化を中心とする所定時間Ｔ＝２Ｄの時間内に帰還クロッ
クＦＤＣＬＫが立ち上がり方向に変化したときには第２
のＡＮＤ回路１７の出力である立ち上がり検出信号ＲＤ
ＥＴが論理“１”となる。
【００２２】立ち上がり検出信号ＲＤＥＴが論理“０”
の状態で立ち下がり検出信号ＦＤＥＴが論理“１”に変
化するとＳＲラッチ１８がリセットされ、選択信号ＳＥ
Ｌが論理“０”となり位相比較結果ＣＭＰＲを選択する
ので、エッジ検出／位相比較部２の出力である位相比較
結果ＣＭＰＲはそれまで出力していた論理レベルを維持
し続ける。これにより、基準クロックＲＣＬＫの立ち上
がりと帰還クロックＦＢＣＬＫの立ち下がりがほぼ一致
した状態では、位相比較結果ＣＭＰＲとして原比較信号
とは無関係にそれまでの出力レベルを維持するので、制
御部４および可変遅延部３では一方方向に遅延制御を行
うことになり偽の同期状態の発生が防止される。
の状態で立ち下がり検出信号ＦＤＥＴが論理“１”に変
化するとＳＲラッチ１８がリセットされ、選択信号ＳＥ
Ｌが論理“０”となり位相比較結果ＣＭＰＲを選択する
ので、エッジ検出／位相比較部２の出力である位相比較
結果ＣＭＰＲはそれまで出力していた論理レベルを維持
し続ける。これにより、基準クロックＲＣＬＫの立ち上
がりと帰還クロックＦＢＣＬＫの立ち下がりがほぼ一致
した状態では、位相比較結果ＣＭＰＲとして原比較信号
とは無関係にそれまでの出力レベルを維持するので、制
御部４および可変遅延部３では一方方向に遅延制御を行
うことになり偽の同期状態の発生が防止される。
【００２３】これに対して、立ち下がり検出信号ＦＤＥ
Ｔが論理“０”の状態で立ち上がり検出信号ＲＤＥＴが
論理“１”に変化するとＳＲラッチ１８がセットされ、
選択信号ＳＥＬが論理“１”となり原比較信号ＰＣＭＰ
０を選択するので、エッジ検出／位相比較部２の出力で
ある位相比較結果ＣＭＰＲは、第２のＦＦ１４の比較結
果にしたがい位相遅れ状態では論理“０”となり、位相
進み状態では論理“１”となる。これにより、基準クロ
ックＲＣＬＫおよび帰還クロックＦＢＣＬＫの立ち上が
りがほぼ一致した状態では、両者が一致した状態を中心
にして、位相進みが増大したときには制御部４および可
変遅延部３では遅延量が増大するように遅延制御が行わ
れ、位相遅れが増大したときには制御部４および可変遅
延部３では遅延量が減少するように遅延制御が行われ
る。
Ｔが論理“０”の状態で立ち上がり検出信号ＲＤＥＴが
論理“１”に変化するとＳＲラッチ１８がセットされ、
選択信号ＳＥＬが論理“１”となり原比較信号ＰＣＭＰ
０を選択するので、エッジ検出／位相比較部２の出力で
ある位相比較結果ＣＭＰＲは、第２のＦＦ１４の比較結
果にしたがい位相遅れ状態では論理“０”となり、位相
進み状態では論理“１”となる。これにより、基準クロ
ックＲＣＬＫおよび帰還クロックＦＢＣＬＫの立ち上が
りがほぼ一致した状態では、両者が一致した状態を中心
にして、位相進みが増大したときには制御部４および可
変遅延部３では遅延量が増大するように遅延制御が行わ
れ、位相遅れが増大したときには制御部４および可変遅
延部３では遅延量が減少するように遅延制御が行われ
る。
【００２４】図３は、図２のエッジ検出／位相比較部２
の動作タイミング図である。
の動作タイミング図である。
【００２５】Ａ１〜Ａ３は、図１０の従来例において偽
の同期状態が発生する状況と同様な状況で、基準クロッ
クＲＣＬＫの立ち上がりと帰還クロックＦＢＣＬＫの立
ち下がりがほぼ一致した状態となったときに何らかの要
因により原比較信号ＰＣＭＰが論理“１”から論理
“０”に変化した場合である。原比較信号ＰＣＭＰは論
理“１”から論理“０”に変化し再び論理“１”に変化
しているが、Ａ１のタイミングで立ち下がり検出信号Ｆ
ＤＥＴが論理“１”に変化したために位相比較結果ＣＭ
ＰＲは論理“１”を保つので、可変遅延部３の遅延量を
増加する遅延制御が制御部４により継続される。したが
って、Ａ１〜Ａ３において偽の同期状態の発生は防止さ
れる。
の同期状態が発生する状況と同様な状況で、基準クロッ
クＲＣＬＫの立ち上がりと帰還クロックＦＢＣＬＫの立
ち下がりがほぼ一致した状態となったときに何らかの要
因により原比較信号ＰＣＭＰが論理“１”から論理
“０”に変化した場合である。原比較信号ＰＣＭＰは論
理“１”から論理“０”に変化し再び論理“１”に変化
しているが、Ａ１のタイミングで立ち下がり検出信号Ｆ
ＤＥＴが論理“１”に変化したために位相比較結果ＣＭ
ＰＲは論理“１”を保つので、可変遅延部３の遅延量を
増加する遅延制御が制御部４により継続される。したが
って、Ａ１〜Ａ３において偽の同期状態の発生は防止さ
れる。
【００２６】Ｂ１〜Ｂ６は、基準クロックＲＣＬＫの立
ち上がりと帰還クロックＦＢＣＬＫの立ち上がりがほぼ
一致した同期状態付近における動作を示している。タイ
ミングＢ１で立ち上がり検出信号ＲＤＥＴが論理“１”
に変化しているので、原比較信号ＰＣＭＰ０の信号の変
化が位相比較結果ＣＭＰＲの変化としてエッジ検出／位
相比較部２から出力される。位相同期状態では、タイミ
ングＢ３〜Ｂ６のように、位相比較結果ＣＭＰＲが３ク
ロック毎に論理“０”から論理“１”に、または論理
“１”から論理“０”に変化し、可変遅延部３における
遅延量の増減を繰り返すことにより同期を維持する。
ち上がりと帰還クロックＦＢＣＬＫの立ち上がりがほぼ
一致した同期状態付近における動作を示している。タイ
ミングＢ１で立ち上がり検出信号ＲＤＥＴが論理“１”
に変化しているので、原比較信号ＰＣＭＰ０の信号の変
化が位相比較結果ＣＭＰＲの変化としてエッジ検出／位
相比較部２から出力される。位相同期状態では、タイミ
ングＢ３〜Ｂ６のように、位相比較結果ＣＭＰＲが３ク
ロック毎に論理“０”から論理“１”に、または論理
“１”から論理“０”に変化し、可変遅延部３における
遅延量の増減を繰り返すことにより同期を維持する。
【００２７】図４は、第１の実施の形態におけるエッジ
検出／位相比較部の他の実施例の回路図である。
検出／位相比較部の他の実施例の回路図である。
【００２８】エッジ検出／位相比較部２ａは、基準クロ
ックＲＣＬＫが入力端に入力された第１の遅延素子２１
と、第１の遅延素子２１の出力端に入力端が接続された
第２の遅延素子２２と、帰還クロックＦＢＣＬＫが入力
端に入力された第３の遅延素子２３と、第３の遅延素子
２３の出力端がデータ入力端Ｄに接続され、基準クロッ
クＲＣＬＫがクロック入力端Ｃに入力され、正側出力端
Ｑから第１の比較信号ＰＣＭＰ１を出力し、反転側出力
端ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出
力する第１のＦＦ２４と、第３の遅延素子２３の出力端
がデータ入力端Ｄに接続され、第１の遅延素子２１の出
力端がクロック入力端Ｃに接続され、正側出力端Ｑから
原比較信号ＰＣＭＰ０を出力する第２のＦＦ２５と、第
３の遅延素子２３の出力端がデータ入力端Ｄに接続さ
れ、第２の遅延素子２２の出力端がクロック入力端Ｃに
接続され、正側出力端Ｑから第２の比較信号ＰＣＭＰ２
を出力し、反転側出力端ＱＢから第２の比較信号の反転
信号ＰＣＭＰ２Ｂを出力する第３のＦＦ２６と、第２の
比較信号ＰＣＭＰ２および第１の比較信号の反転信号Ｐ
ＣＭＰ１Ｂを入力し立ち上がり検出信号ＲＤＥＴを出力
する第１のＡＮＤ回路２７と、第１の比較信号ＰＣＭＰ
１および第２の比較信号の反転信号ＰＣＭＰ２Ｂを入力
し立ち下がり検出信号ＦＤＥＴを出力する第２のＡＮＤ
回路２８と、セット入力端Ｓに第１のＡＮＤゲート２７
の出力端が接続され、リセット入力端Ｒに第２のＡＮＤ
ゲート２８の出力端が接続され、正側出力端から選択信
号ＳＥＬを出力するＳＲラッチ２９と、原比較信号ＰＣ
ＭＰ０と位相比較結果ＣＭＰＲとを入力して選択信号Ｓ
ＥＬが論理“１”のときには原比較信号ＰＣＭＰ０を選
択して出力し、選択信号ＳＥＬが論理“０”のときには
位相比較結果ＣＭＰＲを選択して出力するセレクタ３０
と、セレクタ３０の出力端がデータ入力端Ｄに接続さ
れ、第２の遅延素子２２の出力端がクロック入力端Ｃに
接続され、正側出力端から位相比較結果ＣＭＰＲを出力
する第４のＦＦ３１とを有して構成されている。なお、
図において遅延素子２１，２２，２３における遅延時間
はいずれも同一の遅延時間Ｄであるとする。
ックＲＣＬＫが入力端に入力された第１の遅延素子２１
と、第１の遅延素子２１の出力端に入力端が接続された
第２の遅延素子２２と、帰還クロックＦＢＣＬＫが入力
端に入力された第３の遅延素子２３と、第３の遅延素子
２３の出力端がデータ入力端Ｄに接続され、基準クロッ
クＲＣＬＫがクロック入力端Ｃに入力され、正側出力端
Ｑから第１の比較信号ＰＣＭＰ１を出力し、反転側出力
端ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出
力する第１のＦＦ２４と、第３の遅延素子２３の出力端
がデータ入力端Ｄに接続され、第１の遅延素子２１の出
力端がクロック入力端Ｃに接続され、正側出力端Ｑから
原比較信号ＰＣＭＰ０を出力する第２のＦＦ２５と、第
３の遅延素子２３の出力端がデータ入力端Ｄに接続さ
れ、第２の遅延素子２２の出力端がクロック入力端Ｃに
接続され、正側出力端Ｑから第２の比較信号ＰＣＭＰ２
を出力し、反転側出力端ＱＢから第２の比較信号の反転
信号ＰＣＭＰ２Ｂを出力する第３のＦＦ２６と、第２の
比較信号ＰＣＭＰ２および第１の比較信号の反転信号Ｐ
ＣＭＰ１Ｂを入力し立ち上がり検出信号ＲＤＥＴを出力
する第１のＡＮＤ回路２７と、第１の比較信号ＰＣＭＰ
１および第２の比較信号の反転信号ＰＣＭＰ２Ｂを入力
し立ち下がり検出信号ＦＤＥＴを出力する第２のＡＮＤ
回路２８と、セット入力端Ｓに第１のＡＮＤゲート２７
の出力端が接続され、リセット入力端Ｒに第２のＡＮＤ
ゲート２８の出力端が接続され、正側出力端から選択信
号ＳＥＬを出力するＳＲラッチ２９と、原比較信号ＰＣ
ＭＰ０と位相比較結果ＣＭＰＲとを入力して選択信号Ｓ
ＥＬが論理“１”のときには原比較信号ＰＣＭＰ０を選
択して出力し、選択信号ＳＥＬが論理“０”のときには
位相比較結果ＣＭＰＲを選択して出力するセレクタ３０
と、セレクタ３０の出力端がデータ入力端Ｄに接続さ
れ、第２の遅延素子２２の出力端がクロック入力端Ｃに
接続され、正側出力端から位相比較結果ＣＭＰＲを出力
する第４のＦＦ３１とを有して構成されている。なお、
図において遅延素子２１，２２，２３における遅延時間
はいずれも同一の遅延時間Ｄであるとする。
【００２９】エッジ検出／位相比較部２ａでは、図２の
エッジ検出／位相比較部２における基準クロック側およ
び帰還クロック側の遅延素子の配置接続を変更したこと
により、図２の第１のＦＦ１３の働きを図４では第３の
ＦＦ２６が行い、図２の第３のＦＦ１５の働きを図４で
は第１のＦＦ２４が行う。この点以外の動作の詳細およ
び効果については、図２および図３で説明したことと同
様であり重複するので省略する。
エッジ検出／位相比較部２における基準クロック側およ
び帰還クロック側の遅延素子の配置接続を変更したこと
により、図２の第１のＦＦ１３の働きを図４では第３の
ＦＦ２６が行い、図２の第３のＦＦ１５の働きを図４で
は第１のＦＦ２４が行う。この点以外の動作の詳細およ
び効果については、図２および図３で説明したことと同
様であり重複するので省略する。
【００３０】次に、本発明の第２の実施の形態について
説明する。図５は、第２の実施の形態のブロック図であ
る。ＤＬＬ回路４０は、逓倍部４１と、エッジ検出／位
相比較部４２と、可変遅延部４３と、制御部４４とを備
えて構成されている。
説明する。図５は、第２の実施の形態のブロック図であ
る。ＤＬＬ回路４０は、逓倍部４１と、エッジ検出／位
相比較部４２と、可変遅延部４３と、制御部４４とを備
えて構成されている。
【００３１】逓倍部４１は、基準クロックＲＣＬＫを入
力し、基準クロックＲＣＬＫの周波数を逓倍した逓倍ク
ロックＸＣＬＫを生成し出力する。
力し、基準クロックＲＣＬＫの周波数を逓倍した逓倍ク
ロックＸＣＬＫを生成し出力する。
【００３２】エッジ検出／位相比較部４２は、基準クロ
ックＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基
準クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと
帰還クロックＦＢＣＬＫの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックＦＢＣＬＫの
変化が基準クロックＲＣＬＫの変化に先行するときには
第１の論理レベルである論理“１”となり後行するとき
には第２の論理レベルである論理“０”となる原比較信
号を内部生成し、基準クロックＲＣＬＫのレベルと帰還
クロックＦＢＣＬＫのレベルとが所定時間Ｔ０内に同一
方向に変化したことを検出したときには原比較信号を以
後の位相比較結果信号ＣＭＰＲとして出力し、基準クロ
ックＲＣＬＫのレベルと帰還クロックＦＢＣＬＫのレベ
ルとが所定時間Ｔ０内に反対方向に変化したことを検出
したときには位相比較結果信号ＲＣＬＫの出力論理レベ
ルを維持して以後の位相比較結果信号ＣＭＰＲとして出
力する。
ックＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基
準クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと
帰還クロックＦＢＣＬＫの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックＦＢＣＬＫの
変化が基準クロックＲＣＬＫの変化に先行するときには
第１の論理レベルである論理“１”となり後行するとき
には第２の論理レベルである論理“０”となる原比較信
号を内部生成し、基準クロックＲＣＬＫのレベルと帰還
クロックＦＢＣＬＫのレベルとが所定時間Ｔ０内に同一
方向に変化したことを検出したときには原比較信号を以
後の位相比較結果信号ＣＭＰＲとして出力し、基準クロ
ックＲＣＬＫのレベルと帰還クロックＦＢＣＬＫのレベ
ルとが所定時間Ｔ０内に反対方向に変化したことを検出
したときには位相比較結果信号ＲＣＬＫの出力論理レベ
ルを維持して以後の位相比較結果信号ＣＭＰＲとして出
力する。
【００３３】可変遅延部４３は、逓倍クロックＸＣＬＫ
を入力し制御信号ＣＯＮＴに基づき遅延させて出力クロ
ックＯＣＬＫとして出力する。
を入力し制御信号ＣＯＮＴに基づき遅延させて出力クロ
ックＯＣＬＫとして出力する。
【００３４】制御部４４は、位相比較結果信号ＲＣＬＫ
が論理“１”のときには可変遅延回路４３に遅延量の増
大を指示し、論理“０”のときには可変遅延回路４３に
遅延量の減少を指示する制御信号を出力する。
が論理“１”のときには可変遅延回路４３に遅延量の増
大を指示し、論理“０”のときには可変遅延回路４３に
遅延量の減少を指示する制御信号を出力する。
【００３５】出力クロックＯＣＬＫがクロック供給用バ
ッファ４５に入力され、クロック供給用バッファ４５の
出力が（図示しない）内部回路に供給されるとともに帰
還クロックＦＢＣＬＫとなり、ＤＬＬ回路４０により基
準クロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が
同期化されることは図１の第１の実施の形態と同様であ
るが、本実施の形態では、内部クロックとして内部回路
にも供給される帰還クロックＦＢＣＬＫの周波数が基準
クロックＲＣＬＫの周波数を逓倍した高速なクロックで
ある点が異なっている。
ッファ４５に入力され、クロック供給用バッファ４５の
出力が（図示しない）内部回路に供給されるとともに帰
還クロックＦＢＣＬＫとなり、ＤＬＬ回路４０により基
準クロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が
同期化されることは図１の第１の実施の形態と同様であ
るが、本実施の形態では、内部クロックとして内部回路
にも供給される帰還クロックＦＢＣＬＫの周波数が基準
クロックＲＣＬＫの周波数を逓倍した高速なクロックで
ある点が異なっている。
【００３６】ＤＬＬ回路４０においても、エッジ検出／
位相比較部４２の働きにより、基準クロックＲＣＬＫの
立ち上がりと帰還クロックＦＢＣＬＫの立ち下がりがほ
ぼ一致した状態を保って停滞する偽の同期状態の発生を
防止することが可能となる。
位相比較部４２の働きにより、基準クロックＲＣＬＫの
立ち上がりと帰還クロックＦＢＣＬＫの立ち下がりがほ
ぼ一致した状態を保って停滞する偽の同期状態の発生を
防止することが可能となる。
【００３７】図６（ａ）の同期前と同期後の波形模式図
に示すようにＤＬＬ回路４０では、位相を合わせるため
に要する遅延量（図ではＴａ）が小さくできるので可変
遅延部の回路規模を小さくすることができる。これに対
して、クロック供給用バッファ４５の出力を分周器を通
して基準クロックＲＣＬＫの周波数と同一の周波数の分
周済み帰還クロックＤＩＶＣＬＫに変換してエッジ検出
／位相比較部４２に入力しても偽の位相同期状態の発生
を防止する効果は同様であるものの、図１０（ｂ）に示
すように、位相を合わせるために要する遅延量（図では
Ｔｂ）が大きくなるので可変遅延部の回路規模において
不利となる。
に示すようにＤＬＬ回路４０では、位相を合わせるため
に要する遅延量（図ではＴａ）が小さくできるので可変
遅延部の回路規模を小さくすることができる。これに対
して、クロック供給用バッファ４５の出力を分周器を通
して基準クロックＲＣＬＫの周波数と同一の周波数の分
周済み帰還クロックＤＩＶＣＬＫに変換してエッジ検出
／位相比較部４２に入力しても偽の位相同期状態の発生
を防止する効果は同様であるものの、図１０（ｂ）に示
すように、位相を合わせるために要する遅延量（図では
Ｔｂ）が大きくなるので可変遅延部の回路規模において
不利となる。
【００３８】エッジ検出／位相比較部４２の詳細な回路
としては、図２のエッジ検出／位相比較部２または図４
のエッジ検出／位相比較部２ａをそのまま利用すること
ができる。
としては、図２のエッジ検出／位相比較部２または図４
のエッジ検出／位相比較部２ａをそのまま利用すること
ができる。
【００３９】なお、ＤＬＬ回路４０では、逓倍部４１を
可変遅延回路４３の前段に設けた構成として説明した
が、逓倍部４１を可変遅延回路４３とクロック供給用バ
ッファ４５との間に設けた構成としてもよい。
可変遅延回路４３の前段に設けた構成として説明した
が、逓倍部４１を可変遅延回路４３とクロック供給用バ
ッファ４５との間に設けた構成としてもよい。
【００４０】次に、本発明の第３の実施の形態について
説明する。図７は、第３の実施の形態のブロック図であ
る。ＤＬＬ回路５０は、エッジ検出／位相比較部５１
と、入力位相選択部５２と、可変遅延部５３と、制御部
５４とを備えて構成されている。
説明する。図７は、第３の実施の形態のブロック図であ
る。ＤＬＬ回路５０は、エッジ検出／位相比較部５１
と、入力位相選択部５２と、可変遅延部５３と、制御部
５４とを備えて構成されている。
【００４１】エッジ検出／位相比較部５１は、基準クロ
ックＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基
準クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと
帰還クロックＦＢＣＬＫの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックＦＢＣＬＫの
変化が基準クロックＲＣＬＫの変化に先行するときには
第１の論理レベルである論理“１”となり、後行すると
きには第２の論理レベルである論理“０”となる位相比
較結果ＣＭＰＲを出力するとともに、基準クロックＲＣ
ＬＫのレベルと帰還クロックＦＢＣＬＫのレベルとが所
定時間Ｔ０内に反対方向に変化したことを検出する毎に
論理レベルが反転する位相選択信号ＰＳＥＬを出力す
る。
ックＲＣＬＫと帰還クロックＦＢＣＬＫとを入力し、基
準クロックＲＣＬＫの周期毎に基準クロックＲＣＬＫと
帰還クロックＦＢＣＬＫの立ち上がり変化同士または立
ち下がり変化同士を比較し、帰還クロックＦＢＣＬＫの
変化が基準クロックＲＣＬＫの変化に先行するときには
第１の論理レベルである論理“１”となり、後行すると
きには第２の論理レベルである論理“０”となる位相比
較結果ＣＭＰＲを出力するとともに、基準クロックＲＣ
ＬＫのレベルと帰還クロックＦＢＣＬＫのレベルとが所
定時間Ｔ０内に反対方向に変化したことを検出する毎に
論理レベルが反転する位相選択信号ＰＳＥＬを出力す
る。
【００４２】入力位相選択回路部５２は、基準クロック
ＲＣＬＫを入力して反転信号を生成するインバータ回路
５６と、位相選択信号が所定の論理レベルである論理
“１”のときには基準クロックＲＣＬＫを選択クロック
ＳＣＬＫとして出力し、位相選択信号ＰＳＥＬが所定の
論理レベルの反転レベルである論理“０”のときにはイ
ンバータ回路５６の出力信号を選択クロックＳＣＬＫと
して出力するセレクタ５７とを有して構成されている。
ＲＣＬＫを入力して反転信号を生成するインバータ回路
５６と、位相選択信号が所定の論理レベルである論理
“１”のときには基準クロックＲＣＬＫを選択クロック
ＳＣＬＫとして出力し、位相選択信号ＰＳＥＬが所定の
論理レベルの反転レベルである論理“０”のときにはイ
ンバータ回路５６の出力信号を選択クロックＳＣＬＫと
して出力するセレクタ５７とを有して構成されている。
【００４３】可変遅延部５３は、選択クロックＳＣＬＫ
を入力し制御信号ＣＯＮＴに基づき遅延させて出力クロ
ックＯＣＬＫとして出力する制御部５４は、位相比較結
果ＣＭＰＲが第１の論理レベルの論理“１”のときには
可変遅延回路５３に遅延量の増大を指示し、第２の論理
レベルの論理“０”のときには可変遅延回路５３に遅延
量の減少を指示する制御信号ＣＯＮＴを出力する。
を入力し制御信号ＣＯＮＴに基づき遅延させて出力クロ
ックＯＣＬＫとして出力する制御部５４は、位相比較結
果ＣＭＰＲが第１の論理レベルの論理“１”のときには
可変遅延回路５３に遅延量の増大を指示し、第２の論理
レベルの論理“０”のときには可変遅延回路５３に遅延
量の減少を指示する制御信号ＣＯＮＴを出力する。
【００４４】出力クロックＯＣＬＫがクロック供給用バ
ッファ５５に入力され、クロック供給用バッファ５５の
出力が（図示しない）内部回路に供給されるとともに帰
還クロックＦＢＣＬＫとなり、ＤＬＬ回路５０により基
準クロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が
同期化されることは図１の第１の実施の形態と同様であ
るが、本実施の形態では、基準クロックＲＣＬＫの立ち
上がりを中心とする所定時間内に帰還クロックＦＢＣＬ
Ｋの立ち下がりを検出したときには、入力位相選択部５
２の働きにより基準クロックの位相を１８０度変化させ
る点が異なっており、これによって偽の位相同期状態の
発生を防止するとともに、位相差が１８０度付近の状態
から位相同期状態への到達を飛躍的に早めることができ
る。
ッファ５５に入力され、クロック供給用バッファ５５の
出力が（図示しない）内部回路に供給されるとともに帰
還クロックＦＢＣＬＫとなり、ＤＬＬ回路５０により基
準クロックＲＣＬＫと帰還クロックＦＢＣＬＫの位相が
同期化されることは図１の第１の実施の形態と同様であ
るが、本実施の形態では、基準クロックＲＣＬＫの立ち
上がりを中心とする所定時間内に帰還クロックＦＢＣＬ
Ｋの立ち下がりを検出したときには、入力位相選択部５
２の働きにより基準クロックの位相を１８０度変化させ
る点が異なっており、これによって偽の位相同期状態の
発生を防止するとともに、位相差が１８０度付近の状態
から位相同期状態への到達を飛躍的に早めることができ
る。
【００４５】図８は、第３の実施の形態におけるエッジ
検出／位相比較部５１の一実施例の回路図である。
検出／位相比較部５１の一実施例の回路図である。
【００４６】エッジ検出／位相比較部５１は、基準クロ
ックＲＣＬＫを入力して遅延基準クロックＤＲＣＬＫを
出力する第１の遅延素子６１と、帰還クロックＦＢＣＬ
Ｋを入力して第１の遅延帰還クロックＤＦＣＬＫ１を出
力する第２の遅延素子６２と、第１の遅延帰還クロック
ＤＦＣＬＫ１を入力して第２の遅延帰還クロックＤＦＣ
ＬＫ２を出力する第３の遅延素子６３と、帰還クロック
ＦＢＣＬＫをデータ入力端Ｄに入力し遅延基準クロック
ＤＲＣＬＫをクロック入力端Ｃに入力して、反転側出力
端ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出
力する第１のＦＦ６４と、第１の遅延帰還クロックＤＦ
ＣＬＫ１をデータ入力端Ｄに入力し遅延基準クロックＤ
ＲＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑ
から原比較信号ＰＣＭＰ０を出力する第２のＦＦ６５
と、第２の遅延帰還クロックＤＦＣＬＫ２をデータ入力
端Ｄに入力し遅延基準クロックＤＲＣＬＫをクロック入
力端Ｃに入力して、正側出力端Ｑから第２の比較信号Ｐ
ＣＭＰ２を出力する第３のＦＦ６６とを有している。
ックＲＣＬＫを入力して遅延基準クロックＤＲＣＬＫを
出力する第１の遅延素子６１と、帰還クロックＦＢＣＬ
Ｋを入力して第１の遅延帰還クロックＤＦＣＬＫ１を出
力する第２の遅延素子６２と、第１の遅延帰還クロック
ＤＦＣＬＫ１を入力して第２の遅延帰還クロックＤＦＣ
ＬＫ２を出力する第３の遅延素子６３と、帰還クロック
ＦＢＣＬＫをデータ入力端Ｄに入力し遅延基準クロック
ＤＲＣＬＫをクロック入力端Ｃに入力して、反転側出力
端ＱＢから第１の比較信号の反転信号ＰＣＭＰ１Ｂを出
力する第１のＦＦ６４と、第１の遅延帰還クロックＤＦ
ＣＬＫ１をデータ入力端Ｄに入力し遅延基準クロックＤ
ＲＣＬＫをクロック入力端Ｃに入力して、正側出力端Ｑ
から原比較信号ＰＣＭＰ０を出力する第２のＦＦ６５
と、第２の遅延帰還クロックＤＦＣＬＫ２をデータ入力
端Ｄに入力し遅延基準クロックＤＲＣＬＫをクロック入
力端Ｃに入力して、正側出力端Ｑから第２の比較信号Ｐ
ＣＭＰ２を出力する第３のＦＦ６６とを有している。
【００４７】また、エッジ検出／位相比較部５１は、第
１の比較信号の反転信号ＰＣＭＰ１Ｂおよび第２の比較
信号ＰＣＭＰ２を入力し立ち下がり検出信号ＦＤＥＴを
出力するＡＮＤ回路６７と、立ち下がり検出信号ＦＤＥ
Ｔが入力端Ｔに接続され正側出力端Ｑから位相選択信号
ＰＳＥＬを出力するトグル形ＦＦ（Ｔ−ＦＦと略す）６
８と、原比較信号ＰＣＭＰ０がデータ入力端Ｄに入力さ
れ遅延基準信号ＤＲＣＬＫがクロック入力端Ｃに入力さ
れ、正側出力端Ｑから位相比較結果ＯＭＰＲを出力する
第４のＦＦ６９とを有している。
１の比較信号の反転信号ＰＣＭＰ１Ｂおよび第２の比較
信号ＰＣＭＰ２を入力し立ち下がり検出信号ＦＤＥＴを
出力するＡＮＤ回路６７と、立ち下がり検出信号ＦＤＥ
Ｔが入力端Ｔに接続され正側出力端Ｑから位相選択信号
ＰＳＥＬを出力するトグル形ＦＦ（Ｔ−ＦＦと略す）６
８と、原比較信号ＰＣＭＰ０がデータ入力端Ｄに入力さ
れ遅延基準信号ＤＲＣＬＫがクロック入力端Ｃに入力さ
れ、正側出力端Ｑから位相比較結果ＯＭＰＲを出力する
第４のＦＦ６９とを有している。
【００４８】なお、図において遅延素子６２，６３，６
４における遅延時間はいずれも同一の遅延時間Ｄである
とする。
４における遅延時間はいずれも同一の遅延時間Ｄである
とする。
【００４９】エッジ検出／位相比較部５１では、基準ク
ロックＲＣＬＫの立ち上がりを中心とする所定時間Ｔ０
＝２Ｄ内に帰還クロックＦＢＣＬＫの立ち下がりが存在
する場合には立ち下がり検出信号ＦＤＥＴが論理“１”
となり、Ｔ−ＦＦ６８の出力である位相選択信号ＰＳＥ
Ｌはそれまでの論理レベルを反転した論理レベルとな
る。その結果、入力位相選択部５２では、それまで出力
として選択されていた入力とは別の方の入力が選択クロ
ックＳＣＬＫとして出力される。
ロックＲＣＬＫの立ち上がりを中心とする所定時間Ｔ０
＝２Ｄ内に帰還クロックＦＢＣＬＫの立ち下がりが存在
する場合には立ち下がり検出信号ＦＤＥＴが論理“１”
となり、Ｔ−ＦＦ６８の出力である位相選択信号ＰＳＥ
Ｌはそれまでの論理レベルを反転した論理レベルとな
る。その結果、入力位相選択部５２では、それまで出力
として選択されていた入力とは別の方の入力が選択クロ
ックＳＣＬＫとして出力される。
【００５０】図９は、第３の実施の形態におけるエッジ
検出／位相比較部の他の実施例の回路図である。
検出／位相比較部の他の実施例の回路図である。
【００５１】エッジ検出／位相比較部５１ａは、基準ク
ロックＲＣＬＫが入力端に入力された第１の遅延素子７
１と、第１の遅延素子７１の出力端に入力端が接続され
た第２の遅延素子７２と、帰還クロックＦＢＣＬＫが入
力端に入力された第３の遅延素子７３と、第３の遅延素
子７３の出力端がデータ入力端Ｄに接続され、基準クロ
ックＲＣＬＫがクロック入力端Ｃに入力され、正側出力
端Ｑから第１の比較信号ＰＣＭＰ１を出力する第１のＦ
Ｆ７４と、第３の遅延素子７３の出力端がデータ入力端
Ｄに接続され、第１の遅延素子７１の出力端がクロック
入力端Ｃに接続され、正側出力端Ｑから原比較信号ＰＣ
ＭＰ０を出力する第２のＦＦ７５と、第３の遅延素子７
３の出力端がデータ入力端Ｄに接続され、第２の遅延素
子７２の出力端がクロック入力端Ｃに接続され、反転側
出力端ＱＢから第２の比較信号の反転信号ＰＣＭＰ２Ｂ
を出力する第３のＦＦ７６と、第１の比較信号ＰＣＭＰ
１および第２の比較信号の反転信号ＰＣＭＰ２Ｂを入力
し立ち下がり検出信号ＦＤＥＴを出力するＡＮＤ回路７
７と、立ち下がり検出信号ＦＤＥＴが入力端Ｔに接続さ
れ正側出力端Ｑから位相選択信号ＰＳＥＬを出力するＴ
−ＦＦ７８と、原比較信号ＰＣＭＰ０がデータ入力端Ｄ
に入力され第２の遅延素子７２の出力端がクロック入力
端Ｃに接続され、正側出力端Ｑから位相比較結果ＯＭＰ
Ｒを出力する第４のＦＦ７９とを有して構成されてい
る。
ロックＲＣＬＫが入力端に入力された第１の遅延素子７
１と、第１の遅延素子７１の出力端に入力端が接続され
た第２の遅延素子７２と、帰還クロックＦＢＣＬＫが入
力端に入力された第３の遅延素子７３と、第３の遅延素
子７３の出力端がデータ入力端Ｄに接続され、基準クロ
ックＲＣＬＫがクロック入力端Ｃに入力され、正側出力
端Ｑから第１の比較信号ＰＣＭＰ１を出力する第１のＦ
Ｆ７４と、第３の遅延素子７３の出力端がデータ入力端
Ｄに接続され、第１の遅延素子７１の出力端がクロック
入力端Ｃに接続され、正側出力端Ｑから原比較信号ＰＣ
ＭＰ０を出力する第２のＦＦ７５と、第３の遅延素子７
３の出力端がデータ入力端Ｄに接続され、第２の遅延素
子７２の出力端がクロック入力端Ｃに接続され、反転側
出力端ＱＢから第２の比較信号の反転信号ＰＣＭＰ２Ｂ
を出力する第３のＦＦ７６と、第１の比較信号ＰＣＭＰ
１および第２の比較信号の反転信号ＰＣＭＰ２Ｂを入力
し立ち下がり検出信号ＦＤＥＴを出力するＡＮＤ回路７
７と、立ち下がり検出信号ＦＤＥＴが入力端Ｔに接続さ
れ正側出力端Ｑから位相選択信号ＰＳＥＬを出力するＴ
−ＦＦ７８と、原比較信号ＰＣＭＰ０がデータ入力端Ｄ
に入力され第２の遅延素子７２の出力端がクロック入力
端Ｃに接続され、正側出力端Ｑから位相比較結果ＯＭＰ
Ｒを出力する第４のＦＦ７９とを有して構成されてい
る。
【００５２】図９のエッジ検出／位相比較部５１ａで
は、図８のエッジ検出／位相比較部５１における基準ク
ロック側および帰還クロック側の遅延素子の配置接続を
変更したことにより、図８の第１のＦＦ６４の働きを図
９では第３のＦＦ７６が行い、図８の第３のＦＦ６６の
働きを図９では第１のＦＦ７４が行う。その他の動作お
よび効果については図８の実施例と同様であるので省略
する。
は、図８のエッジ検出／位相比較部５１における基準ク
ロック側および帰還クロック側の遅延素子の配置接続を
変更したことにより、図８の第１のＦＦ６４の働きを図
９では第３のＦＦ７６が行い、図８の第３のＦＦ６６の
働きを図９では第１のＦＦ７４が行う。その他の動作お
よび効果については図８の実施例と同様であるので省略
する。
【００５３】なお、図７のＤＬＬ回路５０では、入力位
相選択部５２を可変遅延回路５３の前段に設けた構成と
して説明したが、入力位相選択部５２を可変遅延回路５
３とクロック供給用バッファ５５との間に設けた構成と
してもよい。
相選択部５２を可変遅延回路５３の前段に設けた構成と
して説明したが、入力位相選択部５２を可変遅延回路５
３とクロック供給用バッファ５５との間に設けた構成と
してもよい。
【００５４】
【発明の効果】以上のように、本発明を適用することに
より、基準クロックＲＣＬＫの立ち上がりと帰還クロッ
クＦＢＣＬＫの立ち下がりがほぼ一致した状態となった
ときにおいても偽の同期状態が発生して位相同期動作が
停滞することを回避することができるので、安定して速
やかに正常な同期状態を実現することができる。
より、基準クロックＲＣＬＫの立ち上がりと帰還クロッ
クＦＢＣＬＫの立ち下がりがほぼ一致した状態となった
ときにおいても偽の同期状態が発生して位相同期動作が
停滞することを回避することができるので、安定して速
やかに正常な同期状態を実現することができる。
【００５５】また、第２の実施の形態では、逓倍クロッ
クに対して位相同期を安定して速やかに正常な同期状態
を実現できることに加えて、可変遅延部の回路規模を低
減することも可能となる。
クに対して位相同期を安定して速やかに正常な同期状態
を実現できることに加えて、可変遅延部の回路規模を低
減することも可能となる。
【００５６】第３の実施の形態では、偽の同期状態の発
生を回避する効果に加えて、特に基準クロックと帰還ク
ロックとの位相差が１８０度付近のときに位相同期動作
を大幅に速めることができるという効果が生じる。
生を回避する効果に加えて、特に基準クロックと帰還ク
ロックとの位相差が１８０度付近のときに位相同期動作
を大幅に速めることができるという効果が生じる。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】第１の実施の形態におけるエッジ検出／位相比
較部の一実施例の回路図である。
較部の一実施例の回路図である。
【図３】図２のエッジ検出／位相比較部の動作タイミン
グ図である。
グ図である。
【図４】第１の実施の形態におけるエッジ検出／位相比
較部の他の実施例の回路図である。
較部の他の実施例の回路図である。
【図５】第２の実施の形態のブロック図である。
【図６】（ａ）は、同期前と同期後の波形模式図であ
り、（ｂ）は、分周器を付加した場合の波形模式図であ
る。
り、（ｂ）は、分周器を付加した場合の波形模式図であ
る。
【図７】第３の実施の形態のブロック図である。
【図８】第３の実施の形態におけるエッジ検出／位相比
較部の一実施例の回路図である。
較部の一実施例の回路図である。
【図９】第３の実施の形態におけるエッジ検出／位相比
較部の他の実施例の回路図である。
較部の他の実施例の回路図である。
【図１０】従来のＤＬＬ回路のブロック図である。
【図１１】（ａ）は、従来のＤＬＬ回路の位相比較部の
回路図であり、（ｂ）の位相進み／遅れの判定図であ
り、（ｃ）は、偽の同期状態の動作タイミング図であ
る。
回路図であり、（ｂ）の位相進み／遅れの判定図であ
り、（ｃ）は、偽の同期状態の動作タイミング図であ
る。
１，４０，５０ ＤＬＬ回路 ２，２ａ，４２，５１，５１ａ エッジ検出／位相比
較部 ３，４３，５３ 可変遅延部 ４，４４，５４ 制御部 ５，４５，５５ クロック供給用バッファ １０，１１，１２、２１，２２，２３，６１，６２，６
３，７１，７２，７３遅延素子 １３，１４，１５，２０，２４，２５，２６，３１，６
４，６５，６６，６９，７４，７５，７６，７９ フ
リップフロップ １６，１７，２７，２８，６７，７７ ＡＮＤ回路 １８，２９ セットリセットラッチ １９，３０ セレクタ ４１ 逓倍部 ５２ 入力位相選択部 ６８，７８ トグル形フリップフロップ ＣＭＰＲ 位相比較結果 ＣＯＮＴ 制御信号 ＦＢＣＬＫ 帰還クロック ＯＣＬＫ 出力クロック ＲＣＬＫ 基準クロック
較部 ３，４３，５３ 可変遅延部 ４，４４，５４ 制御部 ５，４５，５５ クロック供給用バッファ １０，１１，１２、２１，２２，２３，６１，６２，６
３，７１，７２，７３遅延素子 １３，１４，１５，２０，２４，２５，２６，３１，６
４，６５，６６，６９，７４，７５，７６，７９ フ
リップフロップ １６，１７，２７，２８，６７，７７ ＡＮＤ回路 １８，２９ セットリセットラッチ １９，３０ セレクタ ４１ 逓倍部 ５２ 入力位相選択部 ６８，７８ トグル形フリップフロップ ＣＭＰＲ 位相比較結果 ＣＯＮＴ 制御信号 ＦＢＣＬＫ 帰還クロック ＯＣＬＫ 出力クロック ＲＣＬＫ 基準クロック
Claims (9)
- 【請求項１】 第１のクロックと第２のクロックとを入
力し、前記第１のクロックの周期毎に前記第１のクロッ
クと前記第２のクロックの立ち上がり変化同士または立
ち下がり変化同士を比較し前記第２のクロックの変化が
前記第１のクロックの変化に先行するときには第１の論
理レベルとなり後行するときには第２の論理レベルとな
る原比較信号を内部生成し、前記第１のクロックのレベ
ルと前記第２のクロックのレベルとが所定時間内に同一
方向に変化したことを検出したときには前記原比較信号
を以後の位相比較結果信号として出力し、前記第１のク
ロックのレベルと前記第２のクロックのレベルとが前記
所定時間内に反対方向に変化したことを検出したときに
は前記位相比較結果信号の出力論理レベルを維持して以
後の前記位相比較結果信号として出力するエッジ検出／
位相比較部と、 前記第１のクロックを入力し制御信号に基づき遅延させ
て出力クロックとして出力する可変遅延部と、 前記位相比較結果信号が前記第１の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第２の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするＤＬＬ回路。 - 【請求項２】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、第２のクロックが入力端に入力された第２の遅延素
子と、前記第２の遅延素子の出力端に入力端が接続され
た第３の遅延素子と、前記第２のクロックがデータ入力
端に入力され前記第１の遅延素子の出力端がクロック入
力端に接続された第１のフリップフロップと、前記第２
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第１の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第３のフリッ
プフロップの正側出力端および前記第１のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
た第１のＡＮＤ回路と、前記第１のフリップフロップの
正側出力端および前記第３のフリップフロップの反転側
出力端に２つの入力端がそれぞれ接続された第２のＡＮ
Ｄ回路と、セット入力端に前記第２のＡＮＤゲートの出
力端が接続されリセット入力端に前記第１のＡＮＤゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“１”のときに
は前記原比較信号を選択し前記選択信号が論理“０”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第１の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
４のフリップフロップとを有する請求項１記載のＤＬＬ
回路。 - 【請求項３】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、前記第１の遅延素子の出力端に入力端が接続された
第２の遅延素子と、第２のクロックが入力端に入力され
た第３の遅延素子と、前記第３の遅延素子の出力端がデ
ータ入力端に接続され前記第１のクロックがクロック入
力端に入力された第１のフリップフロップと、前記第３
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第２の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第３のフリッ
プフロップの正側出力端および前記第１のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
た第１のＡＮＤ回路と、前記第１のフリップフロップの
正側出力端および前記第３のフリップフロップの反転側
出力端に２つの入力端がそれぞれ接続された第２のＡＮ
Ｄ回路と、セット入力端に前記第１のＡＮＤゲートの出
力端が接続されリセット入力端に前記第２のＡＮＤゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“１”のときに
は前記原比較信号を選択し前記選択信号が論理“０”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第２の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
４のフリップフロップとを有する請求項１記載のＤＬＬ
回路。 - 【請求項４】 第１のクロックを入力し前記第１のクロ
ックの周波数を逓倍した逓倍クロックを生成し出力する
逓倍部と、 前記第１のクロックと第２のクロックとを入力し、前記
第１のクロックの周期毎に前記第１のクロックと前記第
２のクロックの立ち上がり変化同士または立ち下がり変
化同士を比較し前記第２のクロックの変化が前記第１の
クロックの変化に先行するときには第１の論理レベルと
なり後行するときには第２の論理レベルとなる原比較信
号を内部生成し、前記第１のクロックのレベルと前記第
２のクロックのレベルとが所定時間内に同一方向に変化
したことを検出したときには前記原比較信号を以後の位
相比較結果信号として出力し、前記第１のクロックのレ
ベルと前記第２のクロックのレベルとが前記所定時間内
に反対方向に変化したことを検出したときには前記位相
比較結果信号の出力論理レベルを維持して以後の前記位
相比較結果信号として出力するエッジ検出／位相比較部
と、 前記逓倍クロックを入力し制御信号に基づき遅延させて
出力クロックとして出力する可変遅延部と、 前記位相比較結果信号が前記第１の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第２の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするＤＬＬ回路。 - 【請求項５】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、第２のクロックが入力端に入力された第２の遅延素
子と、前記第２の遅延素子の出力端に入力端が接続され
た第３の遅延素子と、前記第２のクロックがデータ入力
端に入力され前記第１の遅延素子の出力端がクロック入
力端に接続された第１のフリップフロップと、前記第２
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第１の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第３のフリッ
プフロップの正側出力端および前記第１のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
た第１のＡＮＤ回路と、前記第１のフリップフロップの
正側出力端および前記第３のフリップフロップの反転側
出力端に２つの入力端がそれぞれ接続された第２のＡＮ
Ｄ回路と、セット入力端に前記第２のＡＮＤゲートの出
力端が接続されリセット入力端に前記第１のＡＮＤゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“１”のときに
は前記原比較信号を選択し前記選択信号が論理“０”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第１の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
４のフリップフロップとを有する請求項４記載のＤＬＬ
回路。 - 【請求項６】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、前記第１の遅延素子の出力端に入力端が接続された
第２の遅延素子と、第２のクロックが入力端に入力され
た第３の遅延素子と、前記第３の遅延素子の出力端がデ
ータ入力端に接続され前記第１のクロックがクロック入
力端に入力された第１のフリップフロップと、前記第３
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第２の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第３のフリッ
プフロップの正側出力端および前記第１のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
た第１のＡＮＤ回路と、前記第１のフリップフロップの
正側出力端および前記第３のフリップフロップの反転側
出力端に２つの入力端がそれぞれ接続された第２のＡＮ
Ｄ回路と、セット入力端に前記第１のＡＮＤゲートの出
力端が接続されリセット入力端に前記第２のＡＮＤゲー
トの出力端が接続され正側出力端から選択信号を出力す
るセットリセットラッチと、前記原比較信号と位相比較
結果信号とを入力し前記選択信号が論理“１”のときに
は前記原比較信号を選択し前記選択信号が論理“０”の
ときには前記位相比較結果信号を選択して出力するセレ
クタと、前記セレクタの出力端がデータ入力端に接続さ
れ前記第２の遅延素子の出力端がクロック入力端に接続
され正側出力端から前記位相比較結果信号を出力する第
４のフリップフロップとを有する請求項４記載のＤＬＬ
回路。 - 【請求項７】 第１のクロックと第２のクロックとを入
力し、前記第１のクロックの周期毎に前記第１のクロッ
クと前記第２のクロックの立ち上がり変化同士または立
ち下がり変化同士を比較し前記第２のクロックの変化が
前記第１のクロックの変化に先行するときには第１の論
理レベルとなり後行するときには第２の論理レベルとな
る位相比較結果信号を出力するとともに、前記第１のク
ロックのレベルと前記第２のクロックのレベルとが所定
時間内に反対方向に変化したことを検出する毎に論理レ
ベルが反転する位相選択信号を出力するエッジ検出／位
相比較部と、 前記第１のクロックを入力して反転信号を生成し前記位
相選択信号が所定の論理レベルのときには前記第１のク
ロックを選択して選択クロックとして出力し、前記位相
選択信号が所定の論理レベルの反転レベルのときには第
１のクロックの反転信号を選択して前記選択クロックと
して出力する入力位相選択回路部と、前記選択クロック
を入力し制御信号に基づき遅延させて出力クロックとし
て出力する可変遅延部と、 前記位相比較結果信号が前記第１の論理レベルのときに
は前記可変遅延回路に遅延量の増大を指示し前記第２の
論理レベルのときには前記可変遅延回路に遅延量の減少
を指示する前記制御信号を出力する制御部とを備えたこ
とを特徴とするＤＬＬ回路。 - 【請求項８】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、第２のクロックが入力端に入力された第２の遅延素
子と、前記第２の遅延素子の出力端に入力端が接続され
た第３の遅延素子と、前記第２のクロックがデータ入力
端に入力され前記第１の遅延素子の出力端がクロック入
力端に接続された第１のフリップフロップと、前記第２
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第１の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第３のフリッ
プフロップの正側出力端および前記第１のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
たＡＮＤ回路と、前記ＡＮＤ回路の出力端が入力端に接
続され正側出力端から前記位相選択信号を出力するトグ
ル形フリップフロップと、前記原比較信号がデータ入力
端に入力され前記第１の遅延素子の出力端がクロック入
力端に接続され正側出力端から位相比較結果信号を出力
する第４のフリップフロップとを有する請求項７記載の
ＤＬＬ回路。 - 【請求項９】 前記エッジ検出／位相比較部が、 第１のクロックが入力端に入力された第１の遅延素子
と、前記第１の遅延素子の出力端に入力端が接続された
第２の遅延素子と、第２のクロックが入力端に入力され
た第３の遅延素子と、前記第３の遅延素子の出力端がデ
ータ入力端に接続され前記第１のクロックがクロック入
力端に入力された第１のフリップフロップと、前記第３
の遅延素子の出力端がデータ入力端に接続され前記第１
の遅延素子の出力端がクロック入力端に接続され正側出
力端から原比較信号を出力する第２のフリップフロップ
と、前記第３の遅延素子の出力端がデータ入力端に接続
され前記第２の遅延素子の出力端がクロック入力端に接
続された第３のフリップフロップと、前記第１のフリッ
プフロップの正側出力端および前記第３のフリップフロ
ップの反転側出力端に２つの入力端がそれぞれ接続され
たＡＮＤ回路と、前記ＡＮＤ回路の出力端が入力端に接
続され正側出力端から前記位相選択信号を出力するトグ
ル形フリップフロップと、前記原比較信号がデータ入力
端に入力され前記第２の遅延素子の出力端がクロック入
力端に接続され正側出力端から位相比較結果信号を出力
する第４のフリップフロップとを有する請求項７記載の
ＤＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291737A JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｌｌ回路 |
| US09/962,546 US6404248B1 (en) | 2000-09-26 | 2001-09-24 | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291737A JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100982A true JP2002100982A (ja) | 2002-04-05 |
| JP3404369B2 JP3404369B2 (ja) | 2003-05-06 |
Family
ID=18774774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291737A Expired - Fee Related JP3404369B2 (ja) | 2000-09-26 | 2000-09-26 | Ｄｌｌ回路 |
Country Status (2)
| Country | Link |
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| US (1) | US6404248B1 (ja) |
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| JP2009141569A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
| US7880519B2 (en) | 2007-12-05 | 2011-02-01 | Sony Corporation | Clock signal generating circuit, display panel module, imaging device, and electronic equipment |
| US7944259B2 (en) | 2007-12-05 | 2011-05-17 | Sony Corporation | Clock signal generating circuit, display panel module, imaging device, and electronic equipment |
| JP2010081627A (ja) * | 2009-11-09 | 2010-04-08 | Fujitsu Ltd | 遅延ロックループ回路 |
| JP4553062B2 (ja) * | 2009-11-09 | 2010-09-29 | 富士通株式会社 | 遅延ロックループ回路 |
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| Publication number | Publication date |
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| JP3404369B2 (ja) | 2003-05-06 |
| US6404248B1 (en) | 2002-06-11 |
| US20020036527A1 (en) | 2002-03-28 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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