TWI396386B - 可整合於晶片中之單擊電路、可縮短啟動時間之發射器及其方法 - Google Patents

Description

可整合於晶片中之單擊電路、可縮短啟動時間之發射器及其方法

本發明有關於一種單擊電路，更明確地說，有關於一種可整合於晶片中之單擊電路。

請參考第1圖，單擊電路用來依據一輸入信號S_IN ，以產生延遲信號S_DELAY 。當單擊電路接收到表示「致能」之輸入信號S_IN 時，單擊電路所產生之延遲信號S_DELAY 表示「致能」；當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，單擊電路所產生之延遲信號S_DELAY 仍表示「致能」並維持一延遲時間T_DELAY 。單擊電路內部中需要有週期信號產生器來產生一參考週期信號，以控制延遲時間T_DELAY 之長度。一般而言，單擊電路之週期信號產生器利用一相移電路(或稱RC震盪器)以實施。

然而，當延遲時間T_DELAY 之長度較長時，單擊電路之RC震盪器所需之電阻值與電容值較大。換句話說，若要將單擊電路整合於一晶片中，則單擊電路之RC震盪器在晶片中會佔去太大的面積而使得晶片的成本上升，因此在先前技術中，單擊電路之RC震盪器之電阻與電容皆設置於晶片外。然而，於印刷電路板上額外設置電阻與電容仍帶給使用者很大的不便。

本發明提供一種可整合於晶片中之單擊電路。該單擊電路包含一週期信號產生器、一除頻電路，以及一計數器。該週期信號產生器依據一輸出信號產生一參考週期信號。當該輸出信號表示致能時，該週期信號產生器產生該參考週期信號。該除頻電路依據該參考週期信號，以產生一除頻信號。該計數器用來依據一輸入信號與該除頻信號以累計一計數值，並比較該計數值與一臨界信號以產生該輸出信號。

本發明另提供一種用來節省一發射器之啟動時間之方法。該發射器用來依據一輸入信號以發射一放大信號。該發射器具有一鎖相迴路以及一功率放大器。該鎖相迴路用來產生一參考頻率信號。該功率放大器用來依據該輸入信號與該參考頻率信號以產生該放大信號。該方法包含提供一單擊電路、該單擊電路依據該輸入信號，以產生一延遲信號，以及依據該延遲信號，以控制該鎖相迴路產生該參考頻率信號。

請參考第2圖，第2圖為說明本發明之可整合於晶片中之單擊電路200之示意圖。單擊電路200包含一週期信號產生器210、一除頻電路220，以及一計數電路230。週期信號產生器210依據一輸出信號S_OUT 產生參考週期信號S_REF 。更明確地說，週期信號產生器210之致能端EN接收輸出信號S_OUT 。因此，當輸出信號S_OUT 表示「致能」時，週期信號產生器210產生參考週期信號S_REF 。除頻電路220依據該參考週期信號S_REF ，以產生除頻信號S_FD 。換句話說，除頻信號S_FD 之週期為參考週期信號S_REF 之週期之X倍(X表示一正整數)。計數電路230包含一計數器231，以及一邏輯電路232。計數器231依據輸入信號S_IN 與除頻信號S_FD 以累計一計數值N_C ，且計數器231比較計數值N_C 與一臨界信號S_TH 以產生一輸出信號S_OUT 。當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，輸入信號S_IN 輸入計數器231之重置端R而觸發計數器231重置計數值N_C 為一已知值N_PRE1 (如歸零)，且使計數器231依據除頻信號S_FD 以累計計數值N_C 。舉例而言，每當計數器231接收到除頻信號S_FD ，計數器231就將計數值N_C 增加一已知值N_PRE2 (如增加1)。當計數值小於臨界信號S_TH 時，計數器231產生表示「致能」之輸出信號；當計數值N_C 大於或等於臨界信號S_TH 時，計數器231產生表示「不致能」之輸出信號。邏輯電路232接收輸入信號S_IN 與輸出信號S_OUT 以產生延遲信號S_DELAY 。更明確地說，當輸入信號表示「致能」或輸出信號S_OUT 表示「致能」時，延遲信號S_DELAY 表示「致能」。當輸入信號S_IN 與輸出信號S_OUT 皆表示「不致能」時，延遲信號S_DELAY 表示「不致能」。以下將更進一步說明單擊電路200之工作原理。

單擊電路200所產生之延遲信號S_DELAY 之波形與第1圖類似。當輸入信號S_IN 表示「致能」時，單擊電路200之邏輯電路232產生表示「致能」之延遲信號S_DELAY 。當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，邏輯電路232所產生之延遲信號S_DELAY 之邏輯取決於計數器231之輸出信號S_OUT 。當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，此時輸出信號S_OUT 觸發計數器231重置計數值N_C 為已知值N_PRE1 (如歸零)，且使計數器231依據除頻信號S_FD 以累計計數值N_C 。由於此時計數值N_C 小於臨界信號S_TH ，因此計數器231所產生之輸出信號S_OUT 表示「致能」。如此，邏輯電路232所產生之延遲信號S_DELAY 也會表示「致能」。當經過一延遲時間T_DELAY 後，計數器231累計計數值N_C 至等於臨界信號S_TH 。此時計數器231所產生之輸出信號S_OUT 切換為表示「不致能」。因此，邏輯電路232所產生之延遲信號S_DELAY 也會切換為表示「不致能」。也就是說，當單擊電路200接收到表示「致能」之輸入信號S_IN 時，單擊電路200所產生之延遲信號S_DELAY 表示「致能」；當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，單擊電路200所產生之延遲信號S_DELAY 仍表示「致能」並維持一段延遲時間T_DELAY1 。此外，當輸入信號S_IN 從表示「致能」切換為表示「不致能」之後，若單擊電路200於延遲時間T_DELAY1 內又接收到表示「致能」之輸入信號S_IN (如第3圖所示)，此時由於當輸入信號S_IN 再次從表示「致能」切換為表示「不致能」會再次觸發計數器231，而使計數器231再次重置計數值N_C ，因此需再經過延遲時間T_DELAY2 (其中延遲時間T_DELAY1 、T_DELAY2 之長度皆等於T_DELAY )，計數器231才會累計計數值N_C 至臨界信號S_TH ，而使得單擊電路200所產生之延遲信號S_DELAY 從表示「致能」切換為表示「不致能」。換句話說，當單擊電路200於延遲時間(T_DELAY1 )內接收到表示「致能」之輸入信號S_IN 時，輸入信號S_IN 會再次觸發單擊電路200，而使得計數器232之計數值N_C 重新計算。如此，單擊電路200所產生之延遲信號S_DELAY 維持表示「致能」之延遲時間T_DELAY 也重新計算。

此外，設每次計數器231接收到除頻信號S_FD 時，計數器231將計數值N_C 增加1，且除頻信號S_FD 之週期為參考週期信號S_REF 之週期之2^N 倍。因此計數器231累計計數值N_C 至等於臨界信號S_TH 所需之時間(延遲時間T_DELAY )之長度可以下式表示：

T_DELAY =2^N ×T_REF ×S_TH ...(1)；

T_REF 表示參考週期信號S_REF 之週期。由式(1)可知，相較於先前技術之單擊電路，本發明之單擊電路200可藉由提高N，即可提高延遲時間T_DELAY 之數量級。換句話說，只要將除頻電路220之除頻次數(N)增加，即可縮短參考週期信號S_REF 之週期T_REF 。如此一來，當以RC震盪器實施週期信號產生器210時，可減少RC震盪器之電阻值與電容值。換句話說，單擊電路200藉由將除頻電路220之除頻次數(N)增加可有效地縮減單擊電路200之RC震盪器在晶片所佔之電路面積，因此本發明之單擊電路200可整合於晶片中。此外，由式(1)可知，使用者可藉由調整臨界信號S_TH 之值以調整延遲時間T_DELAY 之長度，如此帶給使用者設計上更大的彈性。

請參考第4圖，第4圖為說明本發明之週期信號產生器210之示意圖。週期信號產生器210包含一震盪器(RC震盪器)211，以及一反及閘(NAND gate)212。震盪器211包含電阻R₁ 與R₂ 、電容C₁ ，以及反相器INV₁ 與INV₂ 。震盪器211用來產生一震盪信號S_OSC ，且震盪信號S_OSC 之週期之長度取決於電阻R1、R2之電阻值與電容C₁ 之電容值。反及閘212依據震盪信號S_OSC 與輸出信號S_OUT 進行邏輯運算，以產生參考週期信號S_REF 。更明確地說，當輸出信號S_OUT 表示「致能」時，反及閘212輸出震盪器211之震盪信號S_OSC 作為參考週期信號S_REF ；反之，當輸出信號S_OUT 表示「不致能」時，反及閘212不輸出震盪器211之震盪信號S_OSC 。

請參考第5圖，第5圖為本發明之除頻電路之第一實施例520之示意圖。除頻電路520可用來實施第2圖中之除頻電路220。除頻電路520包含D型閂鎖器L₁ ~L_N 。每個D型閂鎖器皆具有一輸入端D、一時脈端CLK、一正輸出端Q，以及一負輸出端QN，其耦接關係如第5圖所示。在除頻電路520中，D型閂鎖器L₁ 之正輸出端Q所輸出之信號之週期為參考週期信號S_REF 之2倍；D型閂鎖器L₂ 之正輸出端Q所輸出之信號之週期為參考週期信號S_REF 之2² 倍；依此類推，可知D型閂鎖器L_N 之正輸出端Q所輸出之信號(即為除頻信號S_FD )之週期為參考週期信號S_REF 之2^N 倍。換句話說，增加除頻電路520中D型閂鎖器之數量N，即可增加除頻電路520之除頻次數，以提高除頻信號S_FD 之週期之數量級。

請參考第6圖，第6圖為本發明之除頻電路之第二實施例620之示意圖。相較於除頻電路520，除頻電路620另包含選擇電路SL₁ ~SL_N 。每個選擇電路皆具有一輸入端I、輸出端O₁ 與O₂ ，以及控制端C。選擇電路SL₁ ~SL_N 之輸入端I分別耦接至D型閂鎖器L₁ ~L_N 之正輸出端Q。選擇電路SL₁ ~SL_(N-1) 之輸出端O₁ 分別耦接至D型閂鎖器L₂ ~L_N 之輸入端D。選擇電路SL₁ ~SL_N 之輸出端O₂ 耦接至第2圖中之計數器231。選擇電路SL₁ ~SL_N 之控制端C分別用來接收控制信號S_C1 ~S_CN 。當控制信號S_C1 ~S_CN 表示「時脈」時，選擇電路SL₁ ~SL_N 之輸入端I耦接至各自的輸出端O₁ ；當控制信號S_C1 ~S_CN 表示「除頻」時，選擇電路SL₁ ~SL_N 之輸入端I耦接至各自的輸出端O₂ 。因此，當控制信號S_C1 ~S_CN 之中之控制信號S_CI 表示「除頻」且其他控制信號表示「時脈」時，此時D型閂鎖器L_I 之正輸出端Q透過選擇電路SL_I 而耦接至計數器231。換句話說，此時D型閂鎖器L_I 之正輸出端Q所輸出之信號會被用來作為除頻信號S_FD 。也就是說，選擇電路SL₁ ~SL_N 依據控制信號S_C1 ~S_CN ，可在D型閂鎖器L₁ ~L_N 中選擇之一D型閂鎖器(L_I )輸出除頻信號S_FD 。此時，由於除頻信號S_FD 之週期為參考週期信號之週期T_REF 之2^I 倍，因此單擊電路200之延遲時間T_DELAY 可以下式表示：

T_DELAY =2^I ×T_REF ×S_TH ...(2)；

因此，由式(2)可知，藉由除頻電路620之設計，輸入適當的控制信號S_C1 ~S_CN 即可動態調整延遲時間T_DELAY 之長度之數量級，而帶給使用者更大的方便。

請參考第7圖，第7圖為本發明之發射器700之示意圖。發射器700用來依據輸入信號S_IN ，以產生一放大信號S_PA 。舉例而言，發射器700為一遙控器，使用者可透過遙控器以發送輸入信號S_IN 。發射器700包含一緩衝電路710、一功率放大器720、一單擊電路730，以及一鎖相迴路740。緩衝電路710用來修整輸入信號S_IN 之波形。單擊電路730可以類似單擊電路200之方式實施。鎖相迴路740用來產生一參考頻率信號S_RFEQ 。舉例而言，若發射器700所發射之信號之頻率為900MHz，則鎖相迴路740需產生一頻率為900MHz之參考頻率信號S_REFQ 提供給功率放大器720。在本發明之發射器700中，單擊電路730所產生之延遲信號S_DELAY 控制鎖相迴路740。當延遲信號S_DELAY 表示「致能」時，鎖相迴路740產生參考頻率信號S_REFQ ；當延遲信號S_DELAY 表示「不致能」時，鎖相迴路740不產生參考頻率信號S_REFQ 。功率放大器720用來依據輸入信號S_IN 與參考頻率信號S_REFQ 以產生放大信號S_PA 。

在先前技術中，發射器之鎖相迴路由輸入信號S_IN 所控制，舉例而言，當輸入信號S_IN 表示「致能」時，鎖相迴路產生參考頻率信號S_REFQ ；當輸入信號S_IN 表示「不致能」時，鎖相迴路產生參考頻率信號S_REFQ 。然而，由於鎖相迴路產生參考頻率信號S_REFQ 時，需先經過一段鎖頻時間才能鎖定頻率，因此造成當使用者透過發射器陸陸續續發射信號時，發射器每次都須等待鎖相迴路重新鎖定頻率後才可發射信號。在本發明之發射器700中，藉由單擊電路730之延遲信號S_DELAY 可延遲鎖相迴路740之關閉時間。舉例而言，當輸入信號S_IN 從表示「致能」切換為表示「不致能」時，單擊電路730所產生之延遲信號S_DELAY 仍表示「致能」並維持一段延遲時間T_DELAY ，而使鎖相迴路740於延遲時間T_DELAY 內仍維持產生參考頻率信號S_REFQ 。換句話說，當使用者透過本發明之發射器700陸陸續續發射信號時，輸入信號S_IN 會持續地重新觸發單擊電路730以延長延遲信號S_DELAY 表示「致能」之時間，如此可使鎖相迴路740保持於鎖定頻率之狀態，因此發射器700可直接發射信號。也就是說，藉由單擊電路730之延遲信號S_DELAY 以延遲鎖相迴路740之關閉時機，可縮短發射器700之啟動時間。

請參考第8圖，第8圖為本發明之緩衝電路710之示意圖。緩衝電路710包含反相器INV_B1 ~INV_BM ，其中M表示偶數。

綜上所述，本發明提供一種可整合於一晶片中之單擊電路。在本發明之單擊電路中，除頻電路依據週期信號產生器之參考週期信號，以產生除頻信號。當輸入信號從表示「致能」切換為表示「不致能」時，輸入信號觸發計數器重置一計數值。計數器依據除頻信號累計一計數值，並比較計數值與一臨界信號以產生輸出信號。邏輯電路依據輸出信號與輸入信號可產生延遲信號。如此，藉由提高除頻電路之除頻次數以增加除頻信號之週期之數量級，可有效地減小週期信號產生器之震盪器之電阻值與電容值，而使得本發明之單擊電路可整合於晶片中。此外，本發明另提供一種發射器。本發明之發射器藉由單擊電路所輸出之延遲信號以控制鎖相迴路產生參考頻率信號。換句話說，本發明之發射器藉由單擊電路所輸出之延遲信號，可延遲鎖相迴路之關閉時機，如此，可使鎖相迴路保持於鎖定頻率之狀態，以縮短發射器於發射信號時之啟動時間，帶給使用者更大的便利。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

200、730．．．單擊電路

210．．．週期信號產生器

211．．．震盪器

212．．．反及閘

220．．．除頻電路

230．．．計數電路

231．．．計數器

232．．．邏輯電路

520．．．除頻電路

700．．．發射器

710．．．緩衝電路

720．．．功率放大器

740．．．鎖相迴路

C．．．控制端

C₁ ．．．電容

CLK．．．時脈端

D、I．．．輸入端

EN．．．致能端

INV₁ ~INV₂ 、INV_B1 ~INV_BM ．．．反相器

L₁ ~L_N ．．．D型閂鎖器

Q、QN、O₁ 、O₂ ．．．輸出端

R．．．重置端

R₁ 、R₂ ．．．電阻

S_C1 ~S_CN ．．．控制信號

S_DELAY ．．．延遲信號

S_FD ．．．除頻信號

S_IN ．．．輸入信號

S_OSC ．．．震盪信號

S_OUT ．．．輸出信號

S_PA ．．．放大信號

S_REF ．．．參考週期信號

S_REFQ ．．．參考頻率信號

S_TH ．．．臨界信號

SL₁ ~SL_N ．．．選擇電路

T_DELAY 、T_DELAY1 、T_DELAY2 ．．．延遲時間

第1圖為說明先前技術之單擊電路所產生之延遲信號之波形圖。

第2圖為本發明之單擊電路之示意圖。

第3圖為說明於延遲時間內輸入信號再次觸發本發明之單擊電路之示意圖。

第4圖為本發明之週期信號產生器之示意圖。

第5圖為本發明之除頻電路之第一實施例之示意圖。

第6圖為本發明之除頻電路之第二實施例之示意圖。

第7圖為本發明之發射器之示意圖。

第8圖為本發明之緩衝電路之示意圖。

200．．．單擊電路

210．．．週期信號產生器

220．．．除頻電路

230．．．計數電路

231．．．計數器

232．．．邏輯電路

EN．．．致能端

R．．．重置端

S_DELAY ．．．延遲信號

S_FD ．．．除頻信號

S_IN ．．．輸入信號

S_OUT ．．．輸出信號

S_REF ．．．參考週期信號

S_TH ．．．臨界信號

Claims (10)

1. 一種可整合於晶片中之單擊電路，包含：一週期信號產生器，依據一輸出信號產生一參考週期信號；其中當該輸出信號表示致能時，該週期信號產生器產生該參考週期信號；一除頻電路，依據該參考週期信號，以產生一除頻信號；以及一計數器，用來依據一輸入信號與該除頻信號以累計一計數值，並比較該計數值與一臨界信號以產生該輸出信號。
2. 如請求項1所述之單擊電路，其中當該輸入信號從表示致能切換為表示不致能時，該輸入信號觸發該計數器重置該計數值且使該計數器依據該除頻信號以累計該計數值；其中當該計數值小於該臨界信號時，該輸出信號表示致能；當該計數值大於或等於該臨界信號時，該輸出信號表示不致能。
3. 如請求項2所述之單擊電路，另包含：一邏輯電路，用來接收該輸入信號與該輸出信號以產生一延遲信號；其中當該輸入信號表示致能或該輸出信號表示致能時，該延遲信號表示致能；當該輸入信號與該輸出信號皆表示不致能時，該延遲信號表示不致能。
4. 如請求項3所述之單擊電路，其中該計數器累計該計數值至等於該臨界信號所需之時間為一延遲時間；該除頻信號之週期為該參考週期信號之週期之N倍，且N表示一正整數；該延遲時間可以下式表示：T_DELAY =2^N ×T_REF ×S_TH ；其中T_DELAY 表示該延遲時間，T_REF 表示該參考週期信號之週期，S_TH 表示該臨界信號。
5. 一種可縮短啟動時間之發射器，用來依據一輸入信號以傳送一放大信號，包含：一鎖相迴路，用來依據一延遲信號以產生一參考頻率信號；其中當該延遲信號表示致能時，該鎖相迴路產生該參考頻率信號；一功率放大器，用來依據該輸入信號與該參考頻率信號以產生該放大信號；以及一如請求項3所述之單擊電路，用來依據該輸入信號以產生該延遲信號，其中當該輸入信號從表示致能切換為表示不致能時，該單擊電路所產生之該延遲信號仍表示致能並維持一延遲時間，而使該鎖相迴路於該延遲時間內仍維持產生該參考頻率信號。
6. 如請求項5所述之發射器，其中該發射器另包含一緩衝電路，該緩衝電路用來修整該輸入信號之波形；該緩衝電路包含M個串聯連接的反相器，且M表示一偶數。
7. 如請求項1所述之單擊電路，其中該週期信號產生器包含：一震盪器，用來產生一震盪信號；以及一反及閘(NAND gate)，用來依據該震盪信號與該輸出信號進行邏輯運算，以產生該參考週期信號；其中該震盪器為一相移電路；其中該除頻電路包含：N個D型閂鎖器，每個D型閂鎖器皆具有一輸入端、一時脈端、一正輸出端，以及一負輸出端；其中該N個D型閂鎖器之一第一個D型閂鎖器之時脈端用來接收該參考週期信號，該第一個D型閂鎖器之負輸出端耦接至該第一個D型閂鎖器之輸入端，該該第一個D型閂鎖器之正輸出端耦接至該N個D型閂鎖器之一第二個D型閂鎖器之時脈端；其中該N個D型閂鎖器之一第K個D型閂鎖器之時脈端耦接至該N個D型閂鎖器之一第(K-1)個D型閂鎖器之正輸出端，該第K個D型閂鎖器之輸入端耦接至該第K個D型閂鎖器之負輸出端，該第K個D型閂鎖器之正輸出端耦接至該N個D型閂鎖器之一第(K+1)個D型閂鎖器之時脈端，K為正整數，2≦K≦(N-1)；其中該N個D型閂鎖器之一第N個D型閂鎖器之輸入端耦接至該第N個D型閂鎖器之負輸出端，該第N個D型閂鎖器之正輸出端用來輸出該除頻信號。
8. 如請求項7所述之單擊電路，其中該除頻電路另包含：N個選擇電路，分別用來依據N個控制信號，以選擇該N個D型閂鎖器之一第I個D型閂鎖器輸出該除頻信號，I表示正整數，且1≦I≦N；其中當該N個控制信號之一第I個控制信號表示除頻時，該N個D型閂鎖器之一第I個D型閂鎖器之正輸出端耦接至該計數器，以輸出該除頻信號至該計數器；其中該計數器累計該計數值至等於該臨界信號所需之時間為一延遲時間，該延遲時間可以下式表示：T_DELAY =2^I ×T_REF ×S_TH ；其中T_DELAY 表示該延遲時間，T_REF 表示該參考週期信號之週期，S_TH 表示該臨界信號。
9. 一種用來節省一發射器之啟動時間之方法，該發射器用來依據一輸入信號以發射一放大信號，該發射器具有一鎖相迴路以及一功率放大器，該鎖相迴路用來產生一參考頻率信號，該功率放大器用來依據該輸入信號與該參考頻率信號以產生該放大信號，該方法包含：提供一單擊電路；該單擊電路依據該輸入信號，以產生一延遲信號；以及依據該延遲信號，以控制該鎖相迴路產生該參考頻率信號。
10. 如請求項9所述之方法，其中依據該延遲信號，以控制該鎖相迴路產生該參考頻率信號包含：當該延遲信號表示致能時，該鎖相迴路產生該參考頻率信號；其中該單擊電路依據該輸入信號，以產生該延遲信號包含：當該輸入信號表示致能時，產生表示致能之該延遲信號；當該輸入信號從表示致能切換為表示不致能時，該延遲信號仍表示致能並維持一延遲時間，而使該鎖相迴路於該延遲時間內仍維持產生該參考頻率信號。