KR20070093322A - 지연동기회로 및 반도체 집적회로장치 - Google Patents

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타카시 가와모토
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

지연동기회로에 있어서, 정상위상오차를 발생시키는 일 없이 지연동기루프의 오작동을 회피할 수 있는 기술을 제공한다.
지연동기회로에 있어서, 지연동기루프(DL)1 외의 제어회로(CNT)2를 설치하고, 지연동기루프(1)의 위상비교에 있어서, 기준신호(Fr)와 출력신호(Fo)의 위상비교 대응관계가 설정주기 만큼 늦어지도록, 제어회로2로부터 지연동기루프(1)에 제어신호(S)를 출력한다.
지연동기루프, 지연동기회로, 위상주파수비교기

Description

지연동기회로 및 반도체 집적회로장치{DELAY LOCKED LOOP CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도1은, 본 발명의 실시형태1에 의한 지연동기회로의 구성 예를 나타내는 블록도이다.
도2는, 지연동기회로에서 이용되는 제어회로의 제1구성 예를 나타내는 블록도이다.
도3은, 도2의 제어회로의 제1구성 예를 이용한 지연동기회로의 동작을 나타내는 타이밍 차트이다.
도4는, 도1에 지연동기회로에서 이용되는 제어신호의 제2구성 예를 나타내는 블록도이다.
도5는, 도4의 제어회로의 제2구성 예를 이용하는 지연동기회로의 동작을 나타내는 타이밍 차트이다.
도6은, 도4의 제어회로의 제2구성 예에서 이용되는 펄스발생기의 구성 예를 나타내는 블록이다.
도7은, 본 발명의 실시형태2에 의한 지연동기회로의 구성 예를 나타내는 블록도이다.
도8은, 본 발명의 실시형태3에 의한 지연동기회로의 구성 예를 나타내는 블 록도이다.
도9는, 도7,도8의 지연동기회로에서 이용되는 제어회로의 구성 예를 나타내는 블록도이다.
도10은, 도9의 제어회로를 이용한 지연동기회로의 동작을 나타내는 타이밍 차트이다.
도11은, 본 발명의 실시형태4에 의한 지연동기회로의 구성 예를 나타내는 블록도이다.
도12는, 도11의 지연동기회로에서 이용되는 제어회로의 구성 예를 나타내는 블록도이다.
도13은, 도12의 제어신호를 이용한 지연동기회로의 동작을 나타내는 타이밍 차트이다.
도14는, 도12의 제어회로에서 이용되는 지연회로의 구성 예를 나타내는 블록도이다.
도15는, 도1,도7,도11에 기재된 지연동기회로에 이용되는 지연동기루프의 제1구성 예를 나타내는 블록도이다.
도16은, 도1, 도7, 도11에 기재된 지연동기회로에 이용되는 지연동기루프의 제2구성 예를 나타내는 블록도이다.
도17은, 도1,도8,도11에 기재된 지연동기회로에 이용되는 지연동기루프의 제3구성 예를 나타낸 블록도이다.
도18은, 도15,도16,도17에 지재된 지연동기루프에 이용되는 위상주파수 비교 기의 제1구성 예를 나타내는 블록도이다.
도19는, 도15,도16,도17에 지재된 지연동기루프에 이용되는 위상주파수 비교기의 제2구성 예를 나타내는 블록도이다.
도20은, 본 발명의 전제로서 검토한 지연동기루프의 제1구성 예를 나타내는 블록도이다.
도21은, 본 발명의 전제로서 검토한 지연동기루프의 제2구성 예를 나타내는 블록도이다.
도22는, 지연동기루프의 고조파 잠금을 설명하기위한 타이밍 차트이다.
도23은, 본 발명의 전제로서 검토한 지연동기루프의 제1구성 예의 동작을 나타내는 타이밍 차트이다.
도24는, 본 발명의 전제로서 검토한 지연동기루프의 제2구성 예의 동작을 나타내는 타이밍 차트이다.
도25는, 본 발명의 실시형태5에 의한 반도체 집적회로장치의 구성을 나타내는 블록도이다.
도26은, 도25에 기재된 반도체 집적회로장치의 응용 예인 USB트랜시버의 구성 예를 나타내는 블록도이다.
도27은, 도25에 기재된 반도체 집적회로장치의 응용 예인 DVD드라이브용 LSI의 구성 예를 나타내는 블록도이다.
도28은, 도6의 펄스발생기의 동작을 나타내는 타이밍 차트이다.
[부호의 설명]
1 지연동기루프(DL)
2,3 제어회로(CNT)
2a 배타적논리화회로(EXOR)
4 링크층(LINK)
5 발진자
6 반도체 집적회로장치(LSI)
7 미디어
8 픽업(Pick-up)
9 호스트(HOST)
10 지연동기회로(DLL)
11 위상주파수 비교기(PFD)
11a, 11f, 11g, 111, 112, 113, 114, 115, 116, 117, 118, 119, 244, NAND게이트
11b, 11c, 11d, 11e, 212, 213, 214, 215, 216, 217, 218, 242, 246 인버터
12 차지펌프(CP)
13 루프필터(LF)
14 전압제어지연선(VCDL)
15 프리차지(PC)
16 에지콘바이이너(EC)
21 지연회로(DELAY)
22 트리밍부(TRIM)
23 카운터(COUNT)
24 펄스발생기(SHOT)
31 아날로그 프론트 에지(AFE)
32 인코더(ENC)
33 디시리얼라이저(DES)
34,35 클록 데이터 리커버리(CDR)
36 멀티플렉서(MUX)
37 디코더(DEC)
38 시리얼라이저(SER)
61, 611, 613 논리회로(LOGIC)
62 송수신부(ATAPI)
241, 243 NOR게이트
245 D플리플롭(DFF)
247 대기시퀀스회로(SEQ)
본 발명은, 지연동기회로, 및 그것을 이용한 반도체 집적회로장치에 관하며, 특히, 지연동기회로의 오작동 회피기술에 관한 것이다.
본 발명자가 검토한 기술로서, 예를 들어, 지연동기회로에 있어서는, 이하의 기술을 생각할 수 있다.
일반적으로 반도체 집적회로장치에는, 기준신호인 발진자(發振子)의 출력신호와 데이터를 처리하는 논리회로의 동작클록과의 동기를 취하기 위하여 지연동기회로(DLL)가 탑재된다. 또, 근년, 반도체 집적회로장치의 고속화에 따라서, 논리회로의 동작클록을 고속화하기 위해, 상기 지연동기회로(DLL)에 비특허문헌1기재의 입력신호주파수의 체배(遞倍)클록을 출력이 가능한 에지 콘바이너(edge combiner)형 DLL이 이용되고 있다.
이 DLL이 소정(所望)의 동작을 충족시키기 위하여 DLL루프 내에서 대책을 행하는 것이 알려져 있다. 예를 들어, 특허문헌1~4에, DLL오작동 회피기술이 개시되어 있다.
특허문헌1에는, 기준클록과 위상(位相)비교기의 입력사이에 제어회로를 설치하여, 그 제어회로에 의해, 기준클록의 1클록 분을 마스크하는 기술이 개시되어 있다 (예를 들어, 특허문헌1의 도2등 참조).
특허문헌2에는, 기준클록과 위상비교기의 입력사이에 비교기 인에이블(enable) 신호발생기를 설치해서, 그 비교기 인에이블 신호발생기에 의해, 기준클록의 입력을 제어하는 기술이 개시되어 있다 (예를 들어, 특허문헌2의 도3등 참조).
특허문헌3에는, 귀환신호와 위상비교기의 입력사이에 더미(dummy)버퍼를 설치하여, 기준클록과의 지연시간 차를 조절하는 기술이 개시되어 있다(예를 들어, 특허문헌3의 도63참조).
[특허문헌1] 특개2005-311543호 공보
[특허문헌2] 특개2005-251370호 공보
[특허문헌3] 특개2001-056723호 공보
[특허문헌4] 특개2002-64371호 공보
[비특허문헌1] 조지 치엔(George Chien)외, 「A 900MHz Local Oscillator using a DLL-based Frequency Multiplier Technique for PCS Application」, ISSCC, 2000년, p. 105
그런데, 상기와 같은 지연동기회로의 기술에 관하여, 본 발명자가 검토한 결과, 이하와 같은 것이 밝혀졌다.
도20 및 도21에, 본 발명의 전제로서 검토한 지연동기루프의 구성 예를 나타낸다. 도20 및 도21에, 나타낸 지연동기루프(1)에 있어서, 출력신호(Fo)는, 기준신호(Fr)의 1주기분의 지연량 이어야 한다. 이를 위해서는, 위상주파수비교기(PFD)11에 있어, 기준신호(Fr)와 출력신호(Fo)의 위상비교의 대응관계가 1주기 만큼 늦어져 있어야 한다.
도22에, 지연동기루프1의 타이밍 차트를 나타낸다. 지연동기루프1에서는, 기준신호(Fr)의 두 번째 클록인 라이징(rising)에지(b)와, 출력신호(Fo)의 첫 번째 클록인 라이징(rising)에지(c)가 위상관계의 대응관계가 되어야만 한다. 그러나, 만일, 기준신호(Fr)의 첫 번째 클록인 라이징(rising)에지(a)와, 출력신호(Fo)의 첫 번째 클록인 라이징(rising)에지(c)가 위상비교의 대응관계에 있으면, 출력신 호(Fo) 쪽이 빠르므로, 본래, Dn신호펄스 폭이 Up신호 펄스 폭보다 넓어져야 하기 때문에, Up신호의 펄스의 폭이 커져서, 오작동을 일으킨다.
이 오작동을 회피하기 위하여, 도20(제1구성 예) 및 도21(제2구성 예)에 나타낸 것과 같은 대책이 취해졌다.
도20에 나타낸 제1구성 예에 의한 지연동기루프1은, 위상주파수비교기(PFD)11, 충전펌프(CP)12, 루프필터(LF)13, 전압제어지연선(VCDL) (14), 제어회로(CNT)2로 구성된다.
기준신호(Fr)과 위상주파수비교기(11)의 사이에 제어신호(2)를 중재시키는 것에 의해, 입력신호(Fr)의 첫 번째 클록인 펄스를 마스크하여 보정한 기준신호(Fr')를 생성하여, 보정한 기준신호(Fr')와 출력신호(Fo)의 위상비교를 행하는 것으로 지연동기루프의 오작동을 회피하는 대책이다.
도23에, 도20에 나타낸 제1구성 예의 동작 예를 나타낸다. 제어회로2에 의해 입력신호(Fr)는 보정된 기준신호(Fr')로 변환된다. 위상주파수비교기(11)은, 보정된 기준신호(Fr')와 출력신호(Fo)를 비교하는 것으로부터, 기준신호(Fr)의 두 번째 클록의 라이징에지(b)와, 출력신호(Fo)의 첫 번째 클록의 라이징에지(c)가 위상비교의 대응관계가 된다.
그러나, 기준신호(Fr)과 보정한 기준신호(Fr')의 사이에는, 제어신호(2)로 인해 생기는 지연이 가산된다. 이 제어회로2의 지연이 지연동기루프에 있어 정상(定常)위상오차가 되며, 소정의 주파수를 생성할 수 없는 등, 정확한 클록동작을 행함이 불가능한 것이 문제가 되였었다.
또, 도21에 나타낸 제2구성 예에 의한 지연동기루프(1)은, 상위주파수 비교기(PFD)11, 충전펌프(CP)12, 루프필터(LF)13, 전압제어지연선(VCDL)(14), 제어회로(CNT)2, 제어회로(CNT)3로 구성된다. 그리고, 기준신호(Fr)과 위상주파수비교기(11)의 사이에 제어회로(CNT)2가 개재하여, 출력신호(Fo)와 위상주파수비교기(11)의 사이에 제어회로(CNT)3이 개재하는 구성으로 되어있다.
도24에, 도21에 나타낸 제2구성 예의 동작 예를 나타낸다. 제2구성 예에서는, 제1구성 예에서 문제가 된 기준신호(Fr)와 보정한 기준신호(Fr') 사이의 지연에 의한 정상(定常)위상오차를 회피하기 위하여, 제어회로(CNT)3을 추가하고 있다. 그리고, 제어회로 기준신호(Fr)와 보정한 기준신호(Fr') 사이의 지연과 같은 시간의 지연을, 출력신호(Fo)와 보정한 출력신호(Fo')의 사이에 발생시키는 대책을 행하고 있다.
그러나, 제어회로(CNT)2에서는, 기준신호(Fr)과 보정한 기준신호(Fr')의 사이에서, 기준신호(Fr)의 최초 1클록을 마스크하여, 부터는 기준신호(Fr)를 출력하는 동작을 행한다. 한편, 제어회로(CNT)3은, 출력신호(Fo)를 어떤 일정시간 지연시킨 신호로서 보정한 출력신호(Fo')를 출력하는 동작을 행한다.
따라서, 제어회로(CNT)2와 제어회로(CNT)3은 다른 동작을 행하므로, 회로구성이 다르다. 그 결과, 제어회로(CNT)2와 제어회로(CNT)3의 지연시간은 완전하게 일치하지는 않고, 제어회로(CNT)2와 제어회로(CNT)3의 지연시간의 차가 지연동기루프(1)의 정상위상오차로서 나타나는 결과가 된다.
여기서 본 발명의 목적은, 지연동기회로에 있어서, 정상위상오차를 발생시키는 일 없이 지연동기루프의 오동작을 회피할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규(새로운)특징은, 본 명세서의 기술 및 첨부도면으로부터 밝혀질 것이다.
본원에 있어서 개시된 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명에 의한 지연동기회로 및 반도체 집적회로장치는, 지연동기루프의 밖에 제어회로를 갖추어, 지연동기루프의 위상비교에 있어서, 기준신호(Fr)와 출력신호(Fo)의 위상비교의 대응관계가 설정주기 만큼 늦어지도록, 상기 제어회로로부터 상기 지연동기루프로 제어신호를 출력하는 것이다.
구체적으로는, 본 발명의 지연동기회로는, 위상비교기와, 상기 위상비교기의 출력에 근거하여 기준신호를 전달하는 지연시간을 변화시켜, 지연된 기준신호를 출력신호로서 출력함과 동시에, 상기 출력신호를 귀환신호로서 상기 위상비교기에 전달하는 지연선을 구비해서 구성되며, 상기 위상비교기에는, 상기 기준신호와, 상기 지연선으로부터의 상기 귀환신호와, 상기 위상비교기가 행하는 상기 기준신호와 상기 귀환신호와의 위상비교동작의 개시타이밍을 제어하는 제어신호를 입력하도록 구성되고, 상기 지연선에 상기 기준신호를 입력하는 타이밍과 상기 위상비교기에 상기 기준신호를 입력하는 타이밍이 대략 같은 것을 특징으로 한다.
이하, 본 발명의 실시형태를 도면에 근거하여, 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체도면에 있어서, 동일 부재에는 원칙적으로 동일 부호를 붙여, 그 반복설명은 생략한다.
(실시형태1)
도1에, 본 발명의 실시형태1에 관한 지연동기회로의 구성을 나타낸다.
본 실시형태1의 지연동기회로는, 적어도 상위비교기(11)과, 상위비교기(11)의 출력에 근거하여 기준신호를 제공하는 지연시간을 변화시켜, 지연된 기준신호를 출력신호로서 출력함과 동시에, 그 출력신호를 귀환신호로서 위상비교기(11)로 전달하는 지연선(14)을 갖추어 구성된다. 위상비교기(11)에는, 기준신호(Fr)와, 지연선(14)으로부터의 귀환신호와, 상위비교기(11)가 행하는 기준신호(Fr)와 귀환신호와의 위상비교동작의 개시타이밍을 제어하는 제어신호(S)가 입력하도록 구성된다. 또, 지연선(14)에 기준신호(Fr)를 입력하는 타이밍과 위상비교기(11)에 기준신호(Fr)를 입력하는 타이밍이 대략 같게 된다.
보다 바람직하게는, 지연동기회로는, 예를 들어, 위상비교기(11)와 지연선(14)를 구비하는 지연동기루프(DL)1와 제어회로(CNT)2등으로 구성된다.
지연동기루프(DL)1은, 기준신호(Fr)와 제어신호(S)를 입력하여 출력신호(Fo)를 출력한다. 제어회로(CNT)2는, 기준신호(Fr)를 입력하여 제어신호(S)를 출력한다.
도15에, 도1에 나타낸 지연동기루프(DL)1의 구성 예를 나타낸다.
이 지연동기루프(DL)1은, 위상주파수비교기(PFD)11, 충전펌프(CP)12, 루프필터(LF)13, 전압제어지연선(VCDL)14등으로 구성된다.
위상주파수비교기(11)는, 기준신호(Fr)와 출력신호(Fo)와 제어신호(S)를 입력하여, 제어신호(S)에 의해 동작이 제어되며, 기준신호(Fr)와 출력신호(Fo)의 위상과 주파수를 비교해서, 그 비교신호를 충전펌프(CP)12에 출력한다. 충전펌프(CP)12는, 비교신호에 따른 펄스신호를 루프필터(13)에 출력한다. 루프필터(13)는, 펄스신호를 아날로그신호로 변환해서 전압제어지연선(14)에 출력한다. 전압제어지연선(14)은, 루프필터(13)로부터의 아날로그신호와 기준신호(Fr)를 입력하여, 아날로그신호로 제어된 지연시간만큼 기준신호를 지연한 신호로서 출력신호(Fo)를 출력한다.
지연동기루프(1)은, 기준신호(Fr)로부터 1클록 지연된 신호를 출력신호(Fo)로서 출력한다. 이 때문에, 잠금 초기의 상태에 있어서, 위상주파수비교기(11)는, 기준신호(Fr)의 두 번째 클록과 출력신호(Fo)의 첫 번째 클록을 위상비교 해야만 한다. 이 동작을 실현하기 위하여, 본 실시형태1에서는, 제어신호(S)를 위상주파수비교기(11)에 입력하고 있다.
또한, 후술의 도17에 나타낸 에지콤바이너 지연동기루프도, 본 실시형태1에 적용가능한 지연동기루프이다. 에지콤바이너 연장동기루프 동작의 상세한 것에 관해서는 후술의 실시형태3에서 설명한다.
도18에, 도15에 나타낸 위상주파수비교기(11)의 제1구성 예를 나타낸다. 위상주파수 비교기의 위상비교동작에 관해서는, 상기 특허문헌4(특개2002-64371호 공보)를 참조하였으면 한다. 도18에 나타낸 위상주파수비교기(11)은, 제어신호(S)로 기준신호(Fr)를 차단할 수가 있다.
도3에, 도15의 지연동기루프(1) 및 도18의 위상주파수비교기(11)의 동작타이밍 차트를 나타낸다.
가령, 기준신호(Fr)는 도3에 나타낸 것과 같은 파형을 나타내는 것으로 한다. 이 때, 출력신호(Fo)는 도3에 나타낸 것과 같은 파형인 것으로 한다. 이때, 위상주파수 비교기(11)은, 기준신호의 두 번째 클록인 라이징에지와 출력신호의 첫 번째 클록인 라이징에지를 위상비교 해야만 한다. 이를 위해서는, 위상주파수비교기(11)에서는, 제어신호(S)에 의하여, 기준신호(Fr)의 1클록의 라이징에지를 마스크하여, 보정한 기준신호(Fr')을 생성하며, 보정한 기준신호(Fr')와 출력신호(Fo)에 의하여 상위비교를 행하는 것에 의하여, 기준신호(Fr)의 두 번째 클록인 라이징에지와 출력신호의 첫 번째 클록인 라이징에지를 위상비교 하는 동작을 실현한다. 도18에 있어서, NAND게이트(111)에 기준신호(Fr)와 제어신호(S)를 입력하는 것으로 상기 동작을 실현하고 있다. 도18에 있어서, 제어신호(S)가 로(low)인 경우, NAND게이트(111)의 출력신호의 반전신호(反轉信號)인 보정한 출력신호(Fr')는 기준신호(Fr)의 상태에 관계없이 로(low)가 출력된다. 한편, 제어신호(S)가 하이(high)인 경우, NAND게이트(111)의 출력신호의 반전신호인 보정한 출력신호(Fr')은 기준신호(Fr)와 동상(同相)의 신호가 출력된다. 도18에서는 NAND게이트(111)의 출력신호를 반전하기 위하여 인버터(11d)가 삽입되어 있으나, 인버터(11d)는 반드시 필요하지는 않다. 보정한 기준신호(Fr')은 NAND게이트(111)와 인버터(11d)의 지연이 가산되어 있기 때문에, 출력신호(Fo)에도 같은 지연을 가산해서 정상위상오차를 회피할 필요가 있다. 이를 위하여, NAND게이트(112) 및 인버터(11e)가 존재한다.
다음으로, 도2에 의하여, 제어신호(S)를 생성하는 제어회로2에 관하여 설명한다. 도2는, 도1에 나타낸 제어회로(CNT)2의 제1구성 예를 나타낸다.
이 제어회로(CNT)2는 카운터(COUNT)(23)를 구비하여 구성되며, 기준신호(Fr)을 입력하여, 미리 설정된 카운트 수(數)만큼 기준신호(Fr)를 카운트하여, 소정의 카운트수가 될 때까지는 제어신호(S)로서 로를 출력하고, 소정의 카운트 수에 도달하면 제어신호(S)로서 하이를 출력한다. 도3에 나타낸 시퀀스(sequence) 예에서는, 제어회로2는 기준신호(Fr)를 1회 카운트하여 제어신호(S)의 극성을 바꾸는 때의 동작 예이다. 카운터23은 초기상태로 제어신호(S)로서 로(low)를 출력하도록 설정되어 있으며, 기준신호(Fr)의 폴링(falling)에지를 검출해서 카운트 수를 세어, 카운트 수가 1이 될 때까지는 제어신호(S)로서 로를 출력하고, 카운트 수가 1이 되면, 제어신호(S)로서 하이를 출력한다. 카운터(23)는, 제어신호(S)로서 한번 하이를 출력하는 동작에 들어가면 같은 상태를 유지한다. 또한, 미리 설정하는 카운트 수는 1에 한정되지 않으며, 2이상이여도 좋다.
지연동기루프(1)의 루프 외에, 상기와 같은 동작을 행하는 제어회로2를 갖는 것으로, 정상위상오차를 발생시키는 일없이, 지연동기루프의 고조파(高調波)잠금(harmonic lock)을 회피하는 것이 가능해진다.
도19에, 도15에 나타낸 위상주파수 비교기(PDF)(11)의 제2구성 예를 나타낸다. 위상주파수 비교기 동작의 상세한 것에 관해서는, 상기 특허문헌4(특개2002-64371호 공보)를 참조하였으면 한다.
도19의 위상주파수 비교기는, 기준신호(Fr)와 출력신호(Fo)의 라이징에지를 위상비교하여 비교결과를 업, 다운(Up, Dn)으로 출력하는 회로이며, 제어신호(S)에 의하여, 위상비교동작을 리세트하는 것이 가능한 상위주파수 비교기이다.
도4에, 도1에 나타낸 제어회로(CNT)2의 제2구성 예를 나타낸다. 도4에 나타낸 제어회로2는 펄스발생기(SHOT)24를 구비하여, 구성되며, 기준신호(Fr)가 입력되어, 기준신호(Fr)의 최초 기동에지를 검출하면 펄스신호를 제어신호(S)로서 출력하고, 그 후에는 일정치를 유지하는 회로이다.
도6에, 도4에 나타낸 펄스발생기(SHOT)24의 구성 예를 나타낸다. 도6에 나타낸펄스발생기(SHOT)24는, 대기시퀀스회로(SEQ)247과, NOR게이트(241,243), NAND게이트(244), D플리플롭(DFF)245, 인버터(242,246)등으로 구성되어있다. 도6의 펄스발생기(24)는, 대기시퀀스회로(247)로부터 출력되는 대기신호(ST)가 로인 경우에 동작을 행하며, 하이인 경우에는 동작하지 않는 구성으로 되어있다.
도28에, 도6의 펄스발생기(SHOT)24의 동작타이밍 차트를 나타낸다. 도6의 펄스발생기(SHOT)24에 있어서, 대기신호(ST)가 하이인 경우, NOR게이트(241)의 출력신호(CLKB)는 로이고, D플리플롭(DFF)245의 출력신호(Q)는 로이며, 반전출력신호(QB)는 하이이다. 이 때문에, NAND게이트(244)의 출력신호(D)는 로이며, NOR게이트(243)의 출력신호(SB)는 하이이고, 제어신호(S)는 로이다.
다음으로, 대기신호(ST)가 하이로부터 로에 천이(遷移)한다고 하자. 이 때, 도28에 나타낸 것 같이, 예를 들어 기준신호(Fr)가 로라고 하면, NOR게이트(241)의 출력신호(CLKB)는 하이가 되며, 인버터(246)의 출력신호(CLK)는 로가 된다. 이들 신호의 천이에 의하여, NOR게이트(243)의 출력신호(SB)는 하이에서 로로 천이하고, NAND게이트(244)의 출력신호(D)는 로에서 하이로 천이하며, 제어신호(S)는 로에서 하이로 천이한다.
다음으로, 기준신호(Fr)가 로에서 하이로 천이한다. 이 때, 신호(CLKB)는 하이에서 로가 된다. 신호(Q)는 로인 상태 그대로이므로 신호(SB)는 로에서 하이로 천이하며, 제어신호(S)는 하이에서 로로 천이한다. 또, 신호(QB)는 하이인 상태 그대로이므로 신호(D)는 하이에서 로로 천이한다.
한편, 신호(CLK)는 로에서 하이로 천이한다. D플리플롭(DFF)245은 신호(CLK)가 로에서 하이로 천이했을 때의 신호(D)의 상태를 유지하도록 동작한다. 신호(CLK)가 로에서 하이로 천이할 때는, 신호(D)는 아직 하이인 상태 그대로이다. 왜냐하면, 인버터(246)의 지연시간이 쪽이, NOR게이트(243)와 NAND게이트(244)의 합계지연시간보타 짧기 때문이다. 이 때, 신호(Q)는 하이, 신호(QB)는 로를 출력한다. 그러나, D플리플롭(DFF)245은 회로지연이 다른 회로보다 크며, 신호(CLK)가 로에서 하이로의 천이시간에 비하여 신호(Q)의 로에서 하이로의 천이 및 신호(QB)의 하이에서 로로의 신호는 D플리플롭(DFF)245의 지연시간만큼 늦어진다. 이 때, NOR게이트(243)에 있어서, 신호(CLKB)가 로로 천이하는 시간과 신호(Q)가 로에서 하이로 천이하는 시간이 늦어지는 것으로부터 신호(SB)는 신호(CLKB)가 하이에서 로로 천이하는 천이시간과 신호(Q)가 로에서 하이로 천이하는 천이시간의 시간차를 펄스 폭으로 하는 펄스신호를 생성하게 된다. 이 때문에, 제어신호(S)는 펄스신호를 출력한다. 한편, 신호(D)도 펄스신호를 생성한다.
다음으로, 기준신호(Fr) 가 하이에서 로로 천이하면, 신호(CLKB)는 로에서 하이로, 신호(CLK)는 하이에서 로로 천이하지만, 신호(Q)가 하이이기 때문에 신호(SB)는 로 상태 그대로이고, 신호(S)는 하이인 상태 그대로이다. 또한, 신호(QB)가 로이기 때문에 신호(D)는 하이인 상태 그대로이다. 또, D플리플롭(DFF)245은 신호(CLK)의 폴링(falling)에지에서는 출력신호의 변화가 없으므로 신호(Q), 신호(QB)함께 하이, 로를 유지한다.
다음으로, 기준신호(Fr)가 로에서 하이로 천이하면, 신호(CLKB)는 하이에서 로로, 신호(CLK)는 로에서 하이로 천이하지만, 신호(Q)가 하이이기 때문에 신호(SB)는 로인 상태 그대로이며, 신호(S)는 하이인 상태 그대로 이다. 또한, 신호(QB)가 로이기 때문에 신호(D)는 하이인 상태 그대로이다. 또, D플리플롭(DFF)245은 신호(CLK)의 라이징(rising)에지에서는 출력신호가 신호(D)를 유지하므로 신호(Q), 신호(QB) 양쪽 모두 하이, 로를 유지하는 결과가 된다.
이 때문에, 이후, 기준신호(Fr)가 천이하여도 제어신호(S)는 하이를 계속 출력한다. 결국, 도6기재의 펄스발생기(24)는, 기준신호(Fr)의 최초 라이징(rising)에지를 검출하고 원숏(one shot)펄스신호를 출력하고 그 후에는 하이를 계속 유지하는 제어신호(S)를 생성한다.
도5에, 도6에 기재한 회로의 동작을 나타낸다. 대기신호(ST)가 로인 경우, 기준신호(Fr)가 도5에 나타낸 파형으로 펄스생성기(24)로 입력하는 것으로 한다. 이 때, 펄스생성기(24)는, 초기상태로서 제어신호(S)를 하이로 하는 것으로 한다. 기준신호(Fr)의 최초 라이징(rising)에지를 검출하면 펄스를 출력하고, 그 후에는, 제어신호(S)를 하이의 상태로 유지하는 동작을 행한다.
이 때, 도19에 나타낸 제2구성 예의 위상주파수 비교기(11)는, 도5에 나타낸 것과같은 동작을 행한다. 즉, 위상주파수 비교기(11)에는, 비교대상이 되는 신호로서, 기준신호(Fr)와 출력신호(Fo)가 입력된다. 이 때, 기준신호(Fr)의 첫 번째 클록인 라이징(rising)에지와 출력신호(Fo)의 첫 번째 클록인 라이징(rising)에지가 위상비교대상이 되는데, 제어신호(S)를 입력하는 것에 의해, 제어신호(S)가 펄스를 출력하면, 위상주파수 비교기(11)의 위상비교동작이 한번 리세트된다. 이 때, 제어신호(S)의 펄스를 받은 후의 기준신호(Fr) 및 출력신호(Fo)의 최초 라이징(rising)에지를 위상비교한다.
또한, 도1에 나타낸 지연동기루프(DL)1에 있어서, 초기상태에서, 출력신호(Fo)의 첫 번째 클록인 라이징(rising)에지는, 반드시 기준신호(Fr)의 라이징(rising)에지보다 느린 타이밍으로 출력되므로, 도5에 나타낸 타이밍으로 제어신호(S)가 출력되면, 위상비교동작은 반드시 리세트되어, 기준신호(Fr)의 두 번째 클록과 출력신호(Fo)의 첫 번째 클록을 위상비교하는 동작을 행한다.
지연동기루프(DL)1의 루프 외에, 상기한 바와 같은 동작을 행하는 제어회로(CNT)2를 가지는 것으로, 정상위상오차를 발생시키는 일없이, 지연동기루프의 고조파(高調波) 잠금을 회피하는 것이 가능해진다.
도16은, 도1에 나타낸 지연동기루프(1)의 제2구성 예를 나타내고 있다. 도15에 나타낸 제1구성 예와의 차이는, 프리차지(precharge)(15)(PC)가 갖추어진 것이다. 프리차지(15)는, 제어신호(S)를 입력하여 루프필터(13)에 신호를 출력하고 있다. 프리차지(15)에 의해 루프필터(13)를 프리차지 하는 것으로, 지연동기루프(1) 에 있어서의 동작초기상태에서의 루프필터(13)의 출력신호수준을 높여 잠금 시간을 단축하는 것이 가능해진다. 도16에 나타낸 제2구성 예의 지연동기루프에 도3에 나타낸 제어신호(S)가 입력되었을 때의 동작을 이하에 설명한다.
제어신호(S)가 로인 경우, 프리차지(15)는 루프필터(13)에 전하를 계속 충전한다. 이 때, 루프필터(13)의 출력신호수준은 높아지며, 만일, 제어신호(S)가 로인 시간이 충분히 길면, 루프필터(13)의 출력신호수준은 전원전압까지 상승한다. 제어신호(S)가 로에서 하이로 변화하면, 프리차지(15)는 전하의 충전을 하지 않게 된다.
이러한 동작을 행하는 것으로, 도16에 나타낸 제2구성 예의 지연동기루프는, 잠금 시간을 단축하는 것이 가능하다.
(실시형태2)
도7에, 본 발명의 실시형태2에 관한 지연동기회로의 구성을 나타낸다.
본 실시형태2의 지연동기회로는, 예를 들어, 지연동기루프(DL)1와 제어회로(CNT)2등으로 구성되어있다.
지연동기루프(DL)1은, 기준신호(Fr)와 제어신호(S)를 입력하여 출력신호(Fo)를 출력한다. 제어신호(2)는, 기준신호(Fr)와 출력신호(Fo)를 입력하여 제어신호(S)를 출력한다.
도7에 나타낸 지연동기루프(1)는, 상기 실시형태1에서 설명한 도15, 도16, 도17에 기재된 지연동기루프를 적용할 수가 있다. 도17에 기재된 에지콤바이너 지연동기루프를 본 실시형태에 적용하는 경우는, 귀환신호(Fb)를 제어회로2에 출력하 는 것으로 적용할 수 있다.
도9에, 도7에 나타낸 제어회로2의 하나의 구성 예를 나타낸다.
도9에 나타낸 제어회로2는, 배타적 논리화회로(EXOR)2a와 카운터(COUNT)(23)을 구비하여 구성되며, 배타적 논리화회로(2a)는, 기준신호(Fr)와 출력신호(Fo)를 입력하여, 배타적 논리화신호(EXO)를 카운터23에 입력하고, 카운터23은, 배타적 논리화신호(EXO)의 라이징(rising)에지를 미리 설정된 카운트 수만큼 기준신호(Fr)를 카운트하여, 소정의 카운트수가 될 때까지는 제어신호(S)로서 로를 출력하고, 소정의 카운트수에 도달하면 제어신호(S)로서 하이를 출력한다.
도10에, 도9에 나타낸 제어회로2를 적용한 도7에 나타낸 지연동기회로의 동작 예를 나타낸다. 도10에 나타낸 동작 예에서는, 제어회로2는 배타적 논리화신호(EXO)의 폴링(falling)에지를 3회 카운트하여 제어신호(S)의 극성을 바꾸는 때의 동작 예이다.
기준신호(Fr)와 출력신호(Fo)는 도10에 나타낸 것과 같은 파형인 것으로 한다. 이 양신호가 배타적 논리화회로(EXOR)2a에 입력하면, 도10에 나타낸 것과 같은 배타적 논리화신호(EXO)를 출력한다.
카운터23은 초기상태로 제어신호(S)로서 로를 출력하도록 설정되어 있어며, 기준신호(Fr)의 폴링(falling)에지를 검출하고 카운트 수를 세어서, 카운트 수가 3이 될 때까지는 제어신호(S)로서 로를 출력하고, 카운트수가 3이 되면, 제어신호(S)로서 하이를 출력한다. 카운터23은, 제어신호(S)로서 한번 하이를 출력하는 동작에 들어가면, 같은 상태를 유지한다.
지연동기루프(1)의 루프 외에, 상기와 같은 동작을 행하는 제어회로2를 갖는 것으로, 정상위상오차를 발생시키는 일 없이, 지연동기루프의 고조파 잠금을 회피하는 것이 가능해 진다.
(실시형태3)
도8에, 본 발명의 실시형태3에 관한 지연동기회로의 구성 예를 나타낸다. 본 실시형태3은 상기 실시형태2의 변형 예이다.
본 실시형태3에 관한 지연동기회로는, 예를 들어, 지연동기루프(DL)1과 제어회로(CNT)2등으로 구성된다.
지연동기루프(DL)1는, 기준신호(Fr)와 제어신호(S)를 입력하여 귀환신호(Fb)와 출력신호(Fo)를 출력한다. 제어회로2는 기준신호(Fr)와 귀환신호(Fb)를 입력하여 제어신호(S)를 출력한다.
도17에, 도8에 기재된 지연동기루프(1)의 구성 예를 나타낸다.
도17에 나타낸 지연동기루프(1)은, 위상주파수비교기(PFD)11, 충전펌프(CP)12, 루프필터(LF)13, 전압제어지연선(VCDL)14, 프리차지(PC)(15), 에지콤바이너(EC)(16)으로 구성된다.
위상주파수비교기(11)는, 기준신호(Fr)와 귀환신호(Fb)와 제어신호(S)를 입력하여, 기준신호(Fr)와 귀환신호(Fb)의 비교신호를 충전펌프(12)에 출력한다. 충전펌프(12)는, 비교신호에 따른 펄스신호를 루프필터(13)에 출력한다. 루프필터(13)는, 펄스신호를 아날로그신호로 변환하여 전압제어지연선(14)에 출력한다. 전압제어지연선(14)은, 기준신호와 아날로그신호를 입력하여, 아날로그신호로 제어 된 지연시간만큼 기준신호의 위상을 지연한 각 위상신호를 출력한다.
도17에서는 4종류의 위상 신호를 출력하고 있다. 기준신호에 대하여 가장 위상이 지연된 신호를 귀환신호(Fb)로서 위상주파수 비교기(11)에 입력하고 있다. 한편, 전압제어지연선(14)의 각 위상의 출력신호는, 에지콤바이너(16)(EC)에 입력한다. 에지콤바이너는, 위상이 다른 각 신호를 채워 맞추어 기준신호(Fr)의 정수배의 주파수를 가지는 출력신호(Fo)를 생성한다.
도8에 나타낸 제어회로2는, 상기의 도9에 나타낸 제어회로를 적용할 수 있다. 본 실시형태3의 동작의 상세(詳細)는, 상기 실시형태1 및 실시형태2와 마찬가지이므로 생략한다.
본 실시형태3에 의하여, 상기 실시형태1 및 실시형태2와 같은 효과를 얻을 수가 있다.
(실시형태4)
도11에, 본 발명의 실시형태4에 관한 지연동기회로의 구성을 나타낸다.
본 실시형태4에 관한 지연동기회로는, 예를 들어, 지연동기루프(DL)1와 제어회로(CNT)2등으로 구성된다.
지연동기루프(DL)1은, 기준신호(Fr)와 제어신호(S)와 대기신호(ST)를 입력하여 출력신호(Fo)를 출력한다. 제어회로2는, 기준신호(Fr)와 귀환신호(Fb)와 대기신호(ST)를 입력하여 제어신호(S)를 출력한다.
대기신호(ST)는, 지연동기루프(1)의 동작상태를 규정하는 신호로서, 예를 들어, 대기신호(ST)가 하이인 경우에 지연동기루프(1)는 통상 동작을 행하며, 로인 경우에 대기동작이 되는 것으로 한다.
도12에, 도11에 나타낸 제어회로2의 구성 예를 나타낸다. 또, 도14에, 도12에 나타낸 지연회로(21)의 구성을 나타낸다.
도12에 나타낸 제어회로2는, 지연회로(DELAY)(21)와 트리밍부(TRIM)(22)를 구비하여 구성되며, 대기신호(ST)와 트리밍신호(T)를 입력하고 있는 지연회로(21)은, 트리밍신호(T)로 설정된 지연시간만큼 대기신호(ST)를 지연한 신호를 제어신호(S)로서 출력한다.
도13에, 도12에 나타낸 제어회로2를 이용한, 도11에 나타낸 지연동기회로의 동작 예를 나타낸다.
대기신호(ST)가 로인 경우, 기준신호(Fr)는 클록신호가 아닌, 일정(一定)신호가 된다. 대기신호(ST)가 하이가 되면 기준신호가 클록신호가 되어 지연동기루프(1)에 입력된다. 또, 대기신호(ST)는 제어회로2에도 입력되어, 제어회로에 있어서, 대기신호(ST)의 라이징(rising)에지가, 기준신호(Fr)의 최초 폴링(falling)에지와 2번째의 라이징(rising)에지의 사이에 오도록 지연시켜, 제어신호(S)로서 지연동기루프에 출력한다. 이 지연시간이 트리밍신호(T)로 제어된다. 제어신호(S)가 입력된 지연동기루프(1)는, 도13에 나타낸 것과 같이 정상동작이 가능해 진다.
(실시형태5)
본 발명의 실시형태5에 관한 반도체 집적회로장치는, 상기 실시형태1~4에 관한 지연동기회로를 반도체 집적회로장치에 적용한 것이다.
도25에, 본 발명의 실시형태5에 관한 반도체 집적회로장치(LSI)의 구성을 나 타낸다.
본 실시형태5에 관한 반도체 집적회로(LSI)(6)은, 예를 들어, 논리회로(LOGIC)(61)과 지연동기회로(DLL)(10)등으로 구성된다.
반도체 집적회로장치(6)에 외부 부착된 발진자(5)로부터 기준신호(Fr)가 지연동기회로(10)에 입력된다. 지연동기회로(10)는, 상기 실시형태1~5에 기재된 지연동기회로이며, 기준신호(Fr)에 동기한 출력신호(Fo)를 생성하고, 논리회로(61)에 출력한다. 논리회로(61)은 데이터 연산처리를 행하는 회로이며, 지연동기회로(10)에 의해 생성된 출력신호(Fo)를 동작클록으로 해서 동작한다.
본 발명의 전제로서 검토한 도20, 도21에 기재된 지연동기회로를 이용하면, 지연동기회로로 발생한 정상위상오차는 출력신호(Fo)에게는 지터(jitter)가 되어 논리회로(61)의 동작 마진(margin)을 좁혀버린다.
또, 근년의 반도체 집적회로의 고속화에 의해 논리회로(61)의 동작속도를 결정하는 지연동기회로의 출력신호(Fo)가 고속화함에 따라 당해 지연동기회로에서 발생한 정상위상오차가 논리회로(61)의 동작불량을 일으키는 원인이 되기도 한다.
또한, 당해 지연동기회로에, 에지콤바이너형 지연동기회로를 이용하여 기준신호(Fr)의 체배주파수를 갖는 출력신호(Fo)를 생성해서 논리회로(61)를 고속 동작시키는 반도체 집적회로장치에 있어서는, 당해 지연동기회로의 정상위상오차가 원인으로 출력신호(Fo)가 소정의 주파수로 되지 않아, 논리회로(61)가 동작할 수 없는 좋지 않은 상태가 발생할 우려가 있다.
그래서, 도25에 나타낸 것과 같이, 상기 실시형태1~4에 의한 지연동기회 로(10)을 이용하는 것으로, 정상위상오차를 발생하는 일없이 출력신호(Fo)를 생성할 수 있으므로, 논리회로(61)의 동작불량을 일으키는 일없이 반도체 집적회로장치(6)를 정상 작동시킬 수 있게 된다.
다음으로, 본 실시형태5에 관한 반도체 집적회로장치의 응용예로서, 상기 실시형태1~4에 관한 지연동기회로를, 송수신장치로 시스템 온 칩에 적용한 예를 설명한다.
도26에, 상기 실시형태1~4에 관한 지연동기회로를 이용한 USB트랜시버의 구성을 나타낸다.
본 실시형태5에 관한 반도체 집적회로장치(LSI)6는, 예를 들어, USB트랜시버의 물리층(PHY)이며, 아날로그 프론트 에지(AFE)31와, 인코더(ENC)32와, 디시리얼라이저(DES)33와, 클록 데이터 리커버리(CDR)34,35와, 멀티플렉서(MUX)36와, 디코더(DEC)37와, 시리얼라이저(SER)38 등으로 이루어진 논리회로(LOGIC)61와, 지연동기회로(DLL)10 등을 구비하여 이루어지며, 링크 층(LINK)4로부터 출력된 송신신호(TX)는 당해 디시리얼라이저(33)에 의해 병렬신호로부터 시리얼신호로 변환되어 인코더(32)에 의한 신호처리를 행하고, 아날로그 프론트 에지(31)을 통하여 USB케이블로부터 출력된다. 출력 시에, USB트랜시버의 모드에 의해 하이 스피드 모드(HS), 풀 스피드 모드(FS)의 2계통의 경로가 선택된다. 한편, USB케이블로부터 송신한 신호는 아날로그 프론트 에지(31)를 통하여 하이 스피드모드(HS)의 경우 클록 데이터 리커버리(34), 풀 스피드 모드(FS)의 경우 클록 데이터 리커버리(35)에 데이터가 출력된다. 각 클록 데이터 리커버리(34,35)는 발진자(5)의 출력신호(Fr) 를 받아서 신호를 생성하는 지연동기회로(DLL)(10)의 출력신호를 클록으로서 받아서 데이터와 클록을 동기시켜, 멀티플렉서(36)에 신호를 출력한다. 멀티플렉서(36)은 디코더(37)에 선택한 신호를 출력하고, 디코더(37)는 신호처리를 하여 시리얼라이저(38)에 신호를 출력한다. 시리얼라이저(38)은 시리얼데이터를 병렬데이터에 변환해서 링크 층(4)에 출력한다.
이 반도체 집적회로장치(USB물리층)(6)에 있어서, 클록 데이터 리커버리의 클록을 생성하는 지연동기회로는, 상기 실시형태1~4에 기재된 지연동기회로가 가장 적합하다.
도27에, 상기 실시형태1~4에 관한 지연동기회로를 이용한 DVD드라이브용LSI의 구조를 나타낸다.
본 실시형태5에 관한 반도체 집적회로장치(LSI)6는, 예를 들어, DVD드라이브용LSI로 되어, 기록 재생부의 논리회로(LOGIC)61와, 송수신부(ATAPI)62를 구비하여 구성되며, 호스트(HOST)9로부터 출력된 송신신호(TX)는 송수신부(62)를 통해서 논리회로(61)내의 논리회로(611)에 입력된다. 논리회로(611)에 의해 신호처리된 송신신호는 픽업(Pick-up)(8)을 통하여 메디어(7)에 기입된다. 여기서, 논리회로(611)은 지연동기회로(10)가 생성하는 클록을 동작클록으로서 동작한다. 이 지연동기회로(10)는 발진자(5)의 출력신호(Fr)를 입력해서 소정의 신호를 생성하는 동작을 행하며, 상기 실시형태1~4에 기재된 지연동기회로가 가장 알맞다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시형태에 근거하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 일탈 하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
상기 각 실시형태에 의하면, (1)지연동기루프의 오작동을 회피할 수 있다. (2)기준신호(Fr)가, 위상비교기와 지연선에 같은 타이밍으로 입력된다, 또는 (3)정상위상오차가 발생 않고서 소정의 출력신호를 얻을 수 있다는 효과를 달성하게 된다.
또한, 본 발명의 상기 각 실시형태는, 반도체장치, 전자기기 등의 제조업에 적용하여 유효하다.
본 발명에 의하면, 지연동기루프의 오작동을 회피하는 것이 가능하다.

Claims (20)

  1. 위상(位相)비교기와, 상기 위상비교기의 출력에 근거하여 기준신호를 전달하는 지연시간을 변화시켜, 지연된 기준신호를 출력신호로서 출력함과 동시에, 상기 출력신호를 귀환신호로서 상기 위상비교기에 전달하는 지연선(遲延線)을 구비하여 구성되며, 상기 위상비교기에는, 상기 기준신호와, 상기 지연선으로부터의 상기 귀환(歸還)신호와, 상기 위상비교기가 행하는 상기 기준신호와 상기 귀환신호와의 위상비교동작의 개시타이밍을 제어하는 제어신호를 입력하도록 구성되고, 상기 지연선에 상기 기준신호를 입력하는 타이밍과 상기 위상비교기에 상기 기준신호를 입력하는 타이밍이 대략 같은 것을 특징으로 하는 지연동기회로(遲延同期回路).
  2. 제1항에 있어서,
    상기 제어회로는, 상기 기준신호를 입력하여 상기 제어신호를 출력하는 회로인 것을 특징으로 하는 지연동기회로.
  3. 제2항에 있어서,
    상기 제어회로는, 카운터를 구비하여 구성되며, 상기 카운터에 의하여 상기 기준신호의 에지를 카운트하여, 상기 카운터의 카운트수가 설정치에 도달할 때까지는 상기 제어신호로서 상기 위상비교기가 동작 않는 설정신호를 출력하고, 상기 카운터의 카운트수가 상기 설정치에 도달한 후, 상기 제어신호로서 상기 위상비교기 가 동작하는 설정신호를 출력하는 것을 특징으로 하는 지연동기회로.
  4. 제2항에 있어서,
    상기 제어회로는 펄스발생기를 구비하여 구성되며, 상기 기준신호의 최초 라이징에지(rising edge)를 검지(檢知)하면, 상기 펄스발생기에 의하여 펄스를 발생하여 상기 제어신호로서 상기 펄스를 출력하고, 상기 펄스에 의하여 상기 위상비교기의 동작이 리세트(reset)되며, 그 이후는 상기 제어신호로서 상기 위상비교기가 동작하는 설정신호를 출력하는 것을 특징으로 하는 동기지연회로.
  5. 제2항에 있어서,
    상기 제어회로는, 또한, 상기 귀환신호를 입력하고 있는 것을 특징으로 하는 지연동기 회로.
  6. 지연동기루프와, 상기 지연동기루프의 동작을 제어하는 제어신호를 출력하는 제어회로를 구비하여 구성되며, 상기 동기루프는, 기준신호와 상기 제어신호를 입력하여 출력신호를 출력하며, 상기 제어회로는, 상기 기준신호를 입력하여 상기 제어신호를 출력하는 회로인 것을 특징으로 하는 지연동기회로.
  7. 제6항에 있어서,
    상기 제어회로는, 카운터를 구비하여 구성되며, 상기 카운터에 의하여 상기 기준신호의 에지를 카운트하며, 상기 카운터의 카운트수가 설정치에 도달할 때까지는 상기 제어신호로서 상기 지연동기루프가 동작 않는 설정신호를 출력하고, 상기 카운터의 카운트수가 상기 설정 치에 도달한 후, 상기 설정신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 지연동기회로.
  8. 제6항에 있어서,
    상기 제어회로는, 펄스발생기를 구비하여 구성되며, 상기 기준신호의 최초 라이징에지를 검지하면, 상기 펄스발생기에 의해 펄스를 생성하여 상기 제어신호로서 상기 펄스를 출력하고, 상기 펄스에 의하여 상기 지연동기루프의 동작이 리세트 되며, 그 이후는 상기 제어신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 지연동기회로.
  9. 제6항에 있어서,
    상기 제어회로는, 또한, 상기 출력신호를 입력하고 있는 것을 특징으로 하는 지연동기회로.
  10. 제6항에 있어서,
    상기 지연동기루프는, 또한, 귀환신호를 출력하여, 상기 귀환신호가 상기 제어회로에 입력하고 있는 것을 특징으로 하는 지연동기회로.
  11. 제9항에 있어서,
    상기 제어회로는, 배타적 논리화회로(排他的 論理和回路)와 카운터를 구비하여 구성되며, 상기 배타적 논리화회로는, 상기 기준신호와 상기 출력신호를 입력해, 상기 배타적 논리화회로의 출력을 상기 카운터에 입력하고, 상기 카운터에 의해 상기 배타적 논리화회로의 출력을 카운트하여, 상기 카운터의 카운트수가 설정 치에 도달할 때까지는 상기 제어신호로서 상기 지연동기루프가 동작 않는 설정신호를 출력하며, 상기 카운터의 카운트수가 상기 설정 치에 도달한 후, 상기 제어신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 지연동기회로.
  12. 제10항에 있어서,
    상기 제어회로는, 배타적 논리화회로와 카운터를 구비하여 구성되며, 상기 배타적 논리화회로는, 상기 기준신호와 상기 귀환신호를 입력하여, 상기 배타적 논리화회로의 출력을 상기 카운터에 입력하고, 상기 카운터에 의해 상기 배타적 논리화회로의 출력을 카운트하여, 상기 카운터의 카운트수가 설정치에 도달할 때까지는 상기 제어신호로서 상기 지연동기루프가 동작 않는 설정신호를 출력하고, 상기 카운터의 카운트수가 상기 설정치에 도달한 후, 상기 제어신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 동기지연회로.
  13. 제6항에 있어서,
    상기 지연동기루프는, 또한, 대기(stand by)신호를 입력하며, 상기 제어회로는, 또한, 상기 대기신호를 입력하고 있는 것을 특징으로 하고 있는 지연동기회로.
  14. 제13항에 있어서,
    상기 제어회로는, 트리밍레지스터(trimming register)와 지연회로를 구비하여 구성되며, 상기 트리밍레지스터는, 트리밍신호를 상기 지연회로에 출력하고, 상기 지연회로는, 상기 대기신호와 상기 트리밍신호를 입력하여 상기 제어신호를 출력하며, 상기 지연회로는, 상기 대기신호를 상기 트리밍신호로 소정시간 지연시킨 신호를 상기 제어신호로서 출력하는 것을 특징으로 하는 지연동기회로.
  15. 제6항에 있어서,
    상기 지연동기루프는, 위상비교기를 구비하여 구성되며, 상기 기준신호와 상기 출력신호와 상기 제어신호를, 상기 위상비교기에 입력하고, 상기 위상비교기는, 상기 제어신호에 의해, 상기 기준신호와 상기 출력신호의 위상을 비교하는 것을 특징으로 하는 지연동기회로.
  16. 지연동기루프와, 상기 지연동기루프의 동작을 제어하는 제어신호를 출력하는 제어회로를 구비하여 구성하는 지연동기회로와, 상기 지연동기회로의 출력신호를 입력하는 논리회로를 가지며, 상기 지연동기루프는, 기준신호와 상기 제어신호를 입력하여 출력신호를 출력하고, 상기 제어회로는, 상기 기준신호를 입력하여 상기 제어신호를 출력하는 회로인 것을 특징으로 하는 반도체 집적회로장치.
  17. 청구항16에 있어서,
    상기 제어회로는, 카운터를 구비하여 구성되며, 상기 카운터에 의하여 상기 기준신호의 에지를 카운트하고, 상기 카운터의 카운트수가 설정치에 도달할 때까지는 상기 제어신호로서 상기 지연동기루프가 동작 않는 설정신호를 출력하며, 상기 카운터의 카운트수가 상기 설정 치에 도달한 후, 상기 제어신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제16항에 있어서,
    상기 제어회로는, 펄스발생기를 구비하여 구성되며, 상기 기준신호의 최초 라이징에지를 검지하면, 상기 펄스발생기에 의하여 펄스를 생성하여 상기 제어신호로서 상기 펄스를 출력하고, 상기 펄스에 의하여 상기 지연동기루프의 동작이 리세트 되며, 그 이후는 상기 제어신호로서 상기 지연동기루프가 동작하는 설정신호를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제16항에 있어서,
    상기 제어회로는, 또한, 상기 출력신호를 입력하고 있는 것을 특징으로 하고 있는 반도체 집적회로장치.
  20. 청구항16에 있어서,
    상기 지연동기루프는, 또한, 귀환신호를 출력하여, 상기 귀환신호가 상기 제어회로에 입력하고 있는 것을 특징으로 하는 반도체 집적회로장치.
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