CN113381753B - 用于延迟锁相环的启动电路 - Google Patents

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Abstract

本发明涉及微电子技术领域，针对DLL的谐波锁定问题，本发明旨在提出一种适用于模拟DLL的启动电路结构，在DLL中加入本发明提出的启动电路可以防止DLL发生谐波锁定，使DLL能够快速进入正确的锁定状态。为此，本发明采取的技术方案是，用于延迟锁相环的启动电路，包括DLL主体电路和DLL启动电路；DLL主体电路包括鉴频鉴相器PFD、电荷泵CP(Charge Pump)、低通滤波器LPF(Low Pass Filter)以及压控延时链VCDL；VCDL是由多个延时可调的延时单元级联构成的，所有延时单元的延时控制端和低通滤波器的输出端Vctrl相连，VCDL的输入。本发明主要应用于模拟DLL设计制造场合。

Description

用于延迟锁相环的启动电路
技术领域
本发明涉及微电子技术领域，具体涉及一种延迟锁相环电路及其启动电路。
背景技术
同步超大规模集成电路(Very Large Scale Integration,VLSI)的发展对***内各模块间的时钟校准提出了更高的要求。随着时钟信号频率的增加，如果时钟信号的抖动和偏移保持不变，那么时钟的总相位误差就会增加。增加的相位误差会严重影响同步***的工作，包括建立保持时间、数据的读取时间以及内部控制信号的精度。为了减小时钟的偏移，可以使用简单的固定延时电路，但是这种电路对于不同的工艺、电压和温度(Process、Voltage、Temperature,PVT)条件所延时的时间是不同的，而且***时钟频率的变化也会导致延时发生变化。为了消除PVT和时钟频率对延时的影响，常使用延迟锁相环(DelayLocked Loop,DLL)来产生固定延时的时钟。
和一般的锁相环(Phase-Locked Loop,PLL)不同，DLL存在着谐波锁定的问题。当DLL开始工作时，只有鉴频鉴相器(Phase-Frequency Detector,PFD)两个输入信号的相位差在(-π,π)时，DLL才能正常锁定，即正常锁定时DLL的压控延迟线(Voltage ControlledDelay Chain,VCDL)恰好延时一个输入参考时钟周期。当DLL启动时，如果PFD的两个输入信号相位差超出了(-π,π)，那么DLL进入锁定状态后，VCDL的延时就是参考时钟周期的n(n>1)倍。这种现象就说明DLL发生了谐波锁定。当DLL发生谐波锁定时，VCDL的延时不再为参考时钟信号的一个周期，这就会导致***中各模块不能正常工作，从而使***失灵，所以要采取措施防止DLL发生谐波锁定。现有技术中，一种方法是利用指数数字模拟转换器(Digital-to-Analog Converters,DAC)和低压差线性稳压器(Low Dropout Regulator,LDO)来设计DLL的启动电路，这种电路的优点是防止谐波锁定的范围较大，但是启动电路中用到了DAC、LDO等模块，设计较为复杂。还有一种方法是利用D触发器、与非门和非门设计了一种结构简单的DLL启动电路，但是DLL从启动到正确锁定的时间较长。
发明内容
为克服现有技术的不足，针对DLL的谐波锁定问题，本发明旨在提出一种适用于模拟DLL的启动电路结构。在DLL中加入本发明提出的启动电路可以防止DLL发生谐波锁定，使DLL能够快速进入正确的锁定状态。为此，本发明采取的技术方案是，用于延迟锁相环的启动电路，包括DLL主体电路和DLL启动电路；DLL主体电路包括鉴频鉴相器PFD、电荷泵CP(Charge Pump)、低通滤波器LPF(Low Pass Filter)以及压控延时链VCDL；VCDL是由多个延时可调的延时单元级联构成的，所有延时单元的延时控制端和低通滤波器的输出端Vctrl相连，VCDL的输入，即第一个延时单元的输入，为参考时钟信号clk_ref，最后一个延时单元的输出clk_vcdl连接到PFD的一个输入端，PFD的另一个输入端也为参考时钟信号clk_ref，PFD的两个输出端up和dn分别和电荷泵对应的输入端up和dn相连接；电荷泵的输出信号进入到二阶低通滤波器中，并与电容C2的上级板连接；二阶低通滤波器由电阻RP、电容CP以及电容C2构成，其中RP与CP串联，RP的输入端为Vctrl，输出端和CP的上级板连接，CP的下级板接地，C2并联在RP和CP的两端，即C2的上级板为Vctrl，下级板接地；低通滤波器的输出电压Vctrl和VCDL中延时单元的延时控制端相连接；
DLL启动电路一部分放置在PFD前，另一部分放置在VCDL前，放置在PFD前部分的结构如下：参考时钟信号clk_ref和2选1数据选择器MUX(Multiplexer)的0输入端相连，MUX的1输入端和MUX的选择输入端S连接并接地，MUX的输出经过一个反相器后和二输入与非门的一个输入端相连，对于两个级联的D触发器，两个D触发器的复位端Rst都与复位信号reset相连，第一级D触发器的D输入端接高电平，Q输出端作为第二级D触发器的D输入端，第二级D触发器的输出作为与非门的另一个输入，与非门的输出经过一个反相器后从IN1端进入PFD，VCDL的输出clk_vcdl和reset输入到另一个二输入与非门中，该与非门的输出一方面和两个D触发器的Clk端相连，一方面经过一个反相器后与PFD的IN2端相连；
放置在VCDL前面部分的结构如下，p沟道金属氧化物半导体PMOS(PositiveChannel Metal Oxide Semiconductor)晶体管的源极与电源连接，漏极与Vctrl连接，栅极信号为reset，同时，reset也是2选1MUX1的输入选择信号，MUX1的0输入端接地，1输入端接clk_ref，MUX1的输出经过一个反相器后从clkin进入VCDL。
启动电路的时序：开始时复位信号reset为低电平，第一级D触发器和第二级D触发器的Q输出端都被复位成低电平，两个与非门关闭，参考时钟clk_ref和压控延迟线的输出信号clk_vcdl无法通过与非门进入到PFD中；同时，放置在VCDL前部分的PMOS开关打开，低通滤波器被充电至电源电压，低电平的reset使得2选1MUX1选通0输入端，即MUX1后的反相器将高电平输入到VCDL中，reset变为高电平后，PMOS开关关闭，高电平的reset使得MUX1选通1输入端，那么clk_ref就能够输入到VCDL中，同时第一级D触发器和第二级D触发器停止复位，clk_vcdl通过与非门进入PFD，当clk_vcdl的两个下降沿通过与非门后，第二级D触发器使得rsto信号变为高电平，那么clk_ref通过与非门进入PFD，由于clk_vcdl比clk_ref先进入PFD，所以PFD的输出dn信号比up先变高，DLL为了让信号ro和vo的上升沿对齐，就会让环路滤波器进行放电，逐渐逼近DLL正确锁定时的Vctrl，这就防止了DLL发生谐波锁定。
本发明的特点及有益效果是：
添加了启动电路的DLL可以防止DLL发生谐波锁定，使得DLL能够正确锁定。同时，在复位信号为低电平的过程中，反相器将恒定的高电平接入到VCDL中。这样和一直将时钟信号接入到VCDL中相比，VCDL可以更快得进入工作状态，减少了DLL从启动到锁定的时间。
附图说明：
图1 DLL基本电路结构。
图2 PFD前部分的启动电路原理图。
图3 VCDL前部分的启动电路原理图。
图4启动电路时序图。
图5 DLL完整的结构图。
具体实施方式
本发明的实现方式如下：
(1)第一部分为DLL主体电路的设计。如图1所示，DLL的核心电路包括鉴频鉴相器PFD，电荷泵(Charge Pump,CP)，低通滤波器(Low Pass Filter,LPF)以及压控延时链VCDL四个部分。压控延时链是由多个延时可调的延时单元串联构成的，所有延时单元的延时控制端和低通滤波器的输出端Vctrl相连。VCDL的输入，即第一个延时单元的输入，为参考时钟信号clk_ref，最后一个延时单元的输出clk_vcdl连接到PFD的一个输入端。PFD的另一个输入端也为参考时钟信号clk_ref。PFD的输出端up和dn分别和电荷泵对应的输入端up和dn相连接。电荷泵的输出信号进入到二阶低通滤波器中，并与电容C2的上级板连接。二阶低通滤波器由电阻RP、电容CP以及电容C2构成，其中RP与CP串联，RP的输入端为Vctrl，输出端和CP的上级板连接，CP的下级板接地。C2并联在RP和CP的两端，即C2的上级板为Vctrl，下级板接地。低通滤波器的输出电压Vctrl和VCDL中延时单元的延时控制端相连接。
DLL的基本工作原理是PFD鉴别两个输入信号clk_ref和clk_vcdl的相位差别。当clk_ref的相位超前clk_vcdl时，PFD的输出up先变为高电平，当clk_vcdl的相位超前clk_ref时，PFD的dn先输出高电平，当clk_ref和clk_vcdl同时为高电平时，up和dn都被复位为低电平。对于电荷泵和低通滤波器，当up为高电平，dn为低电平时，电荷泵给低通滤波器充电，滤波器的输出电压Vctrl升高，当up为低电平，dn为高电平时，电荷泵给低通滤波器放电，Vctrl下降。升高的Vctrl能够使压控延迟线的延时减小，降低的Vctrl能够使压控延迟线的延时增大。DLL利用反馈的机制逐渐调整压控延迟线的延迟，当压控延迟线输出信号的上升沿和输入参考时钟的上升沿对齐时，DLL进入锁定状态。
(2)第二部分为DLL启动电路的设计。启动电路的详细原理图如图2和图3所示，一部分启动电路放置在PFD前，另一部分启动电路放置在VCDL前。在图2中，参考时钟信号clk_ref和2选1MUX的0输入端相连。MUX的1输入端和MUX的选择输入端S连接并接地。MUX的输出经过一个反相器后和二输入与非门的一个输入端相连。对于两个级联的D触发器，两个D触发器的复位端Rst都与复位信号reset相连。第一级D触发器的D输入端接高电平，Q输出端作为第二级D触发器的D输入端。第二级D触发器的输出作为与非门的另一个输入。与非门的输出经过一个反相器后从IN1端进入PFD。VCDL的输出clk_vcdl和reset输入到另一个二输入与非门中，该与非门的输出一方面和两个D触发器的Clk端相连，一方面经过一个反相器后与PFD的IN2端相连。图3中，PMOS管的源极与电源连接，漏极与Vctrl连接，栅极信号为reset。同时，reset也是2选1MUX1的输入选择信号。MUX1的0输入端接地，1输入端接clk_ref。MUX1的输出经过一个反相器后从clkin进入VCDL。
图4是启动电路的时序图，开始时复位信号reset为低电平，图2中的D触发器Q输出端被复位成低电平，两个与非门关闭，参考时钟clk_ref和压控延迟线的输出信号clk_vcdl无法通过与非门进入到PFD中。同时，图3中的PMOS开关打开，低通滤波器被充电至电源电压。低电平的reset使得2选1MUX1选通0输入端，即MUX1后的反相器将高电平输入到VCDL中。reset变为高电平后，PMOS开关关闭。高电平的reset使得MUX1选通1输入端，那么clk_ref就能够输入到VCDL中。图2中D触发器停止复位，clk_vcdl可以通过与非门进入PFD。当clk_vcdl的两个下降沿通过与非门后，D触发器使得rsto信号变为高电平，那么clk_ref就可以通过与非门进入PFD。由于clk_vcdl比clk_ref先进入PFD，所以dn信号比up先变高。DLL为了让ro和vo的上升沿对齐，就会让环路滤波器进行放电，逐渐逼近DLL正确锁定时的Vctrl，这就防止了DLL发生谐波锁定。DLL的完整电路结构如图5所示。
下面结合附图和具体实例进一步详细说明本发明。
如图1所示，为避免PFD的不匹配在后级电路上造成纹波，设计PFD时，需要保证up和dn两条支路上的器件保证高度的对称。PFD的输出端up和dn分别与电荷泵的输入端up和dn相连。这样电荷泵就能够根据PFD两个输入信号的相位关系而选择是否给LPF进行充放电。LPF的输出端Vctrl与VCDL中控制延时单元延时的偏置端相连。这样延时单元的延时就能够随着LPF输出电压的变化而变化。当Vctrl升高时，延时单元延时减小，当Vctrl降低时，延时单元延时增大。由于在实际的电路中Vctrl走线较长且对噪声很敏感，所以在设计中要尽量减短Vctrl的长度并做好噪声屏蔽。VCDL中最后一级延时单元的负载与前级负载不同，不同的负载会使延时单元间的输出信号存在较大差别。可以采用增加虚拟负载的设计，即在最后一级延时单元后再增加一个延时单元作为虚拟延时单元，从而减小了延时单元间信号的差别。
启动电路的结构如图2和图3所示，复位信号reset控制着D触发器的复位、与非门的开关、PMOS的通断以及MUX1的选通。两个D触发器采用级联的方式连接，第一级D触发器的输出作为第二级D触发器的输入。第二级D触发器的输出和与非门相连。设计时需要将参考时钟信号clk_ref通过的MUX设置为常开状态，并在MUX后串接一个反相器。反相器的输出clk_rb和与非门的另一个输入端相连。与非门的输出信号clk1经过反相器后从IN1进入PFD。VCDL的输出信号clk_vcdl经过另一个与非门和反相器后连接到PFD的IN2端。clk节点的负载比clk1节点的负载多出两个D触发器，为了保证clk_ref与clk_vcdl进入PFD路径的对称性，clk1处应该添加适当大小的虚拟负载。图3中，clk_ref通过一个MUX1和反相器接入到VCDL。设计时，在图2中的clk_ref路径上添加了MUX和反相器，原因是图3中VCDL的输入时钟路径上存在一个MUX1和一个反相器。这样就可以抵消图3中MUX1和反相器所带来的延时。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种用于延迟锁相环的启动电路，其特征是，包括DLL主体电路和DLL启动电路；DLL主体电路包括鉴频鉴相器PFD、电荷泵CP(Charge Pump)、低通滤波器LPF(Low PassFilter)以及压控延时链VCDL；VCDL是由多个延时可调的延时单元级联构成的，所有延时单元的延时控制端和低通滤波器的输出端Vctrl相连，VCDL的输入，即第一个延时单元的输入，为参考时钟信号clk_ref，最后一个延时单元的输出clk_vcdl连接到PFD的一个输入端，PFD的另一个输入端也为参考时钟信号clk_ref，PFD的两个输出端up和dn分别和电荷泵对应的输入端up和dn相连接；电荷泵的输出信号进入到二阶低通滤波器中，并与电容C2的上级板连接；二阶低通滤波器由电阻RP、电容CP以及电容C2构成，其中RP与CP串联，RP的输入端为Vctrl，输出端和CP的上级板连接，CP的下级板接地，C2并联在RP和CP的两端，即C2的上级板为Vctrl，下级板接地；低通滤波器的输出电压Vctrl和VCDL中延时单元的延时控制端相连接；
DLL启动电路一部分放置在PFD前，另一部分放置在VCDL前，放置在PFD前部分的结构如下：参考时钟信号clk_ref和2选1数据选择器MUX(Multiplexer)的0输入端相连，MUX的1输入端和MUX的选择输入端S连接并接地，MUX的输出经过一个反相器后和二输入与非门的一个输入端相连，对于两个级联的D触发器，两个D触发器的复位端Rst都与复位信号reset相连，第一级D触发器的D输入端接高电平，Q输出端作为第二级D触发器的D输入端，第二级D触发器的输出作为与非门的另一个输入，与非门的输出经过一个反相器后从IN1端进入PFD，VCDL的输出clk_vcdl和reset输入到另一个二输入与非门中，该与非门的输出一方面和两个D触发器的Clk端相连，一方面经过一个反相器后与PFD的IN2端相连；
放置在VCDL前面部分的结构如下，p沟道金属氧化物半导体PMOS(Positive ChannelMetal Oxide Semiconductor)晶体管的源极与电源连接，漏极与Vctrl连接，栅极信号为reset，同时，reset也是2选1MUX1的输入选择信号，MUX1的0输入端接地，1输入端接clk_ref，MUX1的输出经过一个反相器后从clkin进入VCDL。
2.如权利要求1所述的用于延迟锁相环的启动电路，其特征是，启动电路的时序：开始时复位信号reset为低电平，第一级D触发器和第二级D触发器的Q输出端都被复位成低电平，两个与非门关闭，参考时钟clk_ref和压控延迟线的输出信号clk_vcdl无法通过与非门进入到PFD中；同时，放置在VCDL前部分的PMOS开关打开，低通滤波器被充电至电源电压，低电平的reset使得2选1MUX1选通0输入端，即MUX1后的反相器将高电平输入到VCDL中，reset变为高电平后，PMOS开关关闭，高电平的reset使得MUX1选通1输入端，那么clk_ref就能够输入到VCDL中，同时第一级D触发器和第二级D触发器停止复位，clk_vcdl通过与非门进入PFD，当clk_vcdl的两个下降沿通过与非门后，第二级D触发器使得rsto信号变为高电平，那么clk_ref通过与非门进入PFD，由于clk_vcdl比clk_ref先进入PFD，所以PFD的输出dn信号比up先变高，DLL为了让信号ro和vo的上升沿对齐，就会让环路滤波器进行放电，逐渐逼近DLL正确锁定时的Vctrl，这就防止了DLL发生谐波锁定。
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