TWI283446B - High-gain bipolar junction transistor compatible with complementary metal-oxide-semiconductor (CMOS) process and method for fabricating the same - Google Patents

High-gain bipolar junction transistor compatible with complementary metal-oxide-semiconductor (CMOS) process and method for fabricating the same Download PDF

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Description

1283446 九、發明說明： 本申請案主張於2004年12月17號向韓國智慧財產局 提出申請之韓國專利申請案第2004-108013號的優先權， 該專利申請案所揭露之内容系完整結合於本說明書中。 【發明所屬之技術領域】 本揭露案係關於一種雙載子接合電晶體及其製造方 去，且更具體§之，係關於一種舆互補金屬氧化物半導體 φ 製程相容的雙載子接合電晶體及其製造方法。 【先前技術】 在互補金屬氧化物半導體（CMOS)技術中，在同一 晶片上相鄰地製造一 n型通道金屬氧化物半導體場效應電 晶體（MOSFET)以及一 ρ型通道M0SFET。CM〇s技術 已用於各種電路應用領域中，諸如高頻電路以及高頻晶片 上系統（system-on-chip)。η通道MOSFET以及p通道 MOSFET分別稱為NMOS電晶體以及PMOS電晶體。 CMOS元件不提供經組態以用於高頻電路之元件所需 的低雜訊特徵。經組態以用於高頻電路之元件例如包含低 雜汛放大态（LNA) (l〇Wn〇iseampiifler)以及電壓控制振 遭裔（VCO)( voltage control oscillator )。具有頻率響應特 徵以及電流驅動能力之雙載子接合電晶體與cm〇s元件 製造於同-晶片上。高效能雙載子接合電晶體用於高頻電 路，而CMOS元件用於邏輯電路。 雙載子接合電晶體包含三個端子，即基極、射極以及 集極。對於雙載子接合電晶體之製造，執行若干遮罩製程 1283446 18870pif (mask process )以及離子植人製以 有不同深度之三侗牡！板中形成具 隱製陳雙㈣合^體了=== =:製:發展™雙載子接合電晶祕 根據一製程’執行用於形成其内將形成PMOS電晶體 之η畔的離子植入製程以形成一集極 NMOS電晶體之輕微摻_及極（LDD)區域的坤、(开^ 成"'射純域収—雜緩_。㈣用於形 ^ =〇s電晶體之LDD區域的硼離子植人形成一基極區 域。藉由植人祕形成聰〇 S電晶體之源極_以及没極 區域之高度摻雜的n+型雜質，形成—射極接點以及-集極 接點^經由用於形纟PM〇s電晶體之源極區域以及沒極區 域之高度摻雜的p+型雜f的離子植人，形成—基極接點。 一：、、;、而因為使用LDD離子植入以及n牌離子植入之 高推雜水平以分別形祕極區域以及集極區域，所以將發 生大尺度的基極見度调變且降低了爾利電壓（ 讀age)。錄極寬度調變過程中，紐區域與集極區域之 間的空乏區域增大同時基極寬度減小。此大尺产 度調變削弱了雙載子接合電晶體之穩定性。^基^區域 中之極低的摻雜水平，所以難以形成穩定絲極區域。此 外，基極區域中的摻雜水平、其寬度以及集極區域中的換 雜水平對於CMOS製程是固定的。因此，可能盔 喁 足雙載子接合電晶體以及CM0S元件的運作特徵 1283446 18870pif 在另一製程中提議使用一相對較深的n阱，而不是用 於MOS電晶體的阱，以改良高頻運作特徵並降低自—邏 輯電路耦合至高頻電路之雜訊的引入。根據此製程，使用 具有低摻雜水平之深!！阱作為集極區域，且將執行用於形 成其内將形成一 NMOS電晶體之Ρ阱的離子植入製程，以 形成一基極區域。將執行用於形成其内將形成PM0S電晶 體之η阱區域的另一離子植入製程，以形成一集極緩ς 器。用於形成NMOS電晶體之源極/汲極區域之高度摻雜 的^型雜質的離子植入形成一射極區域以及一集極區 域。藉由用於形成PMOS電晶體之源極/汲極區域之高度摻 雜的P+型雜質的離子植入，形成一基極接點。 又^ 然而，因為基極區域是經由用於形成其内將形 NMOS電晶體之“區域的離子植人製程而形成的、喝 基極寬度視NMOS電晶體之？ _程而定。因此，基 域與p _具有相同的深度。NM0S電晶體之ρ 於高效能雙載子接合電晶體所需的基極區广 基極區域所作之量測基極寬度大體較大。因此有^ f基極區域中載流子之轉移時間增加，將難以 二 咼頻電路之高品質運作特徵。 心週。於 另-已知方法經由反摻雜減小CM0S元 度。根據此方法，使用1於形成深續之離子植^^ 用於形成其内將形成‘ 电曰曰體之Ρ狀另料植人製程以在基極區域之下界定 1283446 18870pif 用於形成第二導電類型之金屬氧化物半導體 /汲極區域的離子植入製程，同時在第一導電 阱内形成一射極區域且在第二導電類型之第一阱内 個集極接點。 根據本發明之另一實施例，用於形成一雙载子接合電 晶體之方法包含··在一包含元件隔離層之第一導電類型之 基板中形成-第二導電類型的集極區域；藉由執行一離子 植入製程形成-第―導電類型的基極區域，該離子植入製 程與用於形成用於第二導電類型之金屬氧化物半導體電曰曰 體j第-導電_之_製程分開；以及藉由執行用於ς 成第二導電類型之金屬氧化物半導體電晶體之源極/汲極 區域的離子植人製程，在基極區域中形成_第二導 之射極區域。 ' 根據本發明之另-實施例，一半導體元件包含二 導電類型之第-胖，其用於雙載子接合電晶體之集極[ 域，前述第i形成於—第—導電類型之基板中且被 離層隔離；多個第二導電類型之第二啡，其形成二 導電類型之第i内且充當用於集極區域之缓衝哭.、一 導電類型之-第三胖，其用於形成第—導電類型之^ 氧化物半導體電晶體，前述第三_彡成於安置於第 類型之第^外部的基板中，且藉料件隔離層與第二^ 電類型之弟-味隔離；第-導電類型之_第四#， 形成第二導電類型之-金屬氧化物半導體電晶體，前第 四拼形成於第二導電類型之第__，且藉由元件隔離】 1283446 lB870pif 與第一導電類型之第二阱隔離；第一導電類型之一基極區 域丄其形成於第二導電類型之第一阱内，藉由元件隔離層 與第二導電類型之第二阱隔離且比元件隔離層淺；第二導 電類型之一射極區域，其形成於前述基極區域内；以及第 —導電類型之金屬氧化物半導體電晶體，其形成於第一導 電類型之第四阱上，以及第一導電類型之金屬氧化物半導 體電晶體，其形成於第二導電類型之第三阱上。
【實施方式】 下文將參考所附圖式更詳細地描述本發明之較佳實施 例。本發明可用許多不同形式實施且不應解釋為受本文所 述之實施例限制。 ^在一形成與互補金屬氧化物半導體（CMOS)製程相 各的雙載子接合電晶體的方法中，將一 NpN雙載子接合電 曰曰體用於本發明之實闕。藉域财㈣麵之反向推 雜，亦可使用一 PNP雙載子接合電晶體。 y 圖1A為展示根據本發明之一實施例的NpN雙载子接 合電晶體的俯視圖。圖1B為展示圖1A所示之NpN雙 子接合電晶體沿直線ι_ι所作的剖視圖。 芩考圖1A及圖IB，NpN雙载子接合電晶體1〇包 一用作集極區域謂續n、—用作基極區域之淺？牌15 以及一形成於淺p # 15内之用作射極區域之 :+型雜質區域咖。用作集極區域之心㈣包含充=勺 極、k衝益以降低集極區域之電阻的多個n阱J 3。用作： 區域之淺P _ 15形成為比續13淺。用作集極接點ς多 10 1283446 1887〇pif 度摻雜的n型雜㈣域17CC安置 ，且用作基極接點之多個高度摻雜、 n 13 咖安置於淺心15中 雜的P+型雜質區域 度換=隔離層12將高度摻雜的n型雜質區域咖鱼高 隔離，而:二ΐ! 並非由元件隔離層12 疋稭由配置為彼此分開而得以電性隔籬。 域之淺續15形成為比元件隔離層，極區 ，CM〇S抛中之NM〇s電晶體J二雜2比 區域之渗Π Kit K从柴丨/ t P丨开低。形成基極 夂P阱15的製程與CMOS製程的牌制 CM0S ^ 最佳值度以及取決於離子植入劑量的摻雜水平可具有 用作集極區域之深續η的摻雜水平 / 衝器之η牌13的摻雜水平。因為深續盘、集極緩 ，牌或η _成製程分開形成雜水0=程 了 自邏輯 =本發明之—魏例，為軸具有 :，占，可在用作基極接點之高度摻雜 17BC、高度摻雜的n+型雜質區域17E ^貝區域 之高度摻雜的η型雜質區域17CC上二：及:， ，之另一實施例，可在淺乂 物+型雜質區域17BC與高度摻雜的n+型雜質區== 1283446 18870pif ，間的部分上形成-抗矽化物形成層（ami_siiicide =ati〇nlaye小以防切化物層形成。高度摻 型 雜質區域nBC與高度摻雜的n+型雜f區域17£彼 地隔離。 曰
，考圖2至圖8 ’描述了 —種根據本發明之_實施例 的形成與CMOS製程相容的雙載子接合電日0日體的方法。在 圖^至圖8巾’餐考符號A、B以及C分別表示形成pMOS 電晶體、形成垂直NPN雙載子電晶體以及形成舰〇8電 晶體的區域。根據本發明之一實施例的NpN雙載子接合電 晶體包含兩個基極接點以及兩個集極接點。 、茶考圖2，製備基板1Q1以形成與CMQS冑程相容的 雙，子接合電晶體。例如，基板1G1為自基於Cz()ehralski 的單晶塊狀矽或浮動區（F1〇at z〇ne)切取的晶圓。基板 101可為一包含至少一個以上的磊晶層、一内埋氧化物層 以及一摻雜區域的基板。基板101為第一導電類型（例如 P型）之包含諸如硼之雜質的基板。 隨後，執行元件隔離製程以形成第一至第六元件隔離 層 l〇3a、l〇3bl、103b2、l〇3cl、103c2 以及 103d，其電 性隔離及界定形成元件之區域。前述區域包含雙載子接合 電晶體（BJT)區域、PMOS區域A以及NMOS區域c。 元件隔離製程可使用已知的淺渠溝隔離法。例如，已知的 淺渠溝隔離法藉由蝕刻基板之將形成元件隔離層的預定區 域來形成渠溝，且將絕緣材料填充入渠溝内且隨後對絕緣 材料實施平坦化製程。 12 1283446 18870pif 在本發明之-實施例中，第二轉隔離層職i將 PMOS區域A與BJT區域B彼此電性隔離。第三元件隔離 層103b2將BJT區域B與NM0S區域c彼此電性隔=。 形成於BJT區域B内的第四元件隔離層1〇3cl以及第五元 件隔離層103c2將基極接點自集極接點電性隔離。 然後，選擇性地將第二導電麵雜質植人Β;τ區域B 以及NMOS區域C巾。對其實施熱退火製程卿成一將用 作^集極區域之深η牌105。一離子植入屏蔽遮罩⑽ implantation shielding mask)將 PMOS 區域 A 與第二導電 1型雜質之離子植入屏蔽開。藉由使用範圍自約4xii2⑽ 至=\4xlG13 em—2之磷⑺劑量以及範圍自約_KeV 之=，Γ KeV之離子植入能量，執行用於形成深n胖105 Γ，根據本發明之一實施例，深讀⑽ 區域與集極區域間之接合處具有約ΐχΐ〇ΐ6咖·3的推 於用^^明之―#施例’深η 之此摻雜水平低 水平Ξ因H電Λ體以及NM0S電晶體之味的摻雜 的換雜水平可與 條件下形成^達成斤乂木極區域可在元件運作之最佳 J中將形成NMOS電晶體之p請形 路至3二可改良高頻運作特徵’且可降低自邏輯電 祸合至向頻電路之雜訊。 ㈡ 其後，形成麵電晶體之第—續_^職 1283446 18870pif 電晶體之p阱。第一 n阱107a可在p阱109形成之前形成， 或反之亦然。在PMOS電晶體之第一 η阱107a形成過程 中，在深η阱105中可形成用於集極緩衝器的多個第二η 阱107b。第二η阱107b可用於降低集極區域的電阻。 PMOS電晶體之第一 η阱107a以及用作集極缓衝器之 第二η阱107b經由使用約170 KeV之離子植入能量植入 約2·2><1013 cm 2的第二導電類型雜質來形成。第二導電類 型雜質可為η型雜質，諸如磷（P)。PMOS電晶體之第一 η阱107a形成於基板1〇1之PMOS區域A中。用作集極 緩衝器之第二η阱l〇7b形成於ΒΓΓ區域b中之深11牌105 中。第二η阱l〇7b形成於第二元件隔離層i〇3bi與第四元 件隔離層103cl之間，及形成於第三元件隔離層1〇3b2與 第五元件隔離層l〇3c2之間。根據本發明之一實施例，j吏 用一離子植入屏蔽遮罩以防止n型雜質植ANM〇s區域C 中。 NMOS電晶體之p阱109經由使用約17〇KeV之離子 植入能量植人約2.5xlG13 cm·2之諸如硼⑻的p型雜質 而形成於界定在深η阱1〇5内的1<[]4〇8區域c中。根據 本發明之-實施例，可使用一離子植入屏蔽遮罩屏蔽 PMOS區域Α以及mT區域Β，以防止區域a及β中植 入Ρ型雜質。 夢考圖3，BJT區域Β經受ρ型雜質的選擇性離子植 入，以形成-用料極區域的淺p阱m。丽區域A 以及NMOS區域C被第一離子植入屏蔽遮罩⑽遮罩，其 14 128J446 1887〇pif 用於=P型雜質植入其中。 可IU使實施例:第-離子植入屏蔽遮罩110 程藉由使用約20^;,用於軸淺㈣111之離子植入製 2x1013咖2至約=2約30 Kev的植入能量，將約 此離子植人製_植人深續⑽中。經由 1χ 1 〇18 cm·3之^^牌111具有一約250 nm之深度以及約 之離子植入製程成淺…u 開執行，所以淺。味111之摻:【:： 形成製程的ii ?展現細植’㈣受CM°S製程之胖 NM〇;=:ct圖p二::二示，實施CM〇S製程以在 在二AT第 弟牌107a上形成PMOS電晶體 137。在本發明之一實施例中，用於形成nm〇s電晶體⑵ 之源極級極區域123S/D的第—離子植人製程i2i導致同 時形成射極區域123E以及集極接點123CC。用於形成 PMOS電晶體137之源極/没極區域135S/D的第二離子植 入製程133導致形成基極接點135BC。為降低通道效應， NMOS電晶體125可具有一對輕微摻雜的汲極區域（LDD) 117，且PMOS電晶體137亦可具有一對LDD區域127。 如圖4所示，形成一閘極氧化物層112。閘極氧化物 層112可為一熱氧化物層，其可經由熱氧化物製程獲得。 隨後，一用於閘電極中的層形成於閘極氧化物層112上， 15 1283446 18870pif 且經圖案化以分別在NMOS區域C以及PMOS區域A中 形成NMOS電晶體之閘電極Π3Ν (NMOS閘電極）以及 PMOS電晶體之閘電極ii3P (PMOS閘電極）。NMOS閘 電極113N以及PMOS間電極113P例如包含多晶發、多晶 矽化物、矽化物以及其組合。 然後，形成一用於LDD區域中之曝露NMOS區域C 之第二離子植入屏蔽遮罩115。隨後，植入一輕微摻雜的n 型雜質，以在安置於NMOS閘電極113N之兩個橫向侧面 之下的P阱109中形成NM0S電晶體125之LDD區域 117。在本發明之—實闕巾，第二離子植人屏蔽遮罩ιΐ5 可曝露第二續l〇7b以及其巾將形成射極的區域。 蒼考圖5，一對閘極間隔器（gate spacer) 118形成於 NMOS閘電㈣3N的侧壁上，且形成一用於獲得源極級 極區域123S/D、射極區域123E以及集極接點123CC的第 三離子植人屏蔽遮罩119。第三離子植人屏蔽遮罩119遮 ，m〇S區域A以及一其中將形成基極接點的區域。即， t三f子ΐ人屏蔽遮罩119曝SNMC)S區域C、用作集極 緩衝器之第二n _嶋以及其巾將形成射極的淺p畔⑴ 分V經由第一離子植入製程12卜植入高濃度的η型 :貝以幵ν成NMOS電晶體之源極/汲極區域123S/D、射極 =J23E以及集極接點12耽。nm〇s電晶體之源極/没 極區域U3S/D形成於安置在閘極間隔器、ιΐ8之橫向側面 拼J0:的部分中。在本發明之-實施例中，射極 形成於為—基極區域之淺P陕111的中心處。 16 1283446 18870pif 1集〇=^點123CC個別地形成於用作集極缓衝器的第二續 藉由使用諸如珅（AS)之高度推雜白勺Μ型雜質，处人 使用範圍自約40 KeV至約5〇 Keν的植入能量，來執= ^ NMOS電晶體125之第—離子植入製程i2i。高度換雜 的= 型雜質之劑量範岐自約5x1q15咖_2至約㈣〇15 cm。第一離子植入製程121的結果是，觀⑽ =射極區域咖、集極接點123CC以及源極/汲極區域 123S/D之摻雜水平範圍在約lxl020 cm_3至約lxl(Pcm-3。 i考圖6开>成用於ldd區域中之第四離子植入屏蔽 遮罩129。第四離子植入屏蔽遮罩129曝露pM〇s區域A 且遮罩ΒΓΓ區域b以及NM〇s區域c。隨後植入低濃度 的P型雜質，以在安置於PM〇s閘電極113p之兩個橫向 側面之下的第一 ！！阱107a中形成pM〇s電晶體之乙〇1)區 域對127。第四離子植入屏蔽遮罩129可進一步曝露其中 將形成基極接點的區域。 芩考圖7 ’ 一對閘極間隔器130形成於PMOS閘電極 113P之兩側壁上。隨後，形成用於pM〇s電晶體137之源 極Λ及極區域135S/D以及基極接點i35Bc的第五離子植入 屏蔽遮罩131。第五離子植入屏蔽遮罩13ι曝露pM〇s區 域Α以及其中形成基極接點i35BC之淺ρ阱lu之部分。 第五離子植入屏蔽遮罩ι31遮罩其中形成集極接點i23CC 的區域、射極區域123E以及NMOS區域C。 第二離子植入製程133使用諸如硼（B)之高濃度的p 17 1283446 18870pif 型雜負，以形成源極/汲極區域135S/D以及基極接點 135『C。在本發明之一實施例中，P型雜質劑量為約3χ1〇15 cm ’且使用約5 Kev之離子植入能量。PM〇s電晶體137 之源極/汲極區域U5S/D形成於安置在間隔器13〇之兩個 杈向側面之下的第一 n阱l〇7a之部分中，且基極接點 135BC形成於射極區域的兩側，與射極區域123E分 φ 蒼考圖8，為降低接點電阻，分別在基極接點135BC、 射極區域123E以及集極接點123CC上形成一對第一矽化 物層139SB、一第二矽化物層139SE以及一對第三石夕化物 層139SC。在PMOS電晶體137之源極/；:及極區域135S/D 上形成一對第四矽化物層139P，且在NMOS電晶體125 之源極/汲極區域123S/D上形成一對第五矽化物層139N。 在用作基極區域之淺p阱111之部分上形成用於防止矽化 物形成之抗砍化物形成層197。每一抗石夕化物形成層197 安置於個別基極接點135BC與射極區域123E之間。即， ® 在抗矽化物形成層197形成之後，執行一已知的矽化物形 成製程，以形成前述的一對第一矽化物層139SB、第二石夕 化物層139SE以及一對第三矽化物層139SC。 在本發明之一貝^例中’用作基極區域的淺p味1 1 1 可在形成第一 η阱107a以及第二η阱107b之前形成。淺 p阱111可形成於第一 η阱107a與p阱109之間，或第二 η阱107b與p阱109之間。在本發明之一實施例中，p味 109形成於深η阱105中。或者，p阱1〇9可形成於安置於 18 1283446 18870pif 深n钟105外部的基板ιοί之一部分中。pm〇S電晶體137 之LDD製程以及高度摻雜的源極/汲極製程可在nm〇s電 晶體125之LDD製程以及高度摻雜的源極/汲極製程之前 執行。元件隔離層（103a、103Μ、i〇3cl、103c2、1〇3b2 以及103d)可將集極區域意即深n阱1〇5與基極接點 135BC電性隔離。在形成NM〇s以及CM〇s電晶體時， 可在基極區域（意即安置於深n牌1G5與個別基極接點 ❿135BC之間的淺PI9M11)之—部分上額外形成—虛設閘 蒼考圖9’描述了根據本發明之—實補的 合電晶體之摻雜分佈。 圖9為展示根據本發明之一實施例的，經由用於 南度摻雜的源極/汲極區域、一基極區域以 二 離子植入製程所獲得的射極區域之鮮 $，域的 ^曲«中的水平軸以及垂直轴分別表示以奈米= 广距基板表面的深度以及以cm-3為單位量測的雜：農 制π Γ 區域之淺p咖絲轉—钟开》成 衣知（例如CM0S製程之p拼形 料成 p_以及深度以得到所要的元::徼所f 豕本各明之-貫施例，基極區域的深度可 根 峰值摻雜水平為約l.〇xl〇i8cm-3。 示米且 麥考圖10,描述了根據本發明一杏 一基極區域之離子植人製程的參數。 、用於形成 19 1283446 l887〇pif 圖1〇為展不用於形成基極區域的離子植入能級與β 值關1雜質離子濃度的關係。X軸、y軸以及Ζ軸分別表示 以ίο為指數的雜質離子劑量、卩KeV量測的離子植入能 量以及β值。 田離子植入能篁以及劑量降低時，p值提高。判定雙 載手接合電晶騎需的卩值與待欺之相麟子植入能級 以及劑量有關。 I考圖11Α至圖llc以及圖I2，解釋了雙載子接洽 擊 電晶體之直流特徵以及高頻特徵。 根據對雙載子接合電晶體之錢·的實驗判定，箱 由以約1，200 KeV之植入能量植入約4 〇xl〇13 cm_2之填來 形成雙載子接合電晶體之絲區域。對於基㈣域，以約 5x1013 ο 二.Xl0 cm之劑量以及約5〇 KeV之植入能量對石申 進仃離子植入以形成集極區域。 # 圖11A $展示雙載子接合電晶體中集極·射極電壓
”木極電仙·（Ic)之間的關係的曲線圖。圖11B 極電流（IC)以及基極電流㈤關於基極-射極 S 徵的曲線圖。圖11C為展示是集極電流 /、土才°电流（ib)之比的β值之曲線圖。 爾利iIb)為約1()()微安培’則 (d —1約20 v°在圖11β中，集極-射極電慶 高至約42 Uv。如圖Ϊ1Α至圖llc所示，Ρ值提 20 1283446 18870pif 圖11B為展示根據本發明之一實施例的雙載子接合電 晶體之基極•射極電壓與基極電流之間的關係的曲線圖。 圖11C為展示根據本發明之一實施例的雙載子接合電 晶體之集極電流與β值之間的關係的曲線圖。 圖12為展示根據本發明之一實施例的截斷頻率（fT) 以及最大振盪頻率（fMAX)關於雙載子接合電晶體在各 種偏壓條件下之曲線圖。 【主要元件符號說明】 11 深n阱 12 元件隔離層 13 n阱 15 淺ρ阱 17BC ρ+型雜質區域 17CC η型雜質區域 17E η+型雜質區域 101 基板 103a 第一元件隔離層 103M 第二元件隔離層 103b2 第三元件隔離層 103cl 第四元件隔離層 103c2 第五元件隔離層 103d 第六元件隔離層 105 深η阱 107a 第一 η阱 23 1283446 18870pif
107b 第二n阱 109 p阱 110 第一離子植入屏蔽遮罩 111 淺P阱 112 閘極氧化物層 113N NMOS閘電極 113P PMOS閘電極 115 第二離子植入屏蔽遮罩 117 LDD區域 118 閘極間隔器 119 第三離子植入屏蔽遮罩 121 第一離子植入製程 123CC 集極接點 123S/D 源極/>及極區域 123E 射極區域 125 NMOS電晶體 127 LDD區域對 129 第四離子植入屏蔽遮罩 130 閘極間隔器 131 第五離子植入屏蔽遮罩 133 第二離子植入製程 135BC 基極接點 135S/D 源極/>及極區域 137 PMOS電晶體 24 1283446 18870pif
139N 第五矽化物層 139P 第四矽化物層 139SB 第一石夕化物層 139SC 第三矽化物層 139SE 第二矽化物層 197 抗矽化物形成層 A 形成PMOS電晶體的區域 B 形成垂直NPN雙載子電晶體的區域 C 形成NMOS電晶體的區域 fT 截斷頻率 fMAX 最大振盪頻率， lb 基極電流 Ic 極電流 Va 爾利電壓 Vce 集極-射極電壓 Vbe 基極-射極電壓
25

Claims (1)

1283446 18870pif 十、申請專利範圍： • L種用於形成雙載子接合電晶體的方法，前述方法 包含: 在包含一元件隔離層的一基板中形成一用於形成一隼 極區域的-第二導電麵之第—_，其中前述基板包含二 第一導電類型； 〜在前述第二導電類型之第一阱内形成一用於前述第二 ‘電颁，之一金屬氧化物半導體電晶體的前述第一導電類 s之m中前述第一導電麵之第二味比 件隔離層深； & ^前述第二導電類型之第一阱内形成一用於一基極區 域的可，第-導電類型之淺第三_，其中前述第一導電類 盤之淺第三阱比前述元件隔離層淺；以及 、 、，嘴藉由執行一用於形成前述第二導電類型之金屬氧化物 半導體電晶體的源極/汲極區域的離子植入製程，同時在前 述第一導電類型之淺第三_形成—射極區域且在前述= 二導電類型之第一阱内形成一集極接點。 2·如申請專纖圍第丨項所述之胁形成雙載子接合 電晶體的方法’其中前述第—導電類型之前述淺第三味藉 由能級範圍約20 KeV至約30 KeV植入約2x!〇!3 cm-2至^ 5xl013cm_2的硼來形成。 、 3·如申請專利麵第1項所述之用於形成雙載子接合 電晶體的方法，其中前述第二導電類型之前述第一牌藉由 能級範圍約600 KeV至約1，200 KeV植入約4xl〇i2 cm=至 26 1283446 18870pif 約4x1013 cm_2的磷來形成。 電晶4链中範項&叙用於形成雙栽子接合 至約5°砂，約二1 W 5·如申請專塊时丨^ 形成。 電晶體的方法’更包含在前述第二導=;=接合 内形成前述第二導電類型的-第㈣1中弟—畔 之淺=導：型之第四崎比前述第-導電類型 則述集極接點形成於前述第二 6. 如申請專利範圍第5項所述之用於以::丄 !晶=二其中在形成前述第二導電類== 1*在女置於刖述第二導電類型之第一 的-部分中，同時形成比前述元件 。前 電晶體的第㈣。¥ 1之—金屬祕物半導體 7. 如申請專利_ 6項所述之用於 法’其中藉由執行一用於形成前述第二導 植入:ί 2物半導體電晶體之源極/沒極區域的離子 射極區域電性隔離的—基極接點。—中H刚述 電曰專利範所述之用於形成雙載子接合 有^、f」，其中別述第—導電類型之前述淺第三钟具 有比刚述弟一導電類型之第二阱更低的摻雜水平。 27 1283446 18870pif 電曰專鄕圍第6柄叙祕形錢載子接合 ==彼=:述基極接點與前述_ 合電=的申1 專利=含第6項所述之用於形成雙載子接 在介於前述射極區域與前述基極接點之_前述基極 區域之一部分上形成一抗矽化物形成層；以及 …在前述集極接點、前述基極接點以及前述射極區域上 形成一梦化物層。 π.—種用於形成雙載子接合電晶體的方法，包含： 在包含一元件隔離層之一第一導電類型之一 成一第二導電類型之一集極區域； 极甲办 藉土執行-離子植人製程形成—第—導電類型之基極 區^則述離子植入製程與前述第一導電類型之一用於妒 f!述第二導電類型之一金屬氧化物半導體電晶體的胖的 衣知为開，以及 …藉由執行—驗形成前述第二導電_之金屬氧化物 半導體電晶體之源極/汲極區域的離子植入製程，形一 μ 二導電類型的一射極區域。 12.如申請專利範圍第η項所述之用於形成雙載子接 a電晶體的方法，其中前述基極區域比前述元件隔離層淺。 I3·如申請專利範圍第11項所述之用於形成雙载子接 合電晶體的方法，其中前述基極區域藉由能級範圍約2〇 Ke V至約3 0 Ke V植入約2 X1 〇 ]3 cm-2至約5 χ】〇】3 cm_2的硼 28 1283446 1887〇pif 來形成。 Μ.如中請專職_ n項所述之用於形成雙載 δ電晶體的方法，其中前述华極p 、 T^v ^ 域错由能級範圍約600 KeV 至約 i，2〇〇 KeV 植入約 4xl〇i2 2 的谜水加上· 咖至約4x10 13 cm"2 的磷來形成。 合電1曰5==利=第11項所述之用於形成雙載子接 口尾日日體的方法，其中前述射極區 文 KeV至約50KeV植入約5 15或错由能級範圍約40 來形成。植入心1〇咖2至約_^的石申 口玉曰曰體的方法，更包含藉由執 ==屬氧化物半導趙電晶體之離子電 :申=前，射極區_ 合電晶體的二11項所述之用於形成雙載子接 二更包含藉由執行—用於形成-第-導電 前述第二導電類型的: = ==製程，來形成 電類型之-金屬氧化物半错導由體執電二體用二形成前述第二導 域的離子植人f = ¥體Ia日體、麵極/汲極區 19.如申請專^在^述集極區域中形成一集極接點。 合電晶體的方法，更H:11項所述之用於形成雙載子接 藉由執行-用於形成一第一導電類型之—金屬氧化物 29 1283446 18870pif 二λ極ί = ^之—祕/及㈣域的離子植人製程，來形成 及接』在與前述射極區域分開的前述基極區域中；以 物半彳17__第二導電類型之前述金屬氧化 程，在t十、rf之前述源極/没極區域的前述離子植入製 離層將前3^，區域中形成一集極接點’其中前述元件隔 開。 夕個基極接點與前述多個集極接點彼此隔離 合電晶第11項所述之用於形成雙載子接 水平。/、有比剛述弟一導電類型之阱更低的掺雜 合電第8項所述之用於形成雙載子接 區域以=區域編基極接點之間的前述基極 邻77上形成一抗矽化物形成層；以及 月』迷木極接點、前述基極接點 形成一矽化物層。 ⑽接』以及_射極區域上 合電晶體成雙載子接 區域區域與前述基極接點之間的前述基極 分上形成-抗石夕化物形成層；以及 形成-二：接點、前述基極_ 30 1283446 18870pif 23·〜種用於製造半導體元件的方法，前述方法包含： 在〜第一導電類型之一基板中形成一用於形成一雙載 子接S電晶體之一集極區域的一第二導電類型之第一牌， /、中蚋迷弟—導電類型之前述基板包含一元件隔離層； =前述第二導電類型之前述第一牌内形成前述^二導 第二味，其中前述第二牌充當-用於前述集極 ΙΰΕ域之緩衝哭· ^在前述基板中形成用於形成前述第一導電類型之一金 物半導體（M〇S)電晶體的前述第二導電類型之一 乐二阱，且安置於前述第二導電類型之前述第一阱外部· 在，第二導電類型之前述第一 _形成用於軸前 =^電_之—金屬氧化料晶體的前述第—導電類 孓之一弟四阱； 、 件隔型之前述第-_形成—比前述元 筮-述第一導電類型之前述第四胖上形成一用於前述 二電《型之前述金屬氧化物半導體€晶體的閘電極， 述第二導電_之前述第謂上形成—用於前述第 一v電類型之前述金屬氧化物半導體電晶體的閘電極； 同時在形成於前述第四阱上之前述閘電極的兩個橫向 侧面之下形成前述第二導電類型的源極/汲極區域，在前述 基極區域中形成前述第二導電類型的一射極區域，且在前 述第二導電類型之前述第二阱中形成多個集極接點；以及 在形成於前述第二導電類型之前述第三阱上的前述閘 31 1283446 18870pif 電極之兩個橫向_之下形成前述第 汲極區域，且在前縣極輯巾形成—與 之源極/ 離的基極接點。 一則述射極區域隔 24.如中請專魏_ 23項观之· 件的方法’其巾前述基極由使、 至約憑V之能級植入約1χ， ：自二2= 硼來形成。 、’ 10 cm的 25·如申請專利範圍第24 件的方法，更包含： 員所述之用於製造半導體元 在介於前述射極區域與前述基極接 區域之二部分上形成-抗石夕化物形成層；以^别述基極 在如述木極接點、前述基極接點 形成一石夕化物層。κ 及“射極區域上 养的制第24項料之祕製造半導體元 、十！: 2爾述基極接點與前述集極接點形成為被前 述兀件隔離層隔離。 27·如申明專利範圍第24項所述之用於製造半導體元 件勺方法其中如述弟一導電類型為一ρ型且前述第一導 電類型為一η型。 且別這弟一¥ 28·一種雙载子接合電晶體，包含·· 来一第二導電類型之一集極區域，其形成於一第一導電 一頁型之基板中且被一元件隔離層隔離； 前述第二導電類型之一缓衝器區域，其形成於前述集 極區域内且比前述元件隔離層深； 32 1283446 18870pif 前述f一導電類型之一基極區域，其形成於前述集極 區域内，藉由前述元件隔離層與前述緩衝器區域隔離且比 前述元件隔離層淺；以及 前述第二導電類型之一射極區域，其形成於前述第一 導電類塑之前述基極區域内。 29. 如申凊專利範圍第28項所述之雙載子接合電晶 體，更包含： 前述第-導電類型之-基極接點，其形成於前述基極 區域之一表面之下且與前述射極區域分開；以及 前述第二導電類型之一集極接點，其形成於前述第二 導電類型之緩衝器區域中。 30. 如^請專利範圍第29項所述之雙載子接合電晶 體，更包含： 前述Ϊ =電類型之-第一味，其形成於前述集極區 域内，错由^元件隔離層與前述第二導電麵之前述緩 衝”且形成為比前述元件隔離層深； 前述第一導電類型之 0史罢你今佧隹托、 乐一阱，其形成於前述基板中 集極區域:離了且:辻?由前述元件隔離層與前述 相同之導電類型;以卜』述弟二導電類型之緩衝器區域 前述第二導電類型之入p ^ ， 晶體，其形成於前c氧化物半導體_電 第一導電類叙一八：導電類型之第-阱上，以及前述 述第二導電類型之物半導體電晶體’其形成於前 33 1283446 1887〇pif 31 ·如申M專利範圍第3 〇項所述之雙載子接合電晶 體，更包含： ' 、一抗矽化物形成層，其形成於介於前述射極區域與前 述基極接點之間的前述基極區域之一部分上；以及 一石夕化物層，盆报士、 以及前述射姉域f ;前述集極接點、前述基極接點 32.如申請專利範圍 體，其中前述第-導電^=項所述之雙載子接合電晶 為一 n型。 、支為一 p型且前述第二導電類型 33· —種半導體元件，包含： 一第二導電類型之—塗 ^ 晶體之-集極區域，_，其用於—雙載子接合電 一基板中且被-元件隔離形成於—第—導電類型之 前述第二導電類型之〜 電類型之第-_且充當—牌’其形成於前述第二導 前述第二導電類型之」^前述集極區域之緩衝器； 導電類型之-金屬氧化物半’其用於形成前述第-於安置於前述第二導電類如:電晶體，前述第三味形成 且藉由前収件_層與前、+^—料部的祕基板中， 離； ，弟二導電類型之第-醉隔 前述第一導電類型之〜第 導電類型之-金屬氧化物切，翻於形成前述第二 於前述第二導電類型之第〜Z電晶體，前述第四_成 與前述第二導電麵之前心^且藉㈣述元件隔離層 、昂一阱隔離； 34 1283446 18870pif 刖述第μ導電類型之一基極區域，其形成於前述第二 導電類型之第一阱内，藉由前述元件隔離層與前述第二導 電類塑之第一阱隔離且比前述元件隔離層淺； 前述第二導電類型之一射極區域，其形成於前述基極 區域内；以及 前述第一導電類型之金屬氧化物半導體電晶體形成於 前述第一導電類型之第四阱上，且前述第一導電類型之金 屬氧化物半導體電晶體形成於前述第二導電類型之第三拼 上。 34·如申凊專利範圍第33項所述之半導體元件，更包 含： -基極接點’其形成於前述基極區域中與前述射極區 域分開，以及 一集極接點，其形成於前述第二導電類型之第二阱中 且藉由前述元件隔離層與前述基極接點隔離。 35. 如申請專利範圍第34項所述之半導體元件，其中 前述第一導電類型為一ρ型且前述第二導電類型為一 η型。 36. 如申請專利範圍第34項所述之半導體元件，更 含： 、、一抗矽化物形成層，其形成於介於前述射極區域與前 述基極接點之間的前述基極區域之一部分上；以及 一矽化物層，其形成於前述集極接點、前述基極接點 以及前述射極區域上。 37· —種半導體元件，包含： 35 1283446 18870pif 一弟^一導電類型之一集極區域，其形成於一第一導電 類型之基板中，被一元件隔離層隔離且比前述元件隔離層 深； 前述第一導電類型之一阱，其用於形成前述第二導電 類型之一金屬氧化物半導體電晶體，前述第一導電類型之 阱形成於前述集極區域内且比前述元件隔離層深； 前述第一導電類型之一基極區域，其形成於前述集極 區域内且比前述元件隔離層淺； 前述第二導電類型之一射極區域，其形成於前述第一 導電類型之基極區域内；以及 前述第二導電類型之金屬氧化物半導體電晶體形成於 前述第一導電類型之阱上。 38·如申請專利範圍第37項所述之半導體元件，更包 含釗述第二導電類型之一緩衝器區域，其用於降低前述集 極區域之電阻，如述缓衝器區域形成於前述集極區域 内，藉由别述元件隔離層與前述基極區域隔離且比前述基 極區域深。 • 39·如申請專利範圍第37項所述之半導體元件，更包 3 —集極接點，其形成於前述第二導電類型之緩衝器區域 中或前述集極區域中。 40·如申請專利範圍第39項所述之半導體元件，更包 含： 前述第二導電類型的一阱，其形成於前述基板中且安 置於前述集極區域外部，且具有與前述第二導電類型之緩 36 1283446 18870pif 衝器區域相同的導電類型；以及 前述第一導電類型之一金屬氧化物半導體電晶體，其 形成於前述第二導電類型之阱上。 41.如申請專利範圍第37項所述之半導體元件，其中 前述第一導電類型之基極區域具有比前述第一導電類型之 阱更低的摻雜水平。
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