JPH1032274A - Ｃｍｏｓプロセスによるバイポーラートランジスタ作製方法 - Google Patents

Ｃｍｏｓプロセスによるバイポーラートランジスタ作製方法

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JPH1032274A
JPH1032274A JP9093630A JP9363097A JPH1032274A JP H1032274 A JPH1032274 A JP H1032274A JP 9093630 A JP9093630 A JP 9093630A JP 9363097 A JP9363097 A JP 9363097A JP H1032274 A JPH1032274 A JP H1032274A
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JP9093630A
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T Appel Andrew
ティー．アッペル アンドリュー
S Johnson Frank
エス．ジョンソン フランク
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Texas Instruments Inc
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

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Abstract

(57)【要約】 【課題】 ＭＯＳデバイスと同時にバイポーラートラン
ジスタを作製する方法。 【解決手段】 第１の伝導形の打ち込みによって、第１
の伝導形の半導体領域（３）の表面中に、エミッター領
域（３３）およびコレクターコンタクト領域（３５）が
形成される。半導体領域中へ第２の伝導形の不純物を打
ち込んでエミッター領域を第１の伝導形の半導体領域か
ら分離することによって、真性ベース領域（４３）が形
成される。第１の伝導形の半導体領域上に、第１の伝導
形から第２の伝導形への、表面におけるすべての遷移部
分を覆って広がる絶縁層（４９）が形成される。次に、
真性ベース領域の部分が外因性ベース領域へ変換され
る。コレクターコンタクトの部分、エミッター領域の部
分、および外因性ベース領域の部分が表面へ向かって広
がり、また、コレクターコンタクト、エミッター領域、
および外因性ベース領域の各表面に導電性シリサイド
（６１）が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳプロセスフ
ローの中でバイポーラートランジスタを作製する方法に
関するものであって、更に詳細にはＣＭＯＳプロセスフ
ローの中で縦型ＮＰＮトランジスタを作製する方法に関
する。
【０００２】
【従来の技術】バイポーラートランジスタは、大電流応
用としてＭＯＳトランジスタよりも適している。更に、
バイポーラートランジスタは、電流と電圧との釣り合い
が良いこと、線形な利得範囲が広いこと、そして典型的
にはより優れた周波数応答とより低い雑音とのために、
アナログ用としてＭＯＳトランジスタよりも適している
ことがしばしばある。
【０００３】
【発明の解決しようとする課題】特殊な回路機能を実現
するために、ＣＭＯＳ技術と関連させて寄生のバイポー
ラーデバイスがしばしば使用される。そのようなバイポ
ーラーデバイスは、典型的にはウエルの境界を横切って
構築された横型デバイスであるが、非常に劣悪なデバイ
ス特性しか示さず、また完全に分離されてもいない。そ
のような横型バイポーラートランジスタはリソグラフィ
によって定義されるので、形状が比較的幅広で、動作速
度が比較的遅く、高い抵抗値を有する。これらの横型ト
ランジスタでは、周辺およびコンタクト部分と実際のデ
バイス面積との比が大きい。
【０００４】従って、縦型のＮＰＮおよびＰＮＰバイポ
ーラートランジスタをＣＭＯＳトランジスタと一緒に集
積することが望ましいことは明らかで、そのような集積
化は多様なＢｉＣＭＯＳ技術の中に存在している。しか
し、それらのプロセスフローの中では、バイポーラート
ランジスタとＣＭＯＳトランジスタとの折衷的な最適化
を達成するために、基本的な標準のＣＭＯＳプロセスフ
ローと比べて典型的には約５０ないし１００％のプロセ
ス工程数を追加するシリサイド化工程を通して、数多く
の付加的なマスキングおよび堆積工程が必要とされる。
それらのバイポーラーデバイスの動作特性は本発明のプ
ロセスフローによって作製されるバイポーラーデバイス
よりも優れてはいるが、それらのプロセスフローは、開
示された縦型ＮＰＮトランジスタの簡単さには及ばな
い。ＣＭＯＳプロセスフローの中に”フリーな”縦型Ｎ
ＰＮトランジスタを有する従来技術は知られていない。
【０００５】従って、ＣＭＯＳプロセスフローの中に高
性能のバイポーラートランジスタ、特に高性能なＮＰＮ
トランジスタを集積化することが大いに望ましいことは
明らかであり、そこではその目標を達成するためのプロ
セスフローに対して大変な複雑さが加わるようなことは
ないようにしたい。
【０００６】
【課題を解決するための手段】本発明は、一般に、１９
９４年の国際電子デバイス会議（ＩＥＤＭ）の技術ダイ
ジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）の８７
９頁に発表された、マーク・ロッダー（Ｍａｒｋ Ｒｏ
ｄｄｅｒ）等による論文”０．２５μｍ ＣＭＯＳ技術
用のインバーター遅延およびデバイス信頼性の酸化物厚
さ依存性（Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ Ｄｅｐｅ
ｎｄｅｎｃｅ ｏｆ ＩｎｖｅｒｔｅｒＤｅｌａｙ ａ
ｎｄ Ｄｅｖｉｃｅ Ｒｅｌｉａｂｉｌｉｔｙ ｆｏｒ
０．２５μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ）”
に記載されたテキサスインスツルメンツ社の高性能２．
５Ｖ ＣＭＯＳプロセスに固有な３つの特徴を活用して
いる。ＣＭＯＳプロセスフローの中で、通常実現され形
成できるものよりもずっと優れた性能のバイポーラー接
合トランジスタ（ＢＪＴ）、好ましくはＮＰＮデバイス
を作製するために、この論文の内容をここに参考のため
に引用する。そのような１つめの特徴は、ＰＭＯＳゲー
トの端部に低濃度にドープされた打ち込み領域を提供す
るＰＭＯＳ低濃度ドープドレイン（ＬＤＤ）打ち込みを
用いてＢＪＴのベースを形成することである。２つめの
そのような特徴によって、ＮＭＯＳトランジスタのため
のＣＭＯＳプロセスフローにおいて使用される高濃度に
ドープされた、非常に浅く非常に急峻な砒素ドレイン延
長部を用いて、ＢＪＴ用の良好なエミッターが提供され
る。これは多分、生産開発レベルにおいて既知のものの
うちで、最も急峻で最も高濃度にドープされたドレイン
延長部である。コレクターはＣＭＯＳトランジスタのＮ
ＭＯＳ部分を形成する時のＬＤＤ打ち込みを利用して形
成される。３つめの特徴は、静電的放電（ＥＳＤ）保護
デバイスのゲートの隣にシリサイドが形成されるのを阻
止するために用いられる、パターン化された窒化物側壁
膜である。この膜は、ここの場合はエミッター／ベース
表面接合がシリサイド化により短絡するのを阻止し、縦
型デバイスのトランジスタ作用を破壊するのを阻止する
ために使用される。ＮＰＮ ＢＪＴを形成するために用
いられる上述の複数工程は、ＣＭＯＳプロセスの中に形
式化された工程として既に含まれているので、組み合わ
されるＣＭＯＳとＢＪＴの両デバイスは、上述の打ち込
みレイアウトを指定するＢＪＴレイアウトの特別なルー
ルセットを用いて単一チップ上に同時に作製することが
できる。このことによって、付加的なマスキング工程な
しに、標準的なＣＭＯＳ製造プロセスに従って進めるこ
とにより、高性能なＢＪＴが作製できることになる。
【０００７】
【発明の実施の形態】図１ないし図７を参照すると、分
離されたＣＭＯＳトランジスタと縦型バイポーラートラ
ンジスタとを同時に作製するためのプロセスフローが断
面図で示されている。
【０００８】図１では、標準的なＣＭＯＳプロセスフロ
ーを使用してゲートのパターニングが行われる。図１の
断面図に示されたように、部分的に作製されたＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタおよび縦型ＮＰＮ
トランジスタが隣接した能動領域中に示されており、標
準的なＣＭＯＳプロセスフローの中でそれらのゲートを
パターニングする工程までが施されている。いくつかの
ＣＭＯＳトランジスタおよび／またはいくつかの縦型Ｎ
ＰＮトランジスタを、良く知られたように、同じ半導体
チップ上にフィールド酸化物によって定義された、隣接
するおよび／または間隔を置いて離れた能動領域中に同
時に作製できることを理解されたい。図１に示されたこ
れら部分的に作製された構造は、Ｎ形ウエル３を有する
Ｐ形半導体ウエハ１を含み、そのＮ形ウエル３の中に
は、その中に能動要素領域７を形成するリング状の二酸
化シリコン５によって取り囲まれたＰＭＯＳトランジス
タが形成されよう。薄いスクリーン酸化物層９が能動要
素領域７を覆い、ゲート電極１１がその薄い酸化物層を
覆って取り付けられる。この構造には更に、Ｎ形ウエル
１３が含まれ、その中には能動要素領域１７を形成する
二酸化シリコンのリング１５によって取り囲まれた縦型
ＮＰＮトランジスタが作製されよう。そして薄いスクリ
ーン酸化物層１９が前記能動要素領域１７を覆って取り
付けられる。薄いスクリーン酸化物層１９は能動要素領
域２３を覆って拡がり、その能動要素領域２３中には二
酸化シリコンリング５と１５との間にＮＭＯＳトランジ
スタが作製されよう。ゲート電極２５が酸化物層２１を
覆って取り付けられる。
【０００９】図２では、パターン化された砒素のＬＤＤ
打ち込みがＮＰＮのエミッターとコレクターを形成す
る。図２を参照すると、図１の構造が、能動要素領域７
と能動要素領域１７の中央部および端部とを覆うレジス
ト２７によってパターン化され、Ｎ形不純物、好ましく
は１０14原子／ｃｍ2 台の中程度の量の砒素が能動要素
領域１７および２３の露出部分に対して打ち込まれ、ゲ
ート電極２５の両側に中程度にドープされたドレイン
（ＭＤＤ）領域２９および３１が形成され、更にＮＰＮ
トランジスタのエミッターコンタクト３３およびコレク
ターコンタクト３５が形成される。このＢＪＴ構造にお
いて、エミッターのパターニングの間に、ソースおよび
ドレインコンタクトに対して同時にシリサイド化および
コンタクト形成を許容するように、エミッターおよびコ
レクター打ち込みのための領域を十分な大きさにとって
このＬＤＤパターンは設計されている。しかし、ベース
コンタクトの方向にある付加的な横領域には打ち込みが
行われる。このエミッター領域はシリサイド化されず、
ベースコンタクトから注入される少数キャリアの横方向
拡散のための領域を提供する。拡散および再結合のため
のこの横方向の距離は、浅いシリサイド化されたエミッ
ターコンタクトに通常見られる利得の低減効果を打ち消
す助けとなる。
【００１０】図３では、パターン化されたホウ素のＬＤ
Ｄ打ち込みによってＮＰＮのベース領域が形成される。
図３を参照すると、レジスト２７とスクリーン酸化物９
および２１とが除去され、その場所がＬＰＣＶＤの酸化
物層９’および２１’で置き換えられ、ＰＭＯＳトラン
ジスタのＬＤＤとＮＭＯＳトランジスタのＭＤＤとの間
にＰ形打ち込みの拡散長の差が設定される。次に、レジ
スト３７が能動要素領域２３、コレクターコンタクト３
５、コレクターコンタクトとエミッターコンタクト３３
との間の未ドープ領域の部分、およびエミッターコンタ
クトの部分の上でパターン化される。Ｐ形ドーパント、
好ましくは１０14原子／ｃｍ2 台の低レベルの量のホウ
素が露出領域に打ち込まれ、ＰＭＯＳトランジスタの低
濃度にドープされたドレイン領域３９および４１と、バ
イポーラートランジスタのエミッターコンタクト領域３
３内のベース領域４３とが形成される。ホウ素打ち込み
のテイルはアニールされたＮ形ＬＤＤ領域をクリアし、
アニール後の良好なエミッター／ベース分布を十分形成
する。
【００１１】図４では、パターン化されたＳｉ3 Ｎ4 側
壁スペーサーがベース・コレクター接合およびベース・
エミッター接合を覆い、シリサイド化を阻止する。ここ
で、図４を参照すると、レジスト３７が除去され、厚
い、約１０００オングストロームのＬＰＣＶＤ窒化シリ
コン層が標準的なやり方で堆積され、リソグラフィでパ
ターン化される。このパターンは典型的には、静電的放
電（ＥＳＤ）デバイス中の窒化物スペーサーを拡張する
ために利用され、本発明では窒化シリコンブロックをベ
ース・エミッター４９ａおよびベース・コレクター４９
ｂの表面接合の場所に残して、シリサイド化を阻止する
ように用いられる。次に、それはプラズマによって異方
性エッチされ、ゲート電極１１および２５の側壁上にそ
れぞれ窒化シリコンのスペーサー４５および４７が残さ
れる。この膜はＮＰＮトランジスタのエミッター・ベー
スおよびベース・コレクター接合をパッシベーションす
るためにも用いられ、最も能動的なエミッター部分を覆
ってシリサイドの形成を阻止する。これらの工程の一部
として、能動要素領域１９中の窒化シリコンがシリサイ
ド阻止機能を提供するようにしながら、側壁スペーサー
４５および４７が形成される。パターン化された窒化物
層が残されて、ベース・エミッター４９ａおよびベース
・コレクター４９ｂの接合のシリサイド化を、これらの
接合がシリコン表面と交差する地点で阻止する。これら
の層はまた、これらの場所におけるパッシベーション用
の熱酸化物の除去を防止し、低リークの表面接合を保証
する。打ち込みされたエミッター領域の横部分を覆って
シリサイドの付加的な領域が残され、既に述べたよう
に、少数キャリアの拡散に対する低再結合速度の領域を
提供する。
【００１２】図５では、パターン化されたＮ＋ソース／
ドレイン打ち込みによって、ＮＰＮの低濃度にドープさ
れたベース・エミッター（電界）スペーサー領域および
コレクターコンタクトの付加的なドーピングが提供され
る。ここで図５を参照すると、能動要素領域９全体を覆
ってレジスト５１が取り付けられ、能動要素領域１９全
体を覆った後にパターン化され、コレクターコンタクト
３５の部分、およびエミッター３３の周囲のシリサイド
ブロッカー（阻止体）４９の複数部分が露出される。次
に、レジスト５１中の開口部を通して、約１×１０14原
子／ｃｍ2 の４０ｋｅＶリンと１×１０15原子／ｃｍ2
の６０ｋｅＶの砒素とを組み合わせて打ち込み、コレク
ターコンタクト３５および真性ベース領域４３中のドー
ピングレベルを増大させる。シリサイドブロッカー４９
は、周辺の高いベースドーピングを補償するように、こ
の打ち込みからベース・エミッター接合に到達するソー
ス／ドレイン打ち込み量の一部を遮蔽するスクリーン層
として使用される。これにより、周辺のベース電界が減
少し、ベース・エミッター接合崩壊電圧および信頼性が
増大する。このドーパントの組み合わせはまた、ＮＭＯ
Ｓトランジスタのソースおよびドレインにも打ち込ま
れ、ドレイン領域２９および３１をより深く、かつ横方
向へドライブし、そこにＮ＋ドーピングを提供し、ま
た、ＮＰＮトランジスタの低濃度にドープされたベース
・エミッター（電界）スペーサー領域５３およびコレク
ターコンタクトのための付加的ドーピングを提供する。
【００１３】図６では、パターン化されたＰ＋ソース／
ドレイン打ち込みによってＮＰＮのベースコンタクトの
付加的ドーピングが提供される。ここで図６を参照する
と、レジスト５１が除去されて、レジスト５５が能動要
素領域２１、ベース４３と二酸化シリコン１５との間の
エミッターコンタクト領域３３の部分を除く能動要素領
域１９全体上でパターン化され、側壁スペーサー４５が
その上に乗った電極１１を除いて能動要素領域９が露出
される。能動要素領域９の露出部分に対してＰ形のドー
パントが打ち込まれ、ＰＭＯＳトランジスタ用のソース
／ドレイン領域５７および５９が形成され、またエミッ
ターコンタクト領域３３の露出部分にも打ち込まれて、
外因性ベース打ち込みが行われる。この打ち込みはＰＭ
ＯＳソース／ドレインへのホウ素の打ち込み（１０ｋｅ
Ｖで１．０×１０15原子／ｃｍ2）と同じである。
【００１４】図７では、シリサイド化によって、ソー
ス、ドレイン、エミッター、ベース、およびコレクター
のコンタクトが形成される。ここで図７を参照すると、
レジスト５５が除去され、ＰＭＯＳトランジスタのソー
ス／ドレイン、ＮＭＯＳトランジスタのソース／ドレイ
ン、および縦型ＮＰＮバイポーラートランジスタのエミ
ッター、コレクター、およびベースである能動要素領域
９’、２１’、および２３中の露出領域すべてにシリサ
イド６１が形成される。
【００１５】図７の構造の縦型バイポーラートランジス
タ部分に関して分かるように、このトランジスタは、ベ
ース電流を減らして利得を増大させるための横方向少数
キャリア拡散エミッター経路、Ｃjeを減らしＢＶebo を
増大させるための低濃度にドープされたベース・エミッ
タースペーサーという独特の性質を有する。
【００１６】ＣＭＯＳプロセスフロー中に上述のバイポ
ーラートランジスタを含めるために必要とされる標準的
なＣＭＯＳフローへの変更は、ＣＭＯＳチャンネル打ち
込みレベル、ＣＭＯＳ ＬＤＤ打ち込みレベル、ソース
／ドレイン打ち込みレベル、およびシリサイド阻止レベ
ルに関するレチクル生成方法に対する修正のみである。
これらの修正は直接的で、ソフトウエアの変更であり、
より高価につくウエハ製造プロセスに影響を及ぼすもの
ではない。Ｎ形Ｓ／ＤおよびＰ形Ｓ／Ｄのレチクルはド
レイン延長部と高濃度ソース／ドレイン打ち込みの両方
に使用される。図７にはまた、縦型ＮＰＮの独特の性質
が示されている。それらには、Ａ）ベース電流を減らし
て利得を増大させるための横方向少数キャリア拡散エミ
ッター経路、Ｂ）Ｃjeを減らしＢＶebo を増大させるた
めの低濃度にドープされたベース・エミッタースペーサ
ー、が含まれる。ＮＰＮバイポーラーフローはこれらの
機能を実現するために異なるマスクを必要とする。エミ
ッターは砒素ドレイン延長部打ち込みによって形成され
る。この領域は高濃度のＮ＋ソース／ドレイン打ち込み
に耐えられないので、この問題を反映するようにＮ形Ｓ
／Ｄレチクルに修正を加えなければならない。Ｐ形ＬＤ
ＤとＰ形Ｓ／Ｄの打ち込みについても同様である。Ｐ形
ＬＤＤ打ち込みだけがエミッター・ベース領域に行われ
る。
【００１７】砒素の打ち込みは非常に浅いので、Ｐ形Ｌ
ＤＤ領域の部分はそこを通り抜けて打ち込まれ、エミッ
ター・ベース接合が形成される。Ｎ形ＬＤＤの打ち込み
量および拡散の浅さのために、図８を参照すればわかる
ように、それはバイポーラーエミッターの有力候補とな
る。縦型ＮＰＮトランジスタのコレクター部分は、コレ
クター抵抗をできるだけ減らすように接合を深くするた
めのＮ形ＬＤＤおよびＮ形Ｓ／Ｄの両方の打ち込みを施
される。
【００１８】本発明はその特別な好適実施例に関して説
明してきたが、数多くの変形や修正が当業者には直ちに
明らかになるであろう。従って、添付の特許請求の範囲
が定義する本発明は、従来技術の観点からそのような変
更や修正をすべて含むように、可能な限り広く解釈され
るべきである。
【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）ＭＯＳデバイスと一緒にバイポーラートランジス
タを同時に作製する方法であって、次の工程、 （ａ）次の工程によってバイポーラートランジスタを作
製すること、（ｉ）表面を有し、予め定められた伝導形
の半導体領域を有する半導体ウエハを供給すること、
（ｉｉ）前記予め定められた伝導形の打ち込みによっ
て、予め定められた伝導形の前記半導体領域の表面内
に、その表面へ向かって広がるエミッター領域およびコ
レクターコンタクト領域を形成すること、（ｉｉｉ）前
記半導体領域中へ逆の伝導形の不純物を打ち込んで前記
エミッター領域を予め定められた伝導形の前記半導体領
域から分離することによって、前記表面へ向かって広が
る真性ベース領域を形成すること、（ｉｖ）予め定めら
れた伝導形の前記半導体領域の上に、前記予め定められ
た伝導形から前記逆の伝導形への、表面におけるすべて
の遷移部分を覆って広がる絶縁層を形成すること、およ
び （ｂ）前記バイポーラートランジスタの前記作製と同時
に、前記ウエハ中にＭＯＳデバイスを作製すること、を
含む方法。
【００２０】（２）第１項記載の方法であって、前記バ
イポーラートランジスタがＮＰＮトランジスタである方
法。
【００２１】（３）第１項記載の方法であって、前記真
性ベース領域が、予め定められた伝導形の前記半導体領
域内に設けられた前記エミッター領域の部分を完全に取
り囲んでいる方法。
【００２２】（４）第２項記載の方法であって、前記真
性ベース領域が、予め定められた伝導形の前記半導体領
域内に設けられた前記エミッター領域の部分を完全に取
り囲んでいる方法。
【００２３】（５）第１項記載の方法であって、更に、
前記真性ベース領域の部分を外因性ベース領域へ変換す
る工程を含む方法。
【００２４】（６）第２項記載の方法であって、更に、
前記真性ベース領域の部分を外因性ベース領域へ変換す
る工程を含む方法。
【００２５】（７）第３項記載の方法であって、更に、
前記真性ベース領域の部分を外因性ベース領域へ変換す
る工程を含む方法。
【００２６】（８）第４項記載の方法であって、更に、
前記真性ベース領域の部分を外因性ベース領域へ変換す
る工程を含む方法。
【００２７】（９）第５項記載の方法であって、前記コ
レクターコンタクトの部分、前記エミッター領域の部
分、および前記外因性ベース領域の部分が前記表面へ向
かって延びており、更に、前記コレクターコンタクト、
前記エミッター領域、および前記外因性ベース領域の各
々の前記表面に導電性のシリサイドを形成する工程を含
む方法。
【００２８】（１０）第６項記載の方法であって、前記
コレクターコンタクトの部分、前記エミッター領域の部
分、および前記外因性ベース領域の部分が前記表面へ向
かって延びており、更に、前記コレクターコンタクト、
前記エミッター領域、および前記外因性ベース領域の各
々の前記表面に導電性のシリサイドを形成する工程を含
む方法。
【００２９】（１１）第７項記載の方法であって、前記
コレクターコンタクトの部分、前記エミッター領域の部
分、および前記外因性ベース領域の部分が前記表面へ向
かって延びており、更に、前記コレクターコンタクト、
前記エミッター領域、および前記外因性ベース領域の各
々の前記表面に導電性のシリサイドを形成する工程を含
む方法。
【００３０】（１２）第８項記載の方法であって、前記
コレクターコンタクトの部分、前記エミッター領域の部
分、および前記外因性ベース領域の部分が前記表面へ向
かって延びており、更に、前記コレクターコンタクト、
前記エミッター領域、および前記外因性ベース領域の各
々の前記表面に導電性のシリサイドを形成する工程を含
む方法。
【００３１】（１３）第１項記載の方法であって、前記
ＭＯＳデバイスがＣＭＯＳトランジスタである方法。
【００３２】（１４）第４項記載の方法であって、前記
ＭＯＳデバイスがＣＭＯＳトランジスタである方法。
【００３３】（１５）第８項記載の方法であって、前記
ＭＯＳデバイスがＣＭＯＳトランジスタである方法。
【００３４】（１６）第１２項記載の方法であって、前
記ＭＯＳデバイスがＣＭＯＳトランジスタである方法。
【００３５】（１７）ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを同一半導体チップ上に含むＣＭＯＳデ
バイスと一緒にバイポーラートランジスタを同時に作製
する方法であって、次の工程、（ａ）表面を有する、第
１の伝導形の半導体ウエハであって、前記ウエハの前記
表面へ向かって広がる１対の間隔を置いた互いに逆の伝
導形の半導体ウエル領域を有する半導体ウエハを供給す
ること、（ｂ）前記表面をマスキングし、パターニング
すること、（ｃ）前記ウエル領域の外部に前記ＣＭＯＳ
デバイスの１つのトランジスタのソース／ドレイン領域
を形成し、同時に、前記ウエル領域の１つの中に前記バ
イポーラートランジスタに対するコレクターおよびエミ
ッターコンタクトを形成すること、（ｄ）再び、前記表
面をマスキングし、パターニングすること、（ｅ）前記
ウエル領域の他方の中に前記ＣＭＯＳデバイスの他方の
トランジスタのソース／ドレイン領域を形成し、同時
に、前記ウエル領域の前記１つの中に前記バイポーラー
トランジスタのベース領域を形成すること、（ｆ）前記
ＣＭＯＳトランジスタおよびバイポーラートランジスタ
の作製を完成させること、を含む方法。
【００３６】（１８）第１７項記載の方法であって、更
に、工程（ｅ）の後に、前記表面をマスキングおよびパ
ターニングして、次に、前記ＣＭＯＳデバイスの前記ト
ランジスタのゲート電極上の側壁スペーサーと、前記バ
イポーラートランジスタのベース・コレクターおよびベ
ース・エミッター接合を覆うシリサイドブロッカーとを
同時に作製する工程を含む方法。
【００３７】（１９）第１７項記載の方法であって、前
記ウエハの前記伝導形がＰ形で、前記エミッターおよび
コレクター領域がＮ形である方法。
【００３８】（２０）第１８項記載の方法であって、前
記ウエハの前記伝導形がＰ形で、前記エミッターおよび
コレクター領域がＮ形である方法。
【００３９】（２１）表面を有し、予め定められた伝導
形の半導体領域３を有する半導体ウエハ１を供給するこ
とによってＮＰＮバイポーラートランジスタを作製する
工程を含む、ＭＯＳデバイスと同時にバイポーラートラ
ンジスタを作製する方法。予め定められた伝導形の打ち
込みを行うことによって、予め定められた伝導形の半導
体領域３の表面中に、表面へ向かって広がるエミッター
領域３３およびコレクターコンタクト領域３５が形成さ
れる。半導体領域３中へ逆の伝導形の不純物を打ち込ん
でエミッター領域３３を予め定められた伝導形の半導体
領域から分離することによって、表面へ向かって広がる
真性ベース領域４３が形成される。予め定められた伝導
形の半導体領域上に、予め定められた伝導形から逆の伝
導形への、表面におけるすべての遷移部分を覆って広が
る絶縁層４９が形成される。真性ベース領域４３の部分
は、次に、外因性ベース領域４３へ変換される。コレク
ターコンタクト３５の部分、エミッター領域３３の部
分、および外因性ベース領域４３の部分は表面へ向かっ
て広がり、また、コレクターコンタクト３５、エミッタ
ー領域３３、および外因性ベース領域４３の各々の上の
表面には導電性シリサイド６１が形成される。バイポー
ラートランジスタの作製と同時に、ウエハ１中にはＣＭ
ＯＳデバイスが作製される。
【図面の簡単な説明】
【図１】本発明に従うプロセスフローであって、標準的
なＣＭＯＳプロセスフローを使用してゲートのパターニ
ングが行われた段階を示す図。
【図２】本発明に従うプロセスフローであって、パター
ン化された砒素のＬＤＤ打ち込みによってＮＰＮのエミ
ッターおよびコレクターが形成された段階を示す図。
【図３】本発明に従うプロセスフローであって、パター
ン化されたホウ素のＬＤＤ打ち込みによってＮＰＮのベ
ース領域が形成された段階を示す図。
【図４】本発明に従うプロセスフローであって、シリサ
イド化を阻止するパターン化されたＳｉ3 Ｎ4 側壁スペ
ーサーによってベース・コレクター接合およびベース・
エミッター接合が覆われた段階を示す図。
【図５】本発明に従うプロセスフローであって、パター
ン化されたＮ＋ソース／ドレイン打ち込みによって、Ｎ
ＰＮの低濃度にドープされたベース・エミッター（電
界）スペーサー領域およびコレクターコンタクトの付加
的なドーピングが行われた段階を示す図。
【図６】本発明に従うプロセスフローであって、パター
ン化されたＰ＋ソース／ドレイン打ち込みによってＮＰ
Ｎのベースコンタクトの付加的ドーピングが行われた段
階を示す図。
【図７】本発明に従うプロセスフローであって、シリサ
イド化によって、ソース、ドレイン、エミッター、ベー
ス、およびコレクターのコンタクトが形成された段階を
示す図。
【図８】ドーパント濃度を深さに対して示すグラフ。
【符号の説明】
１ Ｐ形半導体ウエハ ３ Ｎ形ウエル ５ 二酸化シリコンリング ７ 能動要素領域 ９ スクリーン酸化物層 ９’ ＬＰＣＶＤ酸化物層 １１ ゲート電極 １３ Ｎ形ウエル １５ 二酸化シリコンリング １７ 能動要素領域 １９ スクリーン酸化物層 ２１ 酸化物層 ２１’ ＬＰＣＶＤ酸化物層 ２３ 能動要素領域 ２５ ゲート電極 ２７ レジスト ２９ ＭＤＤ ３１ ＭＤＤ ３３ エミッターコンタクト ３５ コレクターコンタクト ３７ レジスト ３９ ＬＤＤ ４１ ＬＤＤ ４３ ベース領域 ４５ 側壁スペーサー ４７ 側壁スペーサー ４９ シリサイドブロッカー ５１ レジスト ５５ レジスト ５７ ソース／ドレイン領域 ５９ ソース／ドレイン領域 ６１ シリサイド

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳデバイスと一緒にバイポーラート
    ランジスタを同時に作製する方法であって、次の工程、 （ａ）次の工程によってバイポーラートランジスタを作
    製すること、（ｉ）表面を有し、予め定められた伝導形
    の半導体領域を有する半導体ウエハを供給すること、
    （ｉｉ）前記予め定められた伝導形の打ち込みによっ
    て、予め定められた伝導形の前記半導体領域の表面内
    に、その表面へ向かって広がるエミッター領域およびコ
    レクターコンタクト領域を形成すること、（ｉｉｉ）前
    記半導体領域中へ逆の伝導形の不純物を打ち込んで前記
    エミッター領域を予め定められた伝導形の前記半導体領
    域から分離することによって、前記表面へ向かって広が
    る真性ベース領域を形成すること、（ｉｖ）予め定めら
    れた伝導形の前記半導体領域の上に、前記予め定められ
    た伝導形から前記逆の伝導形への、表面におけるすべて
    の遷移部分を覆って広がる絶縁層を形成すること、およ
    び （ｂ）前記バイポーラートランジスタの前記作製と同時
    に、前記ウエハ中にＭＯＳデバイスを作製すること、を
    含む方法。
JP9093630A 1996-04-12 1997-04-11 Ｃｍｏｓプロセスによるバイポーラートランジスタ作製方法 Pending JPH1032274A (ja)

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