JP2000077613A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ゲート電極に不純物濃度の低い部分が生ず
る。 【解決手段】 同一基板上に、表面チャネル型ｎＭＯＳ
と埋込チャネル型ｎＭＯＳおよび表面チャネル型ｐＭＯ
Ｓと埋込チャネル型ｐＭＯＳを有する半導体装置の製造
方法において、表面チャネル型ｎＭＯＳと埋込チャネル
型ｐＭＯＳの各ゲート電極を構成する多結晶半導体層が
パターニングされる前にｎ+不純物を導入し、かつ表面
チャネル型ｐＭＯＳと埋込チャネル型ｎＭＯＳの各ゲー
ト電極を構成する多結晶半導体層がパターニングされる
前にｐ+不純物を導入する。
る。 【解決手段】 同一基板上に、表面チャネル型ｎＭＯＳ
と埋込チャネル型ｎＭＯＳおよび表面チャネル型ｐＭＯ
Ｓと埋込チャネル型ｐＭＯＳを有する半導体装置の製造
方法において、表面チャネル型ｎＭＯＳと埋込チャネル
型ｐＭＯＳの各ゲート電極を構成する多結晶半導体層が
パターニングされる前にｎ+不純物を導入し、かつ表面
チャネル型ｐＭＯＳと埋込チャネル型ｎＭＯＳの各ゲー
ト電極を構成する多結晶半導体層がパターニングされる
前にｐ+不純物を導入する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に、同一基板上に、第一導電型の表面チ
ャネル型絶縁ゲート電界効果トランジスタと埋込チャネ
ル型絶縁ゲート電界効果トランジスタ、および第二導電
型の表面チャネル型絶縁ゲートトランジスタと埋込チャ
ネル型絶縁ゲート電界効果トランジスタ、を有する半導
体装置の製造方法に関する。
法に係わり、特に、同一基板上に、第一導電型の表面チ
ャネル型絶縁ゲート電界効果トランジスタと埋込チャネ
ル型絶縁ゲート電界効果トランジスタ、および第二導電
型の表面チャネル型絶縁ゲートトランジスタと埋込チャ
ネル型絶縁ゲート電界効果トランジスタ、を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのチャネル構造として、表
面チャネル型と埋込チャネル型が存在する。デジタル回
路用ＣＭＯＳプロセスにおいて、ｎＭＯＳとｐＭＯＳは
共に表面チャネル型構造が用いられている。これは表面
チャネル型のほうがショートチャネル効果を抑制しやす
いためである。しかしながらアナログ回路には表面チャ
ネル型よりも埋込チャネル型のほうが適している。なぜ
なら、表面チャネル型ＭＯＳの場合、チャネルを通過す
るキャリアがシリコン基板と酸化膜界面の散乱の影響を
受けるためノイズが大きいが、埋込チャネル型ＭＯＳで
はチャネルがシリコン基板内に形成されるためノイズが
小さくなるからである。
面チャネル型と埋込チャネル型が存在する。デジタル回
路用ＣＭＯＳプロセスにおいて、ｎＭＯＳとｐＭＯＳは
共に表面チャネル型構造が用いられている。これは表面
チャネル型のほうがショートチャネル効果を抑制しやす
いためである。しかしながらアナログ回路には表面チャ
ネル型よりも埋込チャネル型のほうが適している。なぜ
なら、表面チャネル型ＭＯＳの場合、チャネルを通過す
るキャリアがシリコン基板と酸化膜界面の散乱の影響を
受けるためノイズが大きいが、埋込チャネル型ＭＯＳで
はチャネルがシリコン基板内に形成されるためノイズが
小さくなるからである。
【０００３】表面チャネル型ＭＯＳと埋込チャネル型Ｍ
ＯＳの構造的な大きな違いを以下に述べる。表面チャネ
ル型においては、基板もしくはウェル領域の不純物の型
とポリシリコンからなるゲート電極中の不純物の型が異
なるのに対し、埋込チャネル型においては、基板もしく
はウェル領域の不純物の型とポリシリコンからなるゲー
ト電極中の不純物の型が一致する。例えば、表面チャネ
ル型ｎＭＯＳのウェル領域はｐ型であり、ポリシリコン
からなるゲート電極はｎ+型である。一方、埋込チャネ
ル型ｎＭＯＳのウェル領域はｐ型であり、ポリシリコン
からなるゲート電極はｐ+型である。
ＯＳの構造的な大きな違いを以下に述べる。表面チャネ
ル型においては、基板もしくはウェル領域の不純物の型
とポリシリコンからなるゲート電極中の不純物の型が異
なるのに対し、埋込チャネル型においては、基板もしく
はウェル領域の不純物の型とポリシリコンからなるゲー
ト電極中の不純物の型が一致する。例えば、表面チャネ
ル型ｎＭＯＳのウェル領域はｐ型であり、ポリシリコン
からなるゲート電極はｎ+型である。一方、埋込チャネ
ル型ｎＭＯＳのウェル領域はｐ型であり、ポリシリコン
からなるゲート電極はｐ+型である。
【０００４】図５及び図６に従来方法による表面チャネ
ル型ＭＯＳと埋込チャネル型ＭＯＳの製造方法を示す。
ル型ＭＯＳと埋込チャネル型ＭＯＳの製造方法を示す。
【０００５】図５（Ａ）に示すように、ｐ型シリコン基
板１上に素子分離領域２を形成し、犠牲酸化膜３を成長
後、ｎＭＯＳ形成領域にｐウェル４、ｐＭＯＳ形成領域
にｎウェル５を形成する。
板１上に素子分離領域２を形成し、犠牲酸化膜３を成長
後、ｎＭＯＳ形成領域にｐウェル４、ｐＭＯＳ形成領域
にｎウェル５を形成する。
【０００６】その後、ｐウェル４上の表面チャネル型ｎ
ＭＯＳ形成領域に、しきい値制御の為の第１ボロン注入
を行い、表面の不純物濃度をよりｐ型化してｎＭＯＳ表
面チャネル領域６を形成する。同様に、ｎウェル５上の
表面チャネルｐＭＯＳ形成領域に、しきい値制御用の第
１ヒ素注入を行い、表面の不純物濃度をよりｎ型化して
ｐＭＯＳ表面チャネル領域７を形成する。
ＭＯＳ形成領域に、しきい値制御の為の第１ボロン注入
を行い、表面の不純物濃度をよりｐ型化してｎＭＯＳ表
面チャネル領域６を形成する。同様に、ｎウェル５上の
表面チャネルｐＭＯＳ形成領域に、しきい値制御用の第
１ヒ素注入を行い、表面の不純物濃度をよりｎ型化して
ｐＭＯＳ表面チャネル領域７を形成する。
【０００７】次に、ｐウェル４上の埋込チャネルｎＭＯ
Ｓ形成領域に、しきい値制御のための第２ヒ素注入を行
い、シリコン表面から５０〜１５０ｎｍの深さにｐウェ
ル４をｎ型に打ち返して形成したｎＭＯＳ埋込チャネル
領域８を形成する。同様に、ｎウェル５上の埋込チャネ
ルｐＭＯＳ形成領域に、しきい値制御のための第２ボロ
ン注入を行い、シリコン表面から５０〜１５０ｎｍの深
さにｎウェル５をｐ型に打ち返して形成したｐＭＯＳ埋
込チャネル領域９を形成する。
Ｓ形成領域に、しきい値制御のための第２ヒ素注入を行
い、シリコン表面から５０〜１５０ｎｍの深さにｐウェ
ル４をｎ型に打ち返して形成したｎＭＯＳ埋込チャネル
領域８を形成する。同様に、ｎウェル５上の埋込チャネ
ルｐＭＯＳ形成領域に、しきい値制御のための第２ボロ
ン注入を行い、シリコン表面から５０〜１５０ｎｍの深
さにｎウェル５をｐ型に打ち返して形成したｐＭＯＳ埋
込チャネル領域９を形成する。
【０００８】次に図５（Ｂ）に示すように、犠牲酸化膜
３を除去後、ゲート酸化膜１０を成長し、さらにノンド
ープポリシリコン２１を成長した後、フォトリソグラフ
ィー工程を経てレジストをパターニングする。
３を除去後、ゲート酸化膜１０を成長し、さらにノンド
ープポリシリコン２１を成長した後、フォトリソグラフ
ィー工程を経てレジストをパターニングする。
【０００９】次に図５（Ｃ）に示すように、ノンドープ
ポリシリコン２１をエッチングしてノンドープポリシリ
コン電極２２を形成する。
ポリシリコン２１をエッチングしてノンドープポリシリ
コン電極２２を形成する。
【００１０】次に図６（Ｄ）に示すように、表面チャネ
ル型ｎＭＯＳのノンドープポリシリコン電極２２上と拡
散層形成領域、埋込チャネル型ｎＭＯＳの拡散層形成領
域、埋込チャネル型ｐＭＯＳのノンドープポリシリコン
電極２２上に選択的にＳＤ（ソース・ドレイン）ヒ素注
入を行う。
ル型ｎＭＯＳのノンドープポリシリコン電極２２上と拡
散層形成領域、埋込チャネル型ｎＭＯＳの拡散層形成領
域、埋込チャネル型ｐＭＯＳのノンドープポリシリコン
電極２２上に選択的にＳＤ（ソース・ドレイン）ヒ素注
入を行う。
【００１１】この時、埋込チャネル型ｎＭＯＳのノンド
ープポリシリコンゲート電極２２を覆うレジストは、ｎ
+ソース／ドレイン領域１８がノンドープポリシリコン
ゲート電極２２に対してオフセットにならないようにノ
ンドープポリシリコンゲート電極２２のエッジから一定
のマージンをもって内側に位置している。
ープポリシリコンゲート電極２２を覆うレジストは、ｎ
+ソース／ドレイン領域１８がノンドープポリシリコン
ゲート電極２２に対してオフセットにならないようにノ
ンドープポリシリコンゲート電極２２のエッジから一定
のマージンをもって内側に位置している。
【００１２】また、埋込チャネル型ｐＭＯＳの拡散層を
覆うレジストは、ＳＤヒ素が拡散層に入らないようにす
るため、ノンドープポリシリコンゲート電極２２のエッ
ジから一定のマージンをもって内側に位置している。
覆うレジストは、ＳＤヒ素が拡散層に入らないようにす
るため、ノンドープポリシリコンゲート電極２２のエッ
ジから一定のマージンをもって内側に位置している。
【００１３】次に図６（Ｅ）に示すように、表面チャネ
ルｐＭＯＳのノンドープポリシリコン電極２２上と拡散
層形成領域、埋込チャネルｐＭＯＳの拡散層形成領域、
埋込チャネルｎＭＯＳのノンドープポリシリコン電極２
２上に選択的にＳＤボロン注入を行う。
ルｐＭＯＳのノンドープポリシリコン電極２２上と拡散
層形成領域、埋込チャネルｐＭＯＳの拡散層形成領域、
埋込チャネルｎＭＯＳのノンドープポリシリコン電極２
２上に選択的にＳＤボロン注入を行う。
【００１４】この時、埋込チャネル型ｐＭＯＳのノンド
ープポリシリコンゲート電極２２を覆うレジストは、ｐ
+ソース／ドレイン領域１９がノンドープポリシリコン
ゲート電極２２に対してオフセットにならないようにノ
ンドープポリシリコンゲート電極２２のエッジから一定
のマージンをもって内側に位置している。
ープポリシリコンゲート電極２２を覆うレジストは、ｐ
+ソース／ドレイン領域１９がノンドープポリシリコン
ゲート電極２２に対してオフセットにならないようにノ
ンドープポリシリコンゲート電極２２のエッジから一定
のマージンをもって内側に位置している。
【００１５】また、埋込チャネル型ｎＭＯＳの拡散層を
覆うレジストは、ＳＤボロンが拡散層に入らないように
するため、ノンドープポリシリコンゲート電極２２のエ
ッジから一定のマージンをもって内側に位置している。
覆うレジストは、ＳＤボロンが拡散層に入らないように
するため、ノンドープポリシリコンゲート電極２２のエ
ッジから一定のマージンをもって内側に位置している。
【００１６】次に図６（Ｆ）に示すように、熱処理を行
ってヒ素およびボロンの活性化を行う。
ってヒ素およびボロンの活性化を行う。
【００１７】この結果、表面チャネル型ｎＭＯＳおよび
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのノンドープポリシリコン
ゲート電極２２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極２３となり、表面チャネル型ｐＭＯＳの
ノンドープポリシリコンゲート電極２２にはＳＤボロン
が追加されてｐ+ポリシリコンゲート電極２４となり、
埋込チャネル型ｎＭＯＳのノンドープポリシリコンゲー
ト電極２２にはＳＤボロンが追加されてｐ+ポリシリコ
ンゲート電極２５となり、埋込チャネル型ｐＭＯＳのノ
ンドープポリシリコンゲート電極２２にはＳＤヒ素が追
加されてｎ+ポリシリコンゲート電極２６となる。
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのノンドープポリシリコン
ゲート電極２２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極２３となり、表面チャネル型ｐＭＯＳの
ノンドープポリシリコンゲート電極２２にはＳＤボロン
が追加されてｐ+ポリシリコンゲート電極２４となり、
埋込チャネル型ｎＭＯＳのノンドープポリシリコンゲー
ト電極２２にはＳＤボロンが追加されてｐ+ポリシリコ
ンゲート電極２５となり、埋込チャネル型ｐＭＯＳのノ
ンドープポリシリコンゲート電極２２にはＳＤヒ素が追
加されてｎ+ポリシリコンゲート電極２６となる。
【００１８】
【発明が解決しようとする課題】以上、従来方法による
表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造方
法を示したが、ここで問題となるのは図６（Ｆ）に示さ
れるように、埋込チャネルｎＭＯＳのｐ+ポリシリコン
ゲート電極２５の両端には、ＳＤヒ素が注入され、かつ
ＳＤボロンが注入されない領域が存在する。この領域は
熱処理後、ＳＤボロンが注入されたゲートポリシリコン
中央部からのボロンの拡散によってＳＤヒ素注入部分が
コンペンセイトされ（補われ）ｐ型不純物濃度の低いｐ
-ポリシリコン領域２７となる。同様に埋込チャネルｐ
ＭＯＳのｎ+ポリシリコンゲート電極２６の両端にはｎ
型不純物濃度の低いｎ-ポリシリコン領域２８が存在す
る。
表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造方
法を示したが、ここで問題となるのは図６（Ｆ）に示さ
れるように、埋込チャネルｎＭＯＳのｐ+ポリシリコン
ゲート電極２５の両端には、ＳＤヒ素が注入され、かつ
ＳＤボロンが注入されない領域が存在する。この領域は
熱処理後、ＳＤボロンが注入されたゲートポリシリコン
中央部からのボロンの拡散によってＳＤヒ素注入部分が
コンペンセイトされ（補われ）ｐ型不純物濃度の低いｐ
-ポリシリコン領域２７となる。同様に埋込チャネルｐ
ＭＯＳのｎ+ポリシリコンゲート電極２６の両端にはｎ
型不純物濃度の低いｎ-ポリシリコン領域２８が存在す
る。
【００１９】埋込チャネル型ｎＭＯＳにおいて、不純物
濃度の低いｐ-ポリシリコン領域２７は本来の不純物濃
度の高いｐ+ポリシリコンゲート電極２５と仕事関数が
異なる。この結果、ｐ+ポリシリコンゲート電極２５に
覆われるトランジスタ中心部とｐ-ポリシリコン領域２
７に覆われるトランジスタエッジ部のしきい値が異なっ
てしまうという問題を生じる。また、ゲートポリシリコ
ン電極全体の層抵抗も表面チャネル型ｐＭＯＳ上のｐ+
ポリシリコンゲート電極２４のみで形成された場合より
も高くなってしまう。さらに、ゲートポリシリコン電極
および拡散層抵抗を下げるためのシリサイドを行った場
合、金属とシリコンのシリサイド反応は、シリコン中の
不純物濃度に大きく依存しているため、異なる濃度を有
するポリシリコン電極を均一にシリサイド化するのは困
難である。以上の問題は埋込チャネル型ｐＭＯＳにも当
てはまる。
濃度の低いｐ-ポリシリコン領域２７は本来の不純物濃
度の高いｐ+ポリシリコンゲート電極２５と仕事関数が
異なる。この結果、ｐ+ポリシリコンゲート電極２５に
覆われるトランジスタ中心部とｐ-ポリシリコン領域２
７に覆われるトランジスタエッジ部のしきい値が異なっ
てしまうという問題を生じる。また、ゲートポリシリコ
ン電極全体の層抵抗も表面チャネル型ｐＭＯＳ上のｐ+
ポリシリコンゲート電極２４のみで形成された場合より
も高くなってしまう。さらに、ゲートポリシリコン電極
および拡散層抵抗を下げるためのシリサイドを行った場
合、金属とシリコンのシリサイド反応は、シリコン中の
不純物濃度に大きく依存しているため、異なる濃度を有
するポリシリコン電極を均一にシリサイド化するのは困
難である。以上の問題は埋込チャネル型ｐＭＯＳにも当
てはまる。
【００２０】なお、埋込チャネル型ＭＯＳトランジスタ
のゲート電極の導電型をチャネルタイプと逆の導電型と
することは特公平５−５６０２２号公報に記載されてい
る。また、全面にｐ型不純物を導入した多結晶シリコン
層を形成し、ゲート電極をパターンニングした後、Ｎチ
ャネルＭＯＳトランジスタのソースドレイン領域形成の
ためのｎ型不純物の砒素をイオン注入し、ＰチャネルＭ
ＯＳトランジスタのソースドレイン領域形成のためのｐ
型不純物の砒素をイオン注入し、それぞれ埋込チャネル
型、表面チャネル型とすることが特開昭６１−１７４６
６４号公報に記載されている。
のゲート電極の導電型をチャネルタイプと逆の導電型と
することは特公平５−５６０２２号公報に記載されてい
る。また、全面にｐ型不純物を導入した多結晶シリコン
層を形成し、ゲート電極をパターンニングした後、Ｎチ
ャネルＭＯＳトランジスタのソースドレイン領域形成の
ためのｎ型不純物の砒素をイオン注入し、ＰチャネルＭ
ＯＳトランジスタのソースドレイン領域形成のためのｐ
型不純物の砒素をイオン注入し、それぞれ埋込チャネル
型、表面チャネル型とすることが特開昭６１−１７４６
６４号公報に記載されている。
【００２１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一基板上に、第一導電型の表面チャネル型
絶縁ゲート電界効果トランジスタと埋込チャネル型絶縁
ゲート電界効果トランジスタ、および第二導電型の表面
チャネル型絶縁ゲートトランジスタと埋込チャネル型絶
縁ゲート電界効果トランジスタ、を有する半導体装置の
製造方法において、前記第一導電型の表面チャネル型絶
縁ゲート電界効果トランジスタと前記第二導電型の埋込
チャネル型絶縁ゲート電界効果トランジスタとの各ゲー
ト電極を構成する多結晶半導体層がパターニングされる
前に第一導電型の不純物を導入し、かつ前記第二導電型
の表面チャネル型電界効果トランジスタと前記第一導電
型の埋込チャネル型絶縁ゲート電界効果トランジスタと
の各ゲート電極を構成する多結晶半導体層がパターニン
グされる前に第二導電型の不純物を導入することを特徴
とする。
造方法は、同一基板上に、第一導電型の表面チャネル型
絶縁ゲート電界効果トランジスタと埋込チャネル型絶縁
ゲート電界効果トランジスタ、および第二導電型の表面
チャネル型絶縁ゲートトランジスタと埋込チャネル型絶
縁ゲート電界効果トランジスタ、を有する半導体装置の
製造方法において、前記第一導電型の表面チャネル型絶
縁ゲート電界効果トランジスタと前記第二導電型の埋込
チャネル型絶縁ゲート電界効果トランジスタとの各ゲー
ト電極を構成する多結晶半導体層がパターニングされる
前に第一導電型の不純物を導入し、かつ前記第二導電型
の表面チャネル型電界効果トランジスタと前記第一導電
型の埋込チャネル型絶縁ゲート電界効果トランジスタと
の各ゲート電極を構成する多結晶半導体層がパターニン
グされる前に第二導電型の不純物を導入することを特徴
とする。
【００２２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。なお、以下の実施例としては絶縁ゲー
トトランジスタ（ＭＩＳトランジスタ）としてＭＯＳト
ランジスタを例にとって説明する。 （第１実施例）図１及び図２は本発明の第１実施例によ
る表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造
方法を用いた製造工程を示す断面図である。
詳細に説明する。なお、以下の実施例としては絶縁ゲー
トトランジスタ（ＭＩＳトランジスタ）としてＭＯＳト
ランジスタを例にとって説明する。 （第１実施例）図１及び図２は本発明の第１実施例によ
る表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造
方法を用いた製造工程を示す断面図である。
【００２３】図２（Ｆ）は本発明の製造方法を用いて、
同一基板上に表面チャネル型ｎＭＯＳと表面チャネル型
ｐＭＯＳ、さらに埋込チャネル型ｎＭＯＳと埋込チャネ
ル型ｐＭＯＳを形成した場合の断面図を示す。
同一基板上に表面チャネル型ｎＭＯＳと表面チャネル型
ｐＭＯＳ、さらに埋込チャネル型ｎＭＯＳと埋込チャネ
ル型ｐＭＯＳを形成した場合の断面図を示す。
【００２４】図２（Ｆ）に示すように、ｐ型シリコン基
板１上に素子分離領域２が形成され、ｎＭＯＳ形成領域
にｐウェル４、ｐＭＯＳ形成領域にｎウェル５を有し、
その上にゲート絶縁膜１０を有する。
板１上に素子分離領域２が形成され、ｎＭＯＳ形成領域
にｐウェル４、ｐＭＯＳ形成領域にｎウェル５を有し、
その上にゲート絶縁膜１０を有する。
【００２５】表面チャネル型ｎＭＯＳはｐウェル４の表
面に表面チャネル領域６が形成され、その上にゲート絶
縁膜１０およびｎ+ポリシリコンゲート電極１４が形成
され、拡散層上にｎ+ソース／ドレイン領域１８が形成
された構造を有する。
面に表面チャネル領域６が形成され、その上にゲート絶
縁膜１０およびｎ+ポリシリコンゲート電極１４が形成
され、拡散層上にｎ+ソース／ドレイン領域１８が形成
された構造を有する。
【００２６】表面チャネル型ｐＭＯＳはｎウェル５の表
面に表面チャネル領域７が形成され、その上にゲート絶
縁膜１０およびｐ+ポリシリコンゲート電極１５が形成
され、拡散層上にｐ+ソース／ドレイン領域１９が形成
された構造を有する。
面に表面チャネル領域７が形成され、その上にゲート絶
縁膜１０およびｐ+ポリシリコンゲート電極１５が形成
され、拡散層上にｐ+ソース／ドレイン領域１９が形成
された構造を有する。
【００２７】埋込チャネル型ｎＭＯＳはｐウェル４の表
面に埋込チャネル領域８が形成され、その上にゲート絶
縁膜１０およびｐ+ポリシリコンゲート電極１６が形成
され、拡散層上にｎ+ソース／ドレイン領域１８が形成
された構造を有する。
面に埋込チャネル領域８が形成され、その上にゲート絶
縁膜１０およびｐ+ポリシリコンゲート電極１６が形成
され、拡散層上にｎ+ソース／ドレイン領域１８が形成
された構造を有する。
【００２８】埋込チャネル型ｐＭＯＳはｎウェル５の表
面に埋込チャネル領域９が形成され、その上にゲート絶
縁膜１０およびｎ+ポリシリコンゲート電極１７が形成
され、拡散層上にｐ+ソース／ドレイン領域１９が形成
された構造を有する。
面に埋込チャネル領域９が形成され、その上にゲート絶
縁膜１０およびｎ+ポリシリコンゲート電極１７が形成
され、拡散層上にｐ+ソース／ドレイン領域１９が形成
された構造を有する。
【００２９】以下、本発明の表面チャネル型ＭＯＳと埋
込チャネル型ＭＯＳの製造方法について図１及び図２を
用いて説明する。
込チャネル型ＭＯＳの製造方法について図１及び図２を
用いて説明する。
【００３０】図１（Ａ）に示すように、ｐ型シリコン基
板１上に素子分離領域２を形成し、犠牲酸化膜３を成長
後、ｎＭＯＳ形成領域にｐウェル４、ｐＭＯＳ形成領域
にｎウェル５を形成する。
板１上に素子分離領域２を形成し、犠牲酸化膜３を成長
後、ｎＭＯＳ形成領域にｐウェル４、ｐＭＯＳ形成領域
にｎウェル５を形成する。
【００３１】その後、ｐウェル４上の表面チャネル型ｎ
ＭＯＳを形成する領域に、しきい値制御の為の第１ボロ
ン注入を行い、表面の不純物濃度をよりｐ型化してｎＭ
ＯＳ表面チャネル領域６を形成する。同様に、ｎウェル
５上の表面チャネル型ｐＭＯＳ形成領域に、しきい値制
御の為の第１ヒ素注入を行い、表面の不純物濃度をより
ｎ型化してｐＭＯＳ表面チャネル領域７を形成する。
ＭＯＳを形成する領域に、しきい値制御の為の第１ボロ
ン注入を行い、表面の不純物濃度をよりｐ型化してｎＭ
ＯＳ表面チャネル領域６を形成する。同様に、ｎウェル
５上の表面チャネル型ｐＭＯＳ形成領域に、しきい値制
御の為の第１ヒ素注入を行い、表面の不純物濃度をより
ｎ型化してｐＭＯＳ表面チャネル領域７を形成する。
【００３２】次に、ｐウェル４上の埋込チャネル型ｎＭ
ＯＳ形成領域に、しきい値制御のための第２ヒ素注入を
行い、シリコン表面から５０〜１５０ｎｍの深さにｐウ
ェル４をｎ型に打ち返して形成したｎＭＯＳ埋込チャネ
ル領域８を形成する。同様に、ｎウェル５上の埋込チャ
ネルｐＭＯＳ形成領域に、しきい値制御のための第２ボ
ロン注入を行い、シリコン表面から５０〜１５０ｎｍの
深さにｎウェル５をｐ型に打ち返して形成したｐＭＯＳ
埋込チャネル領域９を形成する。
ＯＳ形成領域に、しきい値制御のための第２ヒ素注入を
行い、シリコン表面から５０〜１５０ｎｍの深さにｐウ
ェル４をｎ型に打ち返して形成したｎＭＯＳ埋込チャネ
ル領域８を形成する。同様に、ｎウェル５上の埋込チャ
ネルｐＭＯＳ形成領域に、しきい値制御のための第２ボ
ロン注入を行い、シリコン表面から５０〜１５０ｎｍの
深さにｎウェル５をｐ型に打ち返して形成したｐＭＯＳ
埋込チャネル領域９を形成する。
【００３３】次に図１（Ｂ）に示すように、犠牲酸化膜
３を除去後、ゲート酸化膜１０を成長し、さらにボロン
ドープポリシリコン１１を成長した後、フォトリソグラ
フィー工程を経てレジストをパターニングして表面チャ
ネル型ｎＭＯＳ領域上のボロンドープポリシリコン１
１、および埋込チャネル型ｐＭＯＳ領域上のボロンドー
プポリシリコン１１中に選択的にリンを注入する。ボロ
ンドープポリシリコン１１中のボロン濃度が１×１０20
ｃｍ-3の場合、リンを５×１０15ｃｍ-2注入することに
より、リンが注入された部分はｎ+型する。
３を除去後、ゲート酸化膜１０を成長し、さらにボロン
ドープポリシリコン１１を成長した後、フォトリソグラ
フィー工程を経てレジストをパターニングして表面チャ
ネル型ｎＭＯＳ領域上のボロンドープポリシリコン１
１、および埋込チャネル型ｐＭＯＳ領域上のボロンドー
プポリシリコン１１中に選択的にリンを注入する。ボロ
ンドープポリシリコン１１中のボロン濃度が１×１０20
ｃｍ-3の場合、リンを５×１０15ｃｍ-2注入することに
より、リンが注入された部分はｎ+型する。
【００３４】次に図１（Ｃ）に示すように、ポリシリコ
ン１１をエッチングしてゲート電極を形成するが、表面
チャネル型ｎＭＯＳおよび埋込チャネル型ｐＭＯＳには
リンドープポリシリコンゲート電極１２が、表面チャネ
ル型ｐＭＯＳおよび埋込チャネル型ｎＭＯＳにはボロン
ドープポリシリコンゲート電極１３がそれぞれ形成され
る。
ン１１をエッチングしてゲート電極を形成するが、表面
チャネル型ｎＭＯＳおよび埋込チャネル型ｐＭＯＳには
リンドープポリシリコンゲート電極１２が、表面チャネ
ル型ｐＭＯＳおよび埋込チャネル型ｎＭＯＳにはボロン
ドープポリシリコンゲート電極１３がそれぞれ形成され
る。
【００３５】次に図２（Ｄ）に示すように、表面チャネ
ル型ｎＭＯＳのリンドープポリシリコンゲート電極１２
上と拡散層形成領域、埋込チャネル型ｎＭＯＳの拡散層
形成領域、埋込チャネル型ｐＭＯＳのリンドープポリシ
リコンゲート電極１２上に選択的にＳＤヒ素注入を行
う。
ル型ｎＭＯＳのリンドープポリシリコンゲート電極１２
上と拡散層形成領域、埋込チャネル型ｎＭＯＳの拡散層
形成領域、埋込チャネル型ｐＭＯＳのリンドープポリシ
リコンゲート電極１２上に選択的にＳＤヒ素注入を行
う。
【００３６】この時、埋込チャネル型ｎＭＯＳのボロン
ドープポリシリコンゲート電極１３を覆うレジスト（ゲ
ート電極へのイオン注入防止用の遮蔽膜となる）は、ｎ
+ソース／ドレイン領域１８がボロンドープポリシリコ
ンゲート電極１３に対してオフセットにならないように
ボロンドープポリシリコンゲート電極１３のエッジから
一定のマージンをもって内側に位置している。
ドープポリシリコンゲート電極１３を覆うレジスト（ゲ
ート電極へのイオン注入防止用の遮蔽膜となる）は、ｎ
+ソース／ドレイン領域１８がボロンドープポリシリコ
ンゲート電極１３に対してオフセットにならないように
ボロンドープポリシリコンゲート電極１３のエッジから
一定のマージンをもって内側に位置している。
【００３７】また、埋込チャネル型ｐＭＯＳの拡散層を
覆うレジストは、ＳＤヒ素が拡散層に入らないようにす
るため、リンドープポリシリコンゲート電極１２のエッ
ジから一定のマージンをもって内側に位置している。
覆うレジストは、ＳＤヒ素が拡散層に入らないようにす
るため、リンドープポリシリコンゲート電極１２のエッ
ジから一定のマージンをもって内側に位置している。
【００３８】次に図２（Ｅ）に示すように、表面チャネ
ル型ｐＭＯＳのボロンドープポリシリコンゲート電極１
３上と拡散層形成領域、埋込チャネル型ｐＭＯＳの拡散
層形成領域、埋込チャネルｎＭＯＳのボロンドープポリ
シリコンゲート電極１３上に選択的にＳＤボロン注入を
行う。
ル型ｐＭＯＳのボロンドープポリシリコンゲート電極１
３上と拡散層形成領域、埋込チャネル型ｐＭＯＳの拡散
層形成領域、埋込チャネルｎＭＯＳのボロンドープポリ
シリコンゲート電極１３上に選択的にＳＤボロン注入を
行う。
【００３９】この時、埋込チャネル型ｐＭＯＳのリンド
ープポリシリコンゲート電極１２を覆うレジスト（ゲー
ト電極へのイオン注入防止用の遮蔽膜となる）は、ｐ+
ソース／ドレイン領域１９がリンドープポリシリコンゲ
ート電極１２に対してオフセットにならないようにリン
ドープポリシリコンゲート電極１２のエッジから一定の
マージンをもって内側に位置している。
ープポリシリコンゲート電極１２を覆うレジスト（ゲー
ト電極へのイオン注入防止用の遮蔽膜となる）は、ｐ+
ソース／ドレイン領域１９がリンドープポリシリコンゲ
ート電極１２に対してオフセットにならないようにリン
ドープポリシリコンゲート電極１２のエッジから一定の
マージンをもって内側に位置している。
【００４０】また、埋込チャネル型ｎＭＯＳの拡散層を
覆うレジストは、ＳＤボロンが拡散層に入らないように
するため、ボロンドープポリシリコンゲート電極１３の
エッジから一定のマージンをもって内側に位置してい
る。
覆うレジストは、ＳＤボロンが拡散層に入らないように
するため、ボロンドープポリシリコンゲート電極１３の
エッジから一定のマージンをもって内側に位置してい
る。
【００４１】次に図２（Ｆ）に示すように、熱処理を行
ってヒ素およびボロンの活性化を行う。
ってヒ素およびボロンの活性化を行う。
【００４２】この結果、表面チャネル型ｎＭＯＳおよび
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのリンドープポリシリコン
ゲート電極１２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極１４となり、表面チャネル型ｐＭＯＳの
ボロンドープポリシリコンゲート電極１３にはＳＤボロ
ンが追加されてｐ+ポリシリコンゲート電極１５とな
り、埋込チャネル型ｎＭＯＳのボロンドープポリシリコ
ンゲート電極１３にはＳＤボロンが追加されてｐ+ポリ
シリコンゲート電極１６となり、埋込チャネル型ｐＭＯ
Ｓのリンドープポリシリコンゲート電極１２にはＳＤヒ
素が追加されてｎ+ポリシリコンゲート電極１７とな
る。
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのリンドープポリシリコン
ゲート電極１２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極１４となり、表面チャネル型ｐＭＯＳの
ボロンドープポリシリコンゲート電極１３にはＳＤボロ
ンが追加されてｐ+ポリシリコンゲート電極１５とな
り、埋込チャネル型ｎＭＯＳのボロンドープポリシリコ
ンゲート電極１３にはＳＤボロンが追加されてｐ+ポリ
シリコンゲート電極１６となり、埋込チャネル型ｐＭＯ
Ｓのリンドープポリシリコンゲート電極１２にはＳＤヒ
素が追加されてｎ+ポリシリコンゲート電極１７とな
る。
【００４３】本実施例の製造方法においても従来の製造
方法と同様、埋込チャネル型ｎＭＯＳのｐ+ポリシリコ
ンゲート電極１６の両端にはＳＤヒ素が注入され、かつ
ＳＤボロンが注入されない領域が存在する。しかしなが
ら、あらかじめボロンがドーピングされているためこれ
らの領域はｐ+型を保つことができる。従って、従来の
製造方法で見られるようなゲート電極中央と端でのしき
い値の相違は生じない。また層抵抗の上昇も見られな
い。さらにシリサイド化する場合の問題も生じない。同
様なことは埋込チャネル型ｐＭＯＳのｎ+ポリシリコン
ゲート電極１７にも言える。
方法と同様、埋込チャネル型ｎＭＯＳのｐ+ポリシリコ
ンゲート電極１６の両端にはＳＤヒ素が注入され、かつ
ＳＤボロンが注入されない領域が存在する。しかしなが
ら、あらかじめボロンがドーピングされているためこれ
らの領域はｐ+型を保つことができる。従って、従来の
製造方法で見られるようなゲート電極中央と端でのしき
い値の相違は生じない。また層抵抗の上昇も見られな
い。さらにシリサイド化する場合の問題も生じない。同
様なことは埋込チャネル型ｐＭＯＳのｎ+ポリシリコン
ゲート電極１７にも言える。
【００４４】また、表面チャネル型ｎＭＯＳのｎ+ポリ
シリコンゲート電極１４に含まれるｎ型の不純物量は従
来例に比べ多くなる。この結果、ｎ+ポリシリコンゲー
ト電極１４とｐウェル４間に正の電圧を加えて反転層を
形成する場合、ゲート絶縁膜１０とｎ+ポリシリコンゲ
ート電極１４界面においてポリシリコン電極側に広がる
空乏層幅を小さくすることができる。この結果ゲート容
量が増加しオン電流が増大する。 （第２実施例）図３及び図４に本発明の第２実施例によ
る表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造
方法を用いた製造工程を示す断面図を示す。
シリコンゲート電極１４に含まれるｎ型の不純物量は従
来例に比べ多くなる。この結果、ｎ+ポリシリコンゲー
ト電極１４とｐウェル４間に正の電圧を加えて反転層を
形成する場合、ゲート絶縁膜１０とｎ+ポリシリコンゲ
ート電極１４界面においてポリシリコン電極側に広がる
空乏層幅を小さくすることができる。この結果ゲート容
量が増加しオン電流が増大する。 （第２実施例）図３及び図４に本発明の第２実施例によ
る表面チャネル型ＭＯＳと埋込チャネル型ＭＯＳの製造
方法を用いた製造工程を示す断面図を示す。
【００４５】図３（Ａ）に示す製造工程は図１（Ａ）に
示す製造工程と全く同様の手順で行われる。
示す製造工程と全く同様の手順で行われる。
【００４６】次に図３（Ｂ）に示すように、犠牲酸化膜
３を除去後、ゲート酸化膜１０を成長し、さらにボロン
ドープポリシリコン１１を成長した後、フォトリソグラ
フィー工程を経てレジストをパターニングして表面チャ
ネル型ｎＭＯＳ領域上のボロンドープポリシリコン１
１、および埋込チャネル型ｐＭＯＳ領域上のボロンドー
プポリシリコン１１中に選択的にリンを注入する。ボロ
ンドープポリシリコン１１中のボロン濃度は第１の実施
例よりも高くしておき２×１０20ｃｍ-3とし、リンの注
入量も１×１０16ｃｍ-2と高くする。
３を除去後、ゲート酸化膜１０を成長し、さらにボロン
ドープポリシリコン１１を成長した後、フォトリソグラ
フィー工程を経てレジストをパターニングして表面チャ
ネル型ｎＭＯＳ領域上のボロンドープポリシリコン１
１、および埋込チャネル型ｐＭＯＳ領域上のボロンドー
プポリシリコン１１中に選択的にリンを注入する。ボロ
ンドープポリシリコン１１中のボロン濃度は第１の実施
例よりも高くしておき２×１０20ｃｍ-3とし、リンの注
入量も１×１０16ｃｍ-2と高くする。
【００４７】次に図３（Ｃ）に示すように、ポリシリコ
ン１１をエッチングしてゲート電極を形成するが、表面
チャネル型ｎＭＯＳおよび埋込チャネル型ｐＭＯＳには
リンドープポリシリコンゲート電極１２が、表面チャネ
ル型ｐＭＯＳおよび埋込チャネル型ｎＭＯＳにはボロン
ドープポリシリコンゲート電極１３がそれぞれ形成され
る。
ン１１をエッチングしてゲート電極を形成するが、表面
チャネル型ｎＭＯＳおよび埋込チャネル型ｐＭＯＳには
リンドープポリシリコンゲート電極１２が、表面チャネ
ル型ｐＭＯＳおよび埋込チャネル型ｎＭＯＳにはボロン
ドープポリシリコンゲート電極１３がそれぞれ形成され
る。
【００４８】次に図４（Ｄ）に示すように、表面チャネ
ル型ｐＭＯＳおよび埋込チャネル型ｐＭＯＳの全面をレ
ジストで覆った後、表面チャネル型ｎＭＯＳおよび埋込
チャネル型ｎＭＯＳの全面に選択的にＳＤヒ素注入を行
う。この時、ＳＤヒ素の注入量は２×１０15ｃｍ-2以下
とする。
ル型ｐＭＯＳおよび埋込チャネル型ｐＭＯＳの全面をレ
ジストで覆った後、表面チャネル型ｎＭＯＳおよび埋込
チャネル型ｎＭＯＳの全面に選択的にＳＤヒ素注入を行
う。この時、ＳＤヒ素の注入量は２×１０15ｃｍ-2以下
とする。
【００４９】次に図４（Ｅ）に示すように、表面チャネ
ル型ｎＭＯＳおよび埋込チャネル型ｎＭＯＳの全面をレ
ジストで覆った後、表面チャネル型ｐＭＯＳおよび埋込
チャネル型ｐＭＯＳの全面を選択的にＳＤボロン注入を
行う。この時、ＳＤボロンの注入量は２×１０15ｃｍ-2
以下とする。
ル型ｎＭＯＳおよび埋込チャネル型ｎＭＯＳの全面をレ
ジストで覆った後、表面チャネル型ｐＭＯＳおよび埋込
チャネル型ｐＭＯＳの全面を選択的にＳＤボロン注入を
行う。この時、ＳＤボロンの注入量は２×１０15ｃｍ-2
以下とする。
【００５０】次に図４（Ｆ）に示すように、熱処理を行
ってヒ素およびボロンの活性化を行う。
ってヒ素およびボロンの活性化を行う。
【００５１】この結果、表面チャネル型ｎＭＯＳおよび
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのリンドープポリシリコン
ゲート電極１２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極１４となり、表面チャネル型ｐＭＯＳの
ボロンドープポリシリコンゲート電極１３にはＳＤボロ
ンが追加されてｐ+ポリシリコンゲート電極１５とな
る。埋込チャネル型ｎＭＯＳのボロンドープポリシリコ
ンゲート電極１３にはＳＤヒ素が追加されるが、ＳＤヒ
素で導入されるヒ素濃度よりも、元々ポリ中にドープし
てあるボロンの濃度が十分高いためｐ+が保たれ、ｐ+ポ
リシリコンゲート電極１６となる。また埋込チャネル型
ｐＭＯＳのリンドープポリシリコンゲート電極１２には
ＳＤボロンが追加されるが、ＳＤボロンで導入されるボ
ロン濃度よりも、元々ポリ中にドープしてあるリンの濃
度が十分高いためｎ+が保たれ、ｎ+ポリシリコンゲート
電極１７となる。
埋込チャネル型ｎＭＯＳのｎ+ソース／ドレイン領域１
８、表面チャネル型ｐＭＯＳおよび埋込チャネル型ｐＭ
ＯＳのｐ+ソース／ドレイン領域１９が形成される。ま
た、表面チャネル型ｎＭＯＳのリンドープポリシリコン
ゲート電極１２にはＳＤヒ素が追加されてｎ+ポリシリ
コンゲート電極１４となり、表面チャネル型ｐＭＯＳの
ボロンドープポリシリコンゲート電極１３にはＳＤボロ
ンが追加されてｐ+ポリシリコンゲート電極１５とな
る。埋込チャネル型ｎＭＯＳのボロンドープポリシリコ
ンゲート電極１３にはＳＤヒ素が追加されるが、ＳＤヒ
素で導入されるヒ素濃度よりも、元々ポリ中にドープし
てあるボロンの濃度が十分高いためｐ+が保たれ、ｐ+ポ
リシリコンゲート電極１６となる。また埋込チャネル型
ｐＭＯＳのリンドープポリシリコンゲート電極１２には
ＳＤボロンが追加されるが、ＳＤボロンで導入されるボ
ロン濃度よりも、元々ポリ中にドープしてあるリンの濃
度が十分高いためｎ+が保たれ、ｎ+ポリシリコンゲート
電極１７となる。
【００５２】以上に示した第２の実施例では、ゲート電
極上にレジストを開口したり、残したりする必要がない
ため、特に微細なゲート長を有する埋込チャネル型ＭＯ
Ｓが形成しやすいというメリットがある。
極上にレジストを開口したり、残したりする必要がない
ため、特に微細なゲート長を有する埋込チャネル型ＭＯ
Ｓが形成しやすいというメリットがある。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極形成後にゲート電極の導電型と逆導電型の不
純物が導入されても、ゲート電極の導電型を維持するこ
とができ、ゲート電極中央と端でのしきい値の相違や、
層抵抗の上昇を抑制することができる。さらにシリサイ
ド化する場合の問題も生じない。。
ゲート電極形成後にゲート電極の導電型と逆導電型の不
純物が導入されても、ゲート電極の導電型を維持するこ
とができ、ゲート電極中央と端でのしきい値の相違や、
層抵抗の上昇を抑制することができる。さらにシリサイ
ド化する場合の問題も生じない。。
【００５４】また、表面チャネル型のゲート電極に含ま
れる不純物量は従来例に比べ多くなるので、例えばｎ+
ポリシリコンゲート電極とｐウェル間に正の電圧を加え
て反転層を形成する場合、ゲート絶縁膜とｎ+ポリシリ
コンゲート電極界面においてポリシリコン電極側に広が
る空乏層幅を小さくすることができ、この結果ゲート容
量が増加しオン電流が増大する。
れる不純物量は従来例に比べ多くなるので、例えばｎ+
ポリシリコンゲート電極とｐウェル間に正の電圧を加え
て反転層を形成する場合、ゲート絶縁膜とｎ+ポリシリ
コンゲート電極界面においてポリシリコン電極側に広が
る空乏層幅を小さくすることができ、この結果ゲート容
量が増加しオン電流が増大する。
【図１】本発明の第１実施例による表面チャネル型ＭＯ
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
【図２】本発明の第１実施例による表面チャネル型ＭＯ
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
【図３】本発明の第２実施例による表面チャネル型ＭＯ
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
【図４】本発明の第２実施例による表面チャネル型ＭＯ
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
Ｓと埋込チャネル型ＭＯＳの製造方法を用いた製造工程
を示す断面図である。
【図５】従来の製造方法による表面チャネル型ＭＯＳと
埋込チャネル型ＭＯＳの製造方法の製造工程を示す断面
図である。
埋込チャネル型ＭＯＳの製造方法の製造工程を示す断面
図である。
【図６】従来の製造方法による表面チャネル型ＭＯＳと
埋込チャネル型ＭＯＳの製造方法の製造工程を示す断面
図である。
埋込チャネル型ＭＯＳの製造方法の製造工程を示す断面
図である。
１ ｐ型シリコン基板 ２ 素子分離領域 ３ 犠牲酸化膜 ４ ｐウェル ５ ｎウェル ６ 表面チャネル領域 ７ 表面チャネル領域 ８ 埋込チャネル領域 ９ 埋込チャネル領域 １０ ゲート絶縁膜 １１ ボロンドープポリシリコン １２ リンドープポリシリコンゲート電極 １３ ボロンドープポリシリコンゲート電極 １４ ｎ+ポリシリコンゲート電極 １５ ｐ+ポリシリコンゲート電極 １６ ｐ+ポリシリコンゲート電極 １７ ｎ+ポリシリコンゲート電極 １８ ｎ+ソース／ドレイン領域 １９ ｐ+ソース／ドレイン領域
Claims (2)
- 【請求項１】 同一基板上に、第一導電型の表面チャネ
ル型絶縁ゲート電界効果トランジスタと埋込チャネル型
絶縁ゲート電界効果トランジスタ、および第二導電型の
表面チャネル型絶縁ゲートトランジスタと埋込チャネル
型絶縁ゲート電界効果トランジスタ、を有する半導体装
置の製造方法において、 前記第一導電型の表面チャネル型絶縁ゲート電界効果ト
ランジスタと前記第二導電型の埋込チャネル型絶縁ゲー
ト電界効果トランジスタとの各ゲート電極を構成する多
結晶半導体層がパターニングされる前に第一導電型の不
純物を導入し、かつ前記第二導電型の表面チャネル型電
界効果トランジスタと前記第一導電型の埋込チャネル型
絶縁ゲート電界効果トランジスタとの各ゲート電極を構
成する多結晶半導体層がパターニングされる前に第二導
電型の不純物を導入することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第一及び第二導電型の埋込チャネル
型絶縁ゲート電界効果トランジスタのソースドレイン領
域形成のための不純物イオン注入時に、ゲート電極上に
該不純物イオンが注入されないように遮蔽膜を設けたこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
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