TWI280663B - Semiconductor device and manufacturing method for the same - Google Patents

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Kazushi Naruse
Hideyuki Ishikawa
Yasuhiko Okayama
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Description

1280663 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法。更詳述之，本 發明係關於含有使用於電力用之高耐壓用途之DMOS{橫向 擴散 MOS(Laterally Diffused MOS，以下記載為LDMOS)或 縱向擴散 MOS(Vertical Diffused MOS，以下記載為 VDMOS)} 之半導體裝置及其製造方法。 【先前技術】 眾所皆知，DMOS為一個含有電力用之高耐壓電路之積 體電路中之高耐壓電晶體。以往，係以自己整合性製造出 此DMOS之本體部分（通道部分）。藉由此製造法之步驟係 由於可與邏輯電路MOS之製造步驟之步驟並用，特別以往 常使用於混合邏輯電路MOS與DMOS之半導體裝置之製 造。 於圖7(a)〜(e)簡單例示以往DMOS中，LDMOS之製造方 法。首先，藉由習知之CMOS製程之製造順序，於半導體 基板410(Si基板）中形成N井411，其次形成閘極介電膜440 與閘極電極441(圖7(a))。圖7(a)中，430為場氧化膜。 然後，於光阻420之源極側設置開口部，將源極側之閘 極電極端作為光罩，且於本體部分植入雜質離子獲得本體 植入層414，再藉由以1000°C以上之高温熱擴散其雜質離 子而形成本體部分41 5(圖7(c)與（d))。 此時，因雜質之等方擴散，往橫向伸展之雜質係對閘極 電極441自己整合性可於閘極電極441下形成DMOS之通道 103311.doc 1280663 部（圖7(e)之A部分）。 其後’藉由習知之製造順序形成N+擴散層417盥418, 形成p+接觸層416°更進—步’形成層間絶緣膜偏接著开, 成金屬配線470。藉由以上步驟，製造LDM〇s。圖7⑷ 中，442為側牆分隔物、你493各為源極端子、間極端子 及汲極端子。 [發明所欲解決之問題] 但是於以往使用自己整合性形成LDM〇S2方法中，有 以下所示之幾個問題點。 ⑴於本體部分植人雜質後，由於必需藉由對閘極電極 下之l_t以上高温且長時間熱處理之驅人擴散步驟，藉 由熱處理再分布植人雜質，分布有斷層之問題。特別^ LDMOS之部分往橫向擴散之雜質分布係由㈣成通道領 域，故於細微之元件（一般為丨.0 μιη#下之通道長度）中， 特別無法乎視因熱擴散搖晃所造成分布。因此，上述方法 為臨限值電壓、通電電阻等之重要特性也容易斷層之製造 方法。 Χ 圖8係例示藉由熱擴散形成Ν通道型LDM〇s之本體部分 時之分布。本體部分係由於P型雜質僅往橫向擴散，故有 必要形成分布。此時，基板表面必需確保N井之N型雜質 濃度以上之P型雜質濃度（圖中之幻。由於α含有熱擴散之 斷層要因，故有必要把α控制為較大值。加上為確保Ν井與 Ν+源極間之衝穿耐壓，必需確保高Ρ型雜質濃度，故使Ρ 聖雜貝也從其面高濃度擴散，其結果本體部分之表面Ρ型 103311.doc 1280663 濃度α也有變高之傾向。 另外，α—變大LDMOS之臨限值Vth也變大，實效性地 飽和領域為下記（1)式所示；線形領域為下記（2)式所示之 LDMOS之驅動電流Id，係伴隨Vgs-Vth(Vgs :閘極電壓）之 值變小，飽和領域•線形領域也都必需變小。 [數1] .Jd^fi{ygs-Vtk)2 但 β:'μ^·(：οχ ⑴式
Jd = fii^Vgs-Vth)Vds~Vds2^ (Vds :汲極電壓） {2)式 因此，可獲得較大之驅動電流、亦即形成較小通電電阻 之LDMOS在原理上較有因難。具體說明之，在通道長度 為1.0 μηι以下之LDMOS中，係難以將Vth設定為1_0 V以 下。 (2) 於自己整合方式中，植入本體部分時，植入能量因 受到做為植入光罩之閘極電極厚度之限制，故於深度方向 之分布乃有限度。 (3) 同時製造既存之邏輯電路MOS與LDMOS時，藉由熱 擴散形成LDMOS之本體部分之方法，係由於熱擴散步驟 乃變動既存之邏輯電路MOS特性，故有必要調整邏輯電路 MOS之特性、或再設計設計電路。 (4) 於上述（3)中，為了不變動邏輯電路MOS特性，係必 需以另外之步驟形成LDMOS與邏輯電路MOS之閘極電 極，導致增大步驟。
圖示此（3)與（4)之問題者為圖9(a)與（b)。於進行LDMOS 103311.doc 1280663
之本體部分與邏輯電路MOS之臨限值調整用植入之後， 同時形成兩MOS之閘極電極414(圖9(a))，之後進行形成 LDMOS本體部分之熱擴散，已植入完畢之邏輯電路以〇8 臨限值調整用植入之雜質乃，擴散，導致臨限值等之特性 變動（圖9(b))。為了避免邏輯電路M〇s之特性變動，事先 實施LDMOS部分之閘極電極形成與本體部分形成之熱處 理之後，由於必需實施邏輯電路訄〇8之臨限值調整用植 入與閘極電極形成，故導致增大步驟。圖9(&)與（b)中， 45 0與45 1為植入層、452為特性變動之部分。 作為回避（1)與（2)之問題之方法，係可舉出摩拖羅拉之 製造方法（特開平11-354793號公報：專利文件以圖 10(a)〜(d))。藉由此方法，於使用於自己整合之光罩，嗖 置取代閘極電極且事先厚度不同之介電體層…，進行形 成本體部分415，其後形成閘極電極441。 中，由於也使用自己整合與熱擴散之製造方二= 完全解決前述之（1)與（2)之問題。 [專利文件1]特開平u_354793號公報 【發明内容】 如此藉由本發明，係提供—種半導體裝置，其特微令 含有⑷於形成於半導體基板之主表面之第_導電型^ 之特定領域’ ϋ由複數次進行使植人量、植人能量或译 者皆不同之第二導電型之雜f離子之植人，形成蘭阶 本體部分之步驟’與(b)至少於井内之開極電極形成領, 之+導體基板上形成閘極介電膜’該閘極介電膜上以處 103311.doc 1280663 過本體部分端部之古^上 方式形成閘極電極之步驟，盥（）蕤 第一導電型之雜質離子夕始 /、（C)糟由 外 、離子之植入，於閘極電極之兩側形成 第一導電型之擴耑 ^ ^ 八文層^驟（但擴散層之至少一方乃形成於 本體部内），與於士贼μ、 成、 );本體σρ为内，植入比本體部分 濃度更高濃度之箆-道爺⑴ 負 弟一導電型之雜質，形成第二導電型之 接觸層之步驟。 並且’藉由本發明係可提供-種半導體裝置，其特微俜 含有於形成於半導妒其姑十+生 文係 千V體基板之主表面之第一導電型之 定領域所形成之第-暮雷刑+ nA/r〜 w 昂一導電型之DMOS之本體部分，與 於半導體基板上之閘極介雷胺 , . 、 ’與以跨過本體部分端部之 方式於閘極"電膜上形成之閘極電極’與形成於閘極電極 兩側之半導體基板之主表面之第一導電型之擴散層…擴 散層之至少一方乃形成於(本體部内），與形成本體部分 内、比本體部分雜質濃度更高之第二導電型之接觸声本 體部分’係含有深度方向之本體部分與井之濃度差比半導 體基板表面之本體部分與井之濃度差更大之領域。 [發明之效果】 藉由多段植入離子形成DM0S之本體部分，為了獲得；,、 極-汲極之耐愿，及實現充分深入分布，可將熱處 入擴散步驟縮到最少。藉由此，可控制斷層較少之分布及 通道長度。此時’由於最小限制熱處理，故即使同二二 既存邏輯電路刪與DM0S，亦無需變動理論M〇k特 性。 、 另外，由&可獨立進行較深之植入離子之耐壓確保之調 103311.doc 11 1280663 整與較淺植入離子之臨限值電壓之控制，故可確保充分之 耐塵之同時’也可控制精度良好之臨限值電壓。 n ’於以往熱擴散之技術中’於耐壓確保中為了獲得 '必要深度之分布故必需進行高濃度之植入，但本發明中如 圖1所示，以少量劑量即可獲得較深入之分布，故可獲得 缺點較少、漏電較少之特性。 再者，由於不需以往所必需、Α了控制臨限值電邀之光 Φ 離子植入步驟，故可降低成本。 更進步，由於共用邏輯電路MOS之井及臨限值電壓控 制用之光罩，故可實現不用增加光罩即可共存邏輯電路 MOS與DMOS之半導體裝置。 另外，藉由同時形成高耐壓M0S之源極/汲極部之電場緩 和用擴散層與本體部分，也可實現與高耐壓M〇S2共存。 尚且，N通道型DMOS與N通道型既存邏輯電路]^[〇8及/ 或P通道型高耐壓M0S之間、p通道型1)?^〇8與1>通道型既 • 存邏輯電路M〇S及/或N通道型高耐壓M〇s之間，也可共用 步驟。 又，由於共用活性化DMOS本體部分之退火與擴散層活 性化之退火，故可實現簡略化步驟。 藉由上述，本發明中如圖1所示，由於可將α之斷層縮減 比圖8小，且也可縮小Vth之斷層，故可做成1〇 ν以下， 具體為Vth=0.5〜0·7 V。因此，可製造精度良好且通電電阻 小之DMOS。在與以往例之比較中，例如設計閘極電壓 Vgs = 3.3 V之情況，飽和領域中，對以往例（vth爿·5 v)本 103311.doc -12- 1280663 發明（Vth=0_7 V)係可比（1)公式，獲得約2倍之驅動電流 Id 〇 製造同一驅動電流之元件時，可將元件面積縮減約為 1 /2，而可大幅度縮小晶片面積。即使於線形領域（汲極電 壓Vds=0.1 V)，本發明係對於以往例可比公式獲得約 1.5倍之驅動電流。另外，由於可共用與形成半導體裝置 所必要之邏輯電路MOS之擴散或光罩，故可以低成本製造 含有低通電電阻之DMOS之半導體裝置。 【實施方式】 以下，說明本發明之半導體裝置。 首先，於半導體基板之主表面形成第1導電型之井，於 此第1導電型之井之特定領域，形成第2導電型之〇]^〇8之 本體部分。 在此作為半導體基板係若為使用於半導體裝置之者並無 特別限定者，例如舉出由矽、鍺等之元素半導體、以以、
GaAs、InGaAs、ZnSe、GaN等之化合物半導體所構成之容 積基板。另外，作為於表面具有半導體層之者係亦可使用 ，SOI(Sil1Con on Insulat〇r)基板、s〇s基板或多層 s〇i基板 等之各種練、玻帛或塑膠基板上具有半導體層之者。其 中最好為石夕基板或於表面形成石夕層之SOI基板等。半導 ，基板或半導體層，雖然些許產生於流動於内部之電流 量’但可為單結晶（例如藉由蟲晶長成所造成）、乡結晶或 非結晶之任一者。 〃人井與本體部分係各具有第一導電型與第二導電 103311.doc 1280663 型。第-導電型為卩型或 ^ ^ ^ ^ 第一導電型為與第1導雷开，j 相反之導電型。作為給 ^導電型 板之情況可舉出棚μ i半導體基板為石夕基 况：舉出蝴，作為給予η型之雜質可舉出。 另外，本體部分係具有深声 f 差’比於半導體基板表面之本體部 度 域(例如，Vth為0.7 v時為15伴以上二井广辰度差大之領 勹乃倍以上，但最好為2〜1〇倍）。 由於具備此領域，可獲得精度良 之DM0S。 -良好電阻較小、確保耐壓 曲本體邛分’係對於將半導體表面設定為對應於臨限值之 濃度（例如〜E17/cm3)，㈣交深位置具備可確㈣極犯擴散 〜NWe11間之耐塵之濃度領域（例如1E1 7〜5E1 8/cm3、N+擴散 下之本體擴散幅度〇·6〜1·5 μπι)，而控制每個。 因此，於深度方向必需確保耐壓部分之濃度為表面濃度 之1〜10倍左右，本體之深度約形成0·7〜2 μιη左右。 又’以多段植入形成本體之優點，係例如由於不使用驅 動器’故可舉出（1)可較淺、較濃形成本體，故易於設計本 體，（2)可縮小通道之長度。 本體部分之深度雖然可因應於半導體裝置之性能做適當 之變更，但通常為0.7〜2 μιη左右。另外，井之深度通常為 2〜8 μιη左右。 另外，本體之濃度設定係會影響LDMOS之耐壓，且本 體部之電阻也會對通電耐壓產成影響，但本發明中，由於 各自控制決定表面臨限值之植入與決定耐壓之植入，故有 利於本體之設計。 103311.doc -14- 128〇663 二本體部分之寬幅係可因應所期望dmos之通道長度 /疋例如2.2〜3 μιη左右。又，通道長度係+需藉由擴 政之驅動，例如可形成為G.2〜G.5 _。 曰井之寬幅雖然只要不防礙_〇8之功能並無特別限定， <最好為可包含本體部分、擴散層、接觸層及閘極電極下 之領域之寬幅。
、、且於半導體基板上具有閘極介電膜，與以跨過本體 部分端部之方式於閘極介電膜上形成之閘極電極。 閘極介電膜係通常為使用於半導體裝置之者並無特別限 定’例如可使时氧㈣、錢《等线賴；氧化紹 膜：氧化鈦膜、氧化鈕膜、氧化銓膜等之高介電體膜之單 層膜或積層膜。其中，以矽氧化膜最佳。閘極介電膜係例 仪成2 14 nm左右，但最佳為4〜9 nm左右之膜厚（閘極氧 化膜換算）。閘極介電膜係可僅形成於閘極電極正下，亦 可形成比閘極電極大（寬幅）。 閘極電極係以跨過本體部分端部之方式形成於閘極介電 膜上。閘極電極係通常若為使用於半導體裝置之者並無特 別之限定，可舉出導電膜例如多晶矽：銅、鋁等之金屬： 鎢、鈦、鈕等之高融點金屬：與高溶點金屬之矽化物 Salicide等之單層膜或積層膜等。 閘極電極之膜厚係例如以9〇〜3〇〇 nm&右之膜厚最適 當0 更進一步，於閘極電極兩側之半導體基板之主表面具有 第一導電型之擴散層。擴散層之雜質濃度最好為 103311.doc -15- 1280663 更進一步’如圖2(b)及⑷所示，因於閘極電極i4i端部形 成分離膜132，故可分離擴散層118。 IE 19〜5E20/cm 3左右之範圍 形成於本體部分内。擴散層 但如圖2(a)所示，可偏移一 。另外，擴散層之至少一方乃 雖然可整合於閘極電極兩端， 方或兩方之擴散層117與118。
圖2⑷〜⑷中’ m為半導體基板、lu為井、115為本體 部分、116為接觸層、117與118為擴散層、13〇為場氧化 膜、131與132為分離膜、141為閘極電極。 擴散層為LDMOS之情況，對應於源極/汲極。例如，或 者為VDMOS之情況，對應於源極或汲極之一方，未被選 擇侧之源極或汲極係通常設置於半導體基板之内面。 另外，於本體部分内具有比本體部分之雜質濃度較高之 第二導電型之接觸層。雜質濃度不高之情況，由於無法進 行原子之接合、接觸電阻變高、開啟耐壓降低，故不佳。 並且，接觸層之雜質濃度最好為比本體部分之雜質濃度高 100倍以上，但以500〜1000倍為最佳。 形成於本體部内之擴散層Π7與接觸層116，係如圖2(c) 所示亦可相互連接，如圖2(幻及（b)所示，亦可不相互連 接。於圖2(a)及（b)中，藉由於擴散層117與接觸層116間形 成分離膜131而分離兩層。又，於圖2(a)&(b)中，將擴散 層117作為源極使用，將擴散層丨18作為汲極使用。 本發明之半導體裝置係限定具有上記構造，並無特別限 定具體之構造。例如，可適用於LDMOS或VDMOS。 上述DMOS係可複數並列於半導體基板上。並例之樣式 103311.doc -16- 1280663 係無特別限定，可採用習知之揭 像式。其中，例如圖3(勾及 (b)所示，以接觸層116及擴散層 &增U 8為中心，以鏡子反轉 LDMOS之構造之方式並列即可。 稭由此構造，可於相鱗 之LDMOS間可共有接觸層116及 及鑛散層11 8，故可縮小 LDMOS之占有面積。 其次，說明本發明之半導體裝置之製造方法。 首先#由使植入里、植入能量或兩者不相同而複數進
行第二導電型之雜㈣子之植人’於形成於半導體基板主 表面之第-導+電型之井之特定領域形成DM⑽之本體部分 (步驟（a))。 植入次數係對應於希望形成本體部分之深度而設定。總 之較/木之情況則增加次數，較淺之情況則減少次數。例 如，本體部分之深度為〇·8〜1〇 μιη之情況，最好分3次進 行〇 在此。雜質離子之植入係從減低藉由通道効應之植入深 鲁纟斷層之觀點來看，最好從深處進行。因此，植入能量係 最好階段性縮小。 另外植入里係對於半導體基板表面之濃度，期望於深 度方向具備於深度方向與表面相等以上濃度之領域之本體 部分之情況，中間之植入係最好設定為不產生因與表面深 度部分之植入分布之濃度斷層所引起源極/汲極間漏電產 生之植入量。例如，對於最初與最後之植入量，中間之植 入量最好為0.5〜1倍左右。 更具體說明，雜質離子為硼離子之情況，最好進行 i03311.doc -17- 1280663 130 160 kev與 2〜5E13ions/cm2、60〜80 kev與3〜8E12ions/cm2及 20 〜30kev與 2 〜6E12i〇ns/cm2 之 3 次植入。 曲另外，藉由設定耐壓，有時會更於高濃度領域下追加低 :辰度之植入，進行本體與NwelI間之接合部之電場緩 和〇 特別於中間之離子植人，係各別控制vth控制用之植入 與耐壓確保用之植入而進行之情況，為了去除於兩植入領 或門之植入刀布之斷層（N_或p_之極端較薄之領域 (E〜16W))而f施。此植入之結果係可減低源極/沒極間 之漏電電流。 此步驟⑷係以-次之光罩規定前述特定領域，使用該光 罩複數-人（至少一次以上）植入第二導電型之雜質離子，並 且最好再退火處理。出认士 , ;有一 r人之光罩規定，故可削減光 罩之形成步驟。另外， 〜_。。。 此時退火之溫度最好為 广人’至少於井内之閘極電極形成領域之半導體基板上 形：閑電介電膜，並且以跨過本體部分端部 極介電膜上形成閘極電極（步驟⑽。 ”1電膜之形成方法，係可因應其種類做適 例如可舉出熱氧法、 、擇 CVE^、蒸鍍法、溶膠凝膠法等。閘 極電極之形成方法係 出CVD法、基鲈、去、/ ^ 適當選擇。例如可舉 …、鍍法、洛膠凝膠法等。 其次’藉由第_導電型之雜質 側於井與本體部分之声^ , ㈣電極兩 之表面層形成第一導電型之擴散層 103311.doc -18- 1280663 驟（C)) 〇 作為具體之植入條件，雜質離子為磷離子之情況， 15〜20 kev之植入能量與5Ε+14〜5Ε+1 5ions/cm 2之植入量。 最後，於本體部分内，植入比本體部分之雜質濃度高濃 度之第二導電型之雜質，形成第二導電型之接觸層（步驟 ⑷）。 作為具體之植入條件，雜質離子為硼離子之情況，最好 φ 為10〜20 kev之植入能量與5E+14〜5E+15ions/cm2之植入 量° 步驟（c)之後、（d)步驟之前，由於做退火處理故亦可同 時進行本體部分與擴散層之退火處理。此時之退火之温度 最好為700〜900°C之範圍。 尚且’ LDMOS中擴散層乃對應於源極及汲極。另外， 於VDMOS中擴散層係對應於源極或汲極之一方，未被選 擇之汲極或源極乃形成於半導體基板内面。 ® 更進步，本發明之製造方法係可適用於混合搭载邏輯 電路用MOS電晶體及/或高耐-M〇s晶體與〇湞〇8之半導體 裝置之製造。 具體說明之，半導體裝置係於與1)]^〇8相同之半導體美 板更進-步包含形成於第二導電型之井内之邏輯電路： MOS電晶體之情況，前述第-莫 月J 4弟一導電型之井乃可與前述本 部份同時時形成。另外，半導體裝置係更進一步包含，= 有第二導電型之源極或汲極之電場緩和用擴散層㈣二= 電型之通道之高耐壓M0S電晶體之情況，前述本體部分 103311.doc -19- 1280663 可與前述MOS電晶體之 ，及極之電場緩和用擴散層同 、： ㈣形成’可削減半導體裝置之製造步驟。 尚且’，輯電路用職電晶體與高耐壓咖電晶體，係 …特別限定，可採用任一習 白沃之構k。例如作為邏輯電路 用MOS電晶體，係可舉出 、 牛出於弟一導電型之井中具有源極/ 及極於源極與錄間之半導體基板上，介㈣極介電膜 作為高耐壓]y[〇S電晶體， MOS電晶體幾乎相同之構造 或汲極。 而具有閘極電極。源極/沒極係亦可具有咖構造。
雖然具有與前述邏輯電路用 ’但偏移閘極電極與源極及/ 更進一步，於已偏移之半導體基板之表面層，形成第二 導電型之源極及/或汲極之電場緩和用擴散層。 本發明之半導體裝置係可使用於電力用之高耐壓用途， 更具體說明之，可使用於前述用途中、輸出電晶體、開關 電晶體等。 (實施例） 以下，使用實施例更詳細說明本發明。 於以下之實施例中舉例N通道型LDMOS及VDMOS，但 並非限定於N通道型LDMOS及VDMOS，於P通道型LDMOS 及VDMOS中也可使用相同之實施。 實施例1 圖4(a)〜(m)為實施例1之半導體裝置之概略步驟剖面圖。 •步驟（a) 首先，如圖4(a)所示，於半導體基板（Si基板）110之井形 103311.doc -20- 1280663 成領域將3Ip+離子做成能量4〇〇 KeV、進行植入量 1E13k)ns/cm2之離子植入，藉由實施m〇〇C6小時之熱Z 理，形成Xj〜4 μιη、濃度2E16/cm3之。 地 其後，堆積SiNx膜，於元件分離領域使用具有開口部之 光罩除去SiNx膜。其次，將SiNx膜作為電晶體領域之氧化 保護膜使用，進行l〇5〇t：2小時之熱氧化處理，於元件分 離領域形成約600 nm之熱氧化膜（場氧化膜13〇)。其後， 全面剝離SiNx膜。另外，關於井形成與場氧化膜形成之步 驟順序即使交換也沒有問題。 其次，於半導體基板110上形成本體115之領域，設置具 有開口部之光阻120(圖4(b))。 其次，如圖4(c)〜(e)所示，為了形成本體部分115複數次 植入P型之雜質離子。圖4(c)〜(e)，112〜114係指第次之 本體植入層。 藉由實施例1，將離子種離子植入進行能量15〇 KeV植 入量 1〜5E13in〇s/cm2、能量 100 KeV植入量 5E12i〇ns/cm、 月包3：30 1^¥植入量1£12丨11〇5/(：1112之共計3次。 其次，如圖4(f)所示，為了活性化基板中之雜質，藉由 750°C30分進行退火處理，形成本體部分115。此時之熱處 理之温度係為了不使雜質擴散，為100(rc以下但最好為 700〜900 C左右之温度實施，故本體部分形成領域乃不受 到熱擴散之影響，結果更可精度良好控制LDMOS之通道 長度。 另外，此退火處理係也可與以下源極/汲極植入後為了 103311.doc -21 - 1280663 活性化雜質之退火共用。若共用，可削減1次退火步驟。 •步驟（b) 此退火處理後，如圖4(g)所示，按照通常之M〇s型電晶 體之形成方法，形成5 nm左右之LDMOS之閘極介電膜 140° 其後’如圖4(h)所示形成閘極電極141。 其次，如圖4(i)所示於閘極電極之側牆形成側牆分隔物 142。 •步驟（c) 其次，如圖4(j)所示，形成N+擴散層（源極/汲極）117與 118。 •步驟（d) 其次，進行形成以表面濃度為〜1E2〇/cm3左右，深度之 Xj為0·1〜0·2 μιη左左之p+接觸層116。 其後，如圖4(k)所示，作為層間絶緣膜ι6〇係形成氧化 膜100 nm與BPSG膜1 μπι之積層膜。然後，藉由9〇〇°ci〇分 之熱處理，進行源極/汲極植入之活性化與藉由BPSG膜之 迴焊之平坦化。 其次，形成接觸孔165(圖4(1))。 其次，形成金屬配線170。其後，經過層間絶緣膜、源 極端子191、閘極端子192、汲極端子193等之特定形成步 驟，可形成LDMOS(圖4(m))。 如圖4(m)所示，A部之長度為LDMOS之通道長度。A部 由於受到熱擴散之影響不大，故可高精度控制通道長度更 -22- 1280663 進一步控制臨限值。 實施例2 實施例2係於汲極領域之n井中形成本體部分之構造。本 體邛为係除了此構造以外，如圖4(m’）所示亦可形成於p井 中。 實施例3 圖5(a)〜(c)為同時形成邏輯電路用m〇S與LDMOS之時之 概略步驟剖面圖。 •步驟（a) 於圖5(a)中，於規定形成Ldm〇S之本體部分215之植入 領域之光阻220設置開口部之同時，也於邏輯電路M〇s之p 井2151之部分同時於光阻22〇設置開口部，實施植入雜 質。圖5(a)中，210為半導體基板、211為n井、212〜214各 為1到3次之本體植入層、23 〇為場氧化膜。 藉由上述步驟，將使用於形成LDMOS之第1〜3次之本體 植入層211〜213之光罩，可與形成邏輯電路M〇S之p井之光 罩供用’故可縮減光罩成本，且也可減少步驟次數。 其後’藉由退火處理形成邏輯電路M〇s之p井2151與 LDMOS本體部分215。（圖5(b)) •步驟（b)〜(d) 其次，形成閘極介電膜240、閘極電極241、側牆分隔物 242、N擴散層（源極/汲極）217與218、接觸層216(圖 5(c)) 〇
藉由上述步驟係可形成具有邏輯電路用M〇;s與LDm〇S 103311.doc -23- 1280663 之半導體裝置。 尚且，於閘極電極形成後，可附加以通常之CMOS形成 方法使用之 LDD(Light Dose Diffusion)步驟。 實施例4 圖6(a)〜(h)為實施例4之半導體裝置之概略步驟剖面圖。 •步驟（a) 首先，於半導體基板（Si基板）310之井形成領域，將31P+ ⑩ 離子做成能量1 80 KeV、進行植入量IE 13ions/cm2之植 入，藉由實施1200°C3小時之熱處理，形成Xj〜4 μπι、濃度 〜2E16/cm2之Ν井311，。其後，藉由固相擴散ν型之摻雜 劑’形成濃度〜lE20/cm3、深度Xj〜1 μηι之填埋N+擴散層 (汲極）317。並且，於其上堆積4 μπι之於Si接雜鱗之磊晶成 長膜’形成濃度〜2E16/cm3之N型磊晶膜311(圖6(a))。 其後，堆積SiNx膜於元件分離領域使用具有開口部之光 阻除去SiNx。然後，將SiNx膜作為電晶體領域之氧化保護 # 膜使用，進行1050°C2小時之熱氧化處理，於元件分離領 域形成約600 nm之熱氧化膜（場氧化膜33〇)。其後，全面 剝離SiNx膜。 其次，於半導體基板310上，於形成本體部分315領域設 置具有開口部之光阻320。更進—步，為了形成本體部分 315，複數次植入P型之雜質離子。圖6(b)中，312〜314為 各第1至第3次之本體植入層。 藉由實施例4,㈣子種之離子植入進行能量15〇㈣、 植入量 LBosW，能量 100 KeV、植入量 5Ei2k>ns/em2 103311.doc -24- 1280663 及月&夏30 KeV植入量iE12inos/cm2之共計3次（圖（b))。 其次’如圖6(c)所示，為了活性化基板中之雜質，藉由 進行750°C30分退火處理形成本體部分315。此時之熱處理 之温度係為了不使雜質擴散，為1〇〇(rc以下但最好為 700〜900 C左右之温度實施，故本體部分形成領域乃不受 到熱擴散之影響，結果更可精度良好控制之通道 長度。 另外，此退火處理係也可與擴散層形成用之活性化雜質 之退火共用。若共用，則可減少一次退火步驟。 •步驟（b) 此退火處理後，如圖6(d)所示按照通常之撾〇8型電晶體 之形成方法’形成5 nm左右之VDMOS之閘極介電膜340。 其後’如圖6(e)所示形成閘極電極34i。 其次’如圖6(f)所示，於閘極電極之側牆形成側牆分隔 物 342。 •步驟（c) 其次’如圖6(g)所示，形成表面濃度為〜1E2〇/cm3左右， 深度之Xj為〇el〜〇2 μιη左右之擴散層318(源極）。 •步驟（d) 其次’進行形成表面濃度為〜1Ε2〇/ cm3左右，深度之 Xj為0.1〜0.2 μηι左右之p+接觸層316。 其後’如圖6(h)所示，作為層間絶緣膜360係形成氧化 膜100 nm與BPSG膜1 μηι之積層膜。然後，藉由90(TC10分 之熱處理’進行擴散層318(源極）之活性化與藉由BPSG膜 103311.doc -25- 1280663 之迴焊之平坦化。 其次，形成金屬配線37卜然後，藉由研磨半導體基板 加内面’露出填㈣擴散層317，於半導體基板内面形成 電極370。其後，經過源極端子391、閘極端子、汲極 端子393等之特定形成步驟後，即可形成VDMOS圖6(h)。 實施例5 圖6(h’）為從Si基板表面側引出汲極之情況之實施例，於 φ N型磊晶膜311中形成為了引出矿擴散層317之矿擴散層 317’。N+擴散層317,係以lE19/cm3以上之濃度形成。 【圖式簡單說明】 圖1係例示本發明之N型LDMOS之本體部分之分布濃度 概念圖。 圖2(a)-(c)為本發明之DMOS之概略剖面圖。 圖3(a)、（b)為本發明之DMOS之概略剖面圖。 圖4(a)-(m’）為本發明之DMOS之概略步驟剖面圖 φ 圖5(aMc)為說明同時形成本發明之DMOS與邏輯電路 MOS之步驟之概略步驟剖面圖。 圖6(a)-(h’）為本發明之DMOS之概略步驟剖面圖。 圖7(a)-(e)為往之LDMOS之概略步驟剖面圖。 圖8例示以往N型LDMOS之本體部分之分布濃度概念 圖。 圖9(a)、（b)為說明同時形成以往之DMOS與邏輯電路 MOS之步驟之概略步驟剖面圖。 圖l〇(a)-(d)為說明同時形成以往之本發明之DMOS與邏 103311.doc -26- 1280663
輯電路MOS之步驟之概略步驟剖面圖。 【主要元件符號說明】 110, 210, 310, 410 半導體基板 111，211，311，，411 N井 112, 212, 312 第1次本體之植入層 113, 213, 313 第2次之本體植入層 114, 214, 314 第3次之本體植入層 115, 215, 315, 415 本體部分 117, 118, 217, 218, 317， 擴散層 317、318, 417, 418 116, 216, 316, 416 接觸層 120, 220, 320, 420 光阻 130, 230, 330, 430 場氧化膜 131，132 分離膜 140, 240, 340, 440 閘極介電膜 141，241，341，441 閘極電極 142, 242, 342, 442 側牆分隔物 160, 360, 460 層間絶緣膜 165 接觸孔 170, 370, 470 金屬配線 191，391，491 源極端子 192, 392, 492 閘極端子 193, 393, 493 沒極端子 2151 P井 103311.doc -27- 1280663 311 N型磊晶膜 370， 電極 414 本體植入層 450, 451 植入層 452 特性變動領域 453 介電體層 A LDMOS之通道長
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Claims (1)

1280663 十、申請專利範圍： 1·體裝置之製造方法，其特徵係包含⑷於形成於 導體土板之主表面之第一導電型之井之特定領域，藉 由複數-人進仃使植人量、植人能量或兩者皆不同之第二 ^電型之雜質離子之植人，形成D職之本 ^ 驟； y =至^於井内之閉極電極形成領域之半導體基板上形 =極：電膜’以跨過本體部分端部之方式於該閑極介 電膜上开> 成閘極電極之步驟，· (C)藉由第一導電型之雜皙雜 $之雜1離子之植入，於間極電極之 兩側开4弟-導電型之擴散層(但擴散 於本體部内）之步驟；及 形成 (d)於本體部分内，始 度之第二導電型之雜曾，:本體部分之雜質濃度更高濃 驟者。 ”、，形成第二導電型之接觸層之步 其中前述（a)步g 使用該光罩植〉 再由退火處理月 其申前述本體苟 2·如請求項1之半導體褒置之製造方法 係以-次之光軍規定前述特定之領域 至少2次以上第二導電型之雜質離子 成。 3. 如請求項1之半導體裝 分係於本體部分内包含㈣^方法’其中前述本雜 4. 如、》 Z、表面雜質濃度更高之領域 明求項1之丰導體裝置之 裝置係更進一牛It 、 法，其中前述半導 τ更進步具有形成於笫_道φ , 路用则電晶體，前述第二=¥電型之井内之邏輯 電型之井係與前述本體. 】〇3311 .d〇c 1280663 分同時形成。 5.如請求们之半導體裝置之製造方法，其中前述半導體 裝置係更進—步具有第二導電型之源極或沒極之電場緩 矛用擴放層與第一導電型之通道之高耐壓M〇s電晶體： 前述本體部分係與前述刪電晶體之源極或汲極之電場 缓和用擴散層同時形成。 6· 如請求項1之半導體裝置之製造方法’其中於⑷步驟 後、⑷步驟前’由於做退火處理故可㈣進行本體部分 與擴散層之退火處理。 7·如請求項2或6之半導體裝置之製造方法，其中退火處理 係以700〜900°C範圍之温度進行。 8. 一種半導體裝置，其特徵係包含於形成於半導體基板之 主表面之第一導電型之井之特定領域形成之第二導電型 之DMOS之本體部分：形成於半導體基板上之閘極介電 膜’與於閘極介電膜上以跨過本體部分端部之方式形成 之閘極電極：形成於閘極電極兩侧之半導體基板之^表 面之第-導電型之擴散層（但擴散層之至少一方乃形成於 本體部内广及形成本體部分内且比本體部分更高雜質濃 度之第二導電型之接觸層；其中 、 本體部分，係包含深度方向之本體部分與井之濃度差 比半導體基板表面之本體部分與井之濃度差更大之領 域。 9·如請求項8之半導體裝置，其中前述本體部分係對於半 導體基板表面之本體部分之濃度，於深度方向具有15倍 103311.doc l28〇663 以上濃度之領域。 10.如請求項8之半導體裝置，其中前述閘極電極兩側之擴 政層係源極及〉及極之任一者。 11 ·如請求項8之半導體裝置，其中前述閘極電極兩侧之擴 散層係源極及汲極之任一者，未被選擇之汲極及源極之 任一者係設置於半導體基板背面。
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