JPH08227998A - バックソースｍｏｓｆｅｔ - Google Patents

バックソースｍｏｓｆｅｔ

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JPH08227998A
JPH08227998A JP7031284A JP3128495A JPH08227998A JP H08227998 A JPH08227998 A JP H08227998A JP 7031284 A JP7031284 A JP 7031284A JP 3128495 A JP3128495 A JP 3128495A JP H08227998 A JPH08227998 A JP H08227998A
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Abstract

(57)【要約】 【目的】ＭＯＳＦＥＴの配線抵抗を低減して、大電流化
を可能にし、パワーＩＣでは、基板電位の変動を抑制し
てロジック部のノイズを低減する。 【構成】ｎ+ 基板１０１上のｐベース層１０２にｎ+ ソ
ース領域１０４、ｎドレインドリフト領域１０５および
ｎ+ ドレイン領域１０６を形成し、ｎ+ ソース領域１０
４とｎドレインドリフト領域１０５に挟まれたｐベース
層１０２の表面露出部の表面上にゲート酸化１０７を介
してゲート電極を設け、ｎ+ ドレイン領域１０６の表面
上にドレイン電極１１１を設け、ｎ+ ソース領域１０４
とｎ+基板１０１とを接続して、ｎ+ 基板１０１の裏面
にソース電極１１０を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワーＩＣのパワー素
子として、またディスクリート素子として、使用される
高耐圧パワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造
の電界効果トランジスタ）に関する。
【０００２】
【従来の技術】近年、高耐圧パワー素子とそれを制御す
るロジック部とを一つのチップ内に収めたパワーＩＣが
脚光を浴びている。従来のパワーＩＣの一例の断面図を
図１０に示す。図の左側部分はパワー素子部１０１５で
横型ＭＯＳＦＥＴの一部であり、図の右側部分はロジッ
ク部１０１４のＣＭＯＳトランジスタである。これらの
要素は、ｐ+ 基板１０１８上にエピタキシャル成長され
たｎ- ベース層１０２０の表面層に形成される。ｐ+ 基
板１０１８とｎ- ベース層１０２０との間に図のように
ｎ+ 埋め込み領域１０１９が形成される場合もある。先
ず図の左側部分において、ｎ- ベース層１０２０の表面
層にｐベース領域１００２が、そのｐベース領域１００
２の表面層にｎ+ ソース領域１００４が形成されてい
る。ｎ- ベース層１０２０の表面層にはまた、ｐベース
領域１００２から離して、ｎドレインドリフト領域１０
０５が、そのｎドレインドリフト領域１００５の表面層
にｎ+ ドレイン領域１００６が形成されている。ｎ+ ソ
ース領域１００４とｎ- ベース層１０２０とに挟まれた
ｐベース領域１００２の表面上にはゲート酸化膜１００
８を介して多結晶シリコンからなるゲート電極１００７
が設けられ、ｎ+ ソース領域１００４、ｎ+ ドレイン領
域１００６の表面上にはそれぞれＡｌ合金からなるソー
ス電極１０１０、ドレイン電極１０１１が設けられてい
る。 ｎドレインドリフト領域１００５の表面上には、
厚いＬＯＣＯＳ酸化膜１００９を介してゲート電極１０
０７が延長されている。ゲート電極１００７の上方およ
び側方には燐シリケートガラス（ＰＳＧ）等の絶縁膜１
０１２で覆われ、ソース電極１１１０と絶縁されてい
る。
【０００３】一方、ロジック部では、やはりｎ- ベース
層１０２０の表面層にｐ+ ソース領域１０２１、ｐ+ ド
レイン領域１０１２が形成され、これらの領域の表面上
のソース電極１０３１、ドレイン電極１０３２とゲート
酸化膜１０２９上のゲート電極１０２３によりｐチャネ
ル型ＭＯＳＦＥＴが構成され、またｎ- ベース層１０２
０の表面層に形成されたｐウェル領域１０２７の内部に
ｎ+ ソース領域１０２４、ｎ+ ドレイン領域１０２５が
形成され、これらの領域の表面上に設けられたソース電
極１０３３、ドレイン電極１０３４とゲート酸化膜１０
２９上のゲート電極１０２６によりｎチャネル型ＭＯＳ
ＦＥＴが構成されていて、ＣＭＯＳ回路を構成してい
る。
【０００４】図の右側のロジック部１０１４の演算結果
に基づいて左側のパワー素子部１０１５の出力を制御す
るものである。図１１は従来のパワーＩＣの別の例の断
面図である。図の左側部分は高耐圧パワー素子部１１１
５で縦型ＭＯＳＦＥＴの一部であり、図の右側部分はロ
ジック部１１１４のＣＭＯＳトランジスタである。これ
らの要素は、ｎ+ 基板１１０１上に積層されたｎ- ベー
ス層１１２０の表面層に形成される。先ず図の左側部分
において、ｎ- ベース層１１２０の表面層にｐベース層
１１０２が、そのｐベース層１１０２の表面層にｎ+ ソ
ース層１１０４が形成されている。ｎ+ ソース層１１０
４の表面からｎベース層１１２０に達するトレンチ１１
１３が設けられ、そのトレンチ１１１３の内面に露出し
たｐベース層１１０２の側面に対向するようにゲート酸
化膜１１０８を介してゲート電極１１０７が設けられて
いる。ｎ+ソース層１１０４の表面上に接触するＡｌ合
金からなるソース電極１１１０と、ｎ+ 型基板１１０１
の裏面に接触するドレイン電極１１１１が設けられてい
る。トレンチ１１１３内のゲート電極１１０７の上は、
例えば燐シリケートガラス（ＰＳＧ）の絶縁膜１１１２
で覆われ、ソース電極１１１０と絶縁されている。ソー
ス電極１１１０、ドレイン電極１１１１は半導体ウェハ
の両側に設けられていて、電流がウェハの厚さ方向に流
れるので縦型ＭＯＳＦＥＴと呼ばれる。一方、ロジック
部１１１４では、図１０の例とほぼ同じｐチャネル型Ｍ
ＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとでＣＭＯＳ回
路が構成されているので説明を省略する。
【０００５】図１１のパワーＩＣでは、パワー素子部１
１１５のＭＯＳＦＥＴのソース電極１１１０とドレイン
電極１１１１とが半導体基板の両主面に分離されている
特徴があり、また、チャネル形成部がトレンチ１１１３
の内面になるので、集積度を高めやすく、半導体基板表
面の単位面積当たりの電流容量を大きくできる。
【０００６】
【発明が解決しようとする課題】パワーＩＣの追求には
二通りのアプローチがあって、一つは高耐圧素子側から
のアプローチであり、もう一つはＩＣ側からのアプロー
チである。図１０の例のＩＣ側からのアプローチでは、
パワー素子部１０１５のソース、ドレイン共に半導体基
板の一方の表面に形成されるため、配線が複雑になり、
大電流化、低オン抵抗化への要望に十分答えられていな
い。
【０００７】また、図１１の例の高耐圧素子側からのア
プローチでは、ソース電極１１１０とドレイン電極１１
１１とが半導体基板の両主面に分離されていて配線が複
雑化する問題が避けられる。また集積度を高めて、半導
体基板表面の単位面積当たりの電流容量を大きくでき
て、大電流化、低オン抵抗化できるが、パワー素子部１
１１５の縦型ＭＯＳＦＥＴと並列に分離された島を作
り、その島にロジック部１１１４を形成するため、ロジ
ック部１１１４の半導体基板自体はパワー素子部のドレ
イン領域と共通になっていて、そのドレイン電圧の変動
によりロジック部１１１４にノイズが発生することがあ
る。
【０００８】以上の問題に鑑み、本発明の目的は、大電
流化、低オン抵抗化に適する構造をもち、しかもロジッ
ク部へのノイズ発生の問題のないＭＯＳＦＥＴを提供す
ることにある。
【０００９】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体基板上の第二導電型ベース層に
形成された第一導電型ソース領域および第一導電型ドレ
インドリフト領域と、その第一導電型ドレインドリフト
領の表面層に形成された第一導電型ドレイン領域と、第
一導電型ソース領域と第一導電型ドレインドリフト領域
とに挟まれた第二導電型ベース層の表面上にゲート絶縁
膜を介して設けられたゲート電極と、第一導電型ソース
領域に接続するように設けられたソース電極と、第一導
電型ドレイン領域の表面上に設けられたドレイン電極と
を有するＭＯＳＦＥＴにおいて、前記第一導電型ソース
領域が第一導電型半導体基板と接続され、第一導電型半
導体基板の裏面にソース電極を設けるものとする。
【００１０】特に、第一導電型ソース領域と第一導電型
半導体基板との接続には、第一導電型ソース領域が第二
導電型ベース層の表面から第一導電型半導体基板に達す
る深さの拡散層とすることができる。また、第一導電型
ソース領域の表面からトレンチを形成し、そのトレンチ
の内面に不純物を導入して形成した拡散層や、トレンチ
の内部に充填された導体によって第一導電型ソース領域
と第一導電型半導体基板とを接続することもできる。
【００１１】更に、トレンチの内部に充填された導体に
よって第一導電型ソース領域、第一導電型半導体基板と
第二導電型ベース層とを接続してもよい。第一導電型半
導体基板と第二導電型ベース層との間の少なくとも一部
に絶縁膜を有するものとすることもできる。また、第一
導電型半導体基板上に順次形成された第二導電型ベース
層、第一導電型ドレインドリフト領域、第一導電型ドレ
イン領域と、その第一導電型ドレイン領域の表面から形
成された第一導電型半導体基板に達するトレンチと、そ
のトレンチの側壁に露出した第二導電型ベース層の表面
に対向してトレンチ内にゲート酸化膜を介して設けられ
たゲート電極と、第一導電型半導体基板の裏面に設けら
れたソース電極と、第一導電型ドレイン領域の表面上に
設けられたドレイン電極とを有するものとする。
【００１２】第一導電型半導体基板と第二導電型ベース
層とを短絡する埋め込み導体を有することもよい。第二
導電型ベース層に代えて、第一導電型ベース層とするこ
ともできる。そして、同一半導体基板上のベース層の表
面層にロジック部のＣＭＯＳＦＥＴを持つものとするこ
とができる。
【００１３】
【作用】上記の手段を講じ、第一導電型ソース領域が第
一導電型半導体基板と接続され、第一導電型半導体基板
の裏面にソース電極を設けたバックソースＭＯＳＦＥＴ
とすれば、ソース電極とドレイン電極とが互いに別の主
面上に分離され、しかも半導体基板がソース電位とな
る。電圧変動のないソース電極を裏面に形成することに
より、基板電位が安定する。
【００１４】特に、第一導電型ソース領域が第二導電型
ベース層の表面から第一導電型半導体基板に達する深さ
の拡散層とすれば、第一導電型ソース領域と第一導電型
半導体基板とが接続され、第一導電型半導体基板の裏面
にソース電極を設けることができる。また、第一導電型
ソース領域の表面からトレンチを形成し、そのトレンチ
の内面に不純物を導入して形成した拡散層や、トレンチ
の内部に充填された導体によって第一導電型ソース領域
と第一導電型半導体基板とを接続すれば、第一導電型半
導体基板の裏面にソース電極を設けることができる。
【００１５】更に、トレンチの内部に充填された導体に
よって第一導電型ソース領域、第一導電型半導体基板と
第二導電型ベース層とを接続すれば、第二導電型ベース
層との短絡を別にとる必要がない。第一導電型半導体基
板と第二導電型ベース層との間の少なくとも一部に絶縁
膜を有するものとすれば、基板電位の影響が低減され、
電位が安定する。
【００１６】また、第一導電型半導体基板上に順次形成
された第二導電型ベース層、第一導電型ドレインドリフ
ト領域、第一導電型ドレイン領域と、その第一導電型ド
レイン領域の表面から形成された第一導電型半導体基板
に達するトレンチと、そのトレンチの側壁に露出した第
二導電型ベース層の表面に対向してトレンチ内にゲート
酸化膜を介して設けられたゲート電極と、第一導電型半
導体基板の裏面に設けられたソース電極と、第一導電型
ドレイン領域の表面上に設けられたドレイン電極とを有
する構造としても、ソース電極とドレイン電極とが互い
に別の主面上に分離され、しかも電圧変動のないソース
電極を裏面に形成することにより、基板電位が安定す
る。
【００１７】第一導電型半導体基板と第二導電型ベース
層とを短絡する埋め込み導体を設ければ、第二導電型ベ
ース層との短絡を別にとる必要がない。第二導電型ベー
ス層に代えて、第一導電型ベース層とすれば、デプレシ
ョン型のＭＯＳＦＥＴとなる。そして、同一半導体基板
上のベース層の表面層にロジック部のＣＭＯＳＦＥＴを
持つものとすれば、基板電位がＣＭＯＳＦＥＴへのノイ
ズとなることがない。
【００１８】
【実施例】以下に、図を参照しながら本発明の実施例に
ついて説明する。以下の例では、概ね、パワーＩＣに集
積されたパワー素子としてのＭＯＳＦＥＴについて説明
したが、構造としては単体のＭＯＳＦＥＴについても適
用できるので、一部の例はＭＯＳＦＥＴ部のみを示し
た。本発明のＭＯＳＦＥＴは半導体基板の裏面にソース
電極が設けられていることが一つの特徴なので、バック
ソースＭＯＳＦＥＴと名付けた。
【００１９】図１は、本発明第一の実施例のバックソー
スＭＯＳＦＥＴを組み込んだパワーＩＣの要部断面図で
ある。図の左側部分はパワー素子部１１５の横型ＭＯＳ
ＦＥＴの一部であり、図の右側部分はロジック部１１４
のＣＭＯＳトランジスタである。これらの要素は、不純
物濃度が１×１０20ｃｍ-3程度のｎ+ 基板１０１上にエ
ピタキシャル法により積層された不純物濃度が約５×１
０16ｃｍ-3、厚さ４μｍ程度のｐベース層１０２の表面
層に形成される。まず図の左側部分において、ｐベース
層１０２の表面層に、ｎ+ ソース領域１０４がｎ+ 基板
１０１に達する拡散深さに形成されている。またｎ+ ソ
ース領域１０４から少し離して、ｎ+ ソース領域１０４
より浅いｎドレインドリフト領域１０５が、そのｎドレ
インドリフト領域１０５の表面層の一部にｎ+ ドレイン
領域１０６が形成されている。そして、ｎ+ ソース領域
１０４・ｎドレインドリフト領域１０５間のｐ型ベース
層１０２の表面露出部の表面上にゲート酸化膜１０８を
介して多結晶シリコンからなるゲート電極１０７が設け
られている。このとき、ゲート電極１０７のｎ+ ドレイ
ン領域１０６に近い側は、厚い酸化膜（ＬＯＣＯＳ）１
０９上に形成される。このようにしてｎチャネルＭＯＳ
ＦＥＴが形成される。
【００２０】一方、ロジック部では、やはりｐベース層
１０２の表面層にｎ+ ソース領域１２４、ｎ+ ドレイン
領域１２５が形成され、これらの領域の表面上のソース
電極１３３、ドレイン電極１３４とゲート電極１２６に
よりｎチャネル型ＭＯＳＦＥＴが構成され、またｐベー
ス層１０２の表面層に形成されたｎウェル領域１２８の
内部にｐ+ ソース領域１２１、ｐ+ ドレイン領域１２２
が形成され、これらの領域の表面上に設けられたソース
電極１３１、ドレイン電極１３２とゲート電極１２３に
よりｐチャネル型ＭＯＳＦＥＴが構成されていて、ＣＭ
ＯＳ回路を構成している。
【００２１】このパワーＩＣの動作は、図の右側のロジ
ック部１１４のＣＭＯＳトランジスタからなる回路の演
算結果に基づいて左側のパワー素子部１１５のゲート電
極１０７に正の電圧が与えられ、ｎ+ ソース領域１０４
とｎドレインドリフト領域１０５に挟まれたｐベース層
１０２の表面層にチャネルが形成され、ドレイン電極１
１１からソース電極１１０に流れる出力電流を制御する
ものである。
【００２２】ｎ+ ソース領域１０４の拡散深さｘｊは５
μｍであり、ｎ+ ソース領域１０４とｎ+ 基板１０１と
は完全に短絡し、ｎ+ 基板１０１の裏面全体に設けられ
たＡｌ合金膜はソース電極１１０となる。また、ｎ+ 基
板１０１の表面側にはｎ+ ドレイン領域１０６に接触し
てドレイン電極１１１が全面に形成される。このように
ソース電極１１０とドレイン電極１１１とをそれぞれ基
板裏面、基板表面に形成することにより、配線面積が増
大し、配線抵抗が大幅に低減できて、低オン抵抗のＭＯ
ＳＦＥＴとすることができる。また、ｎ+ 基板１０１の
裏面のソース電極１１０に放熱板を形成することによ
り、通常のディスクリート素子並みの大電流出力化が可
能となる。
【００２３】ここで、ロジック部１１４を形成するＣＭ
ＯＳは前記ｐベース層１０２の表面に図のように形成さ
れる。このとき、ｎ+ 基板１０１はパワー素子部１１５
のｎチャネルＭＯＳＦＥＴのソースであり、Ｈブリッジ
回路やインバータ回路等のローサイドでの使用では、グ
ランド電位に固定される。このためロジック部１１４の
基板であるｐベース層１０２の電位は、安定に保たれ、
ロジック部１１４にノイズをおこすことがない。
【００２４】図２は、図１の第一の実施例の変形であ
り、パワー素子部２１５のみを示す。この場合、ｎ+ 基
板２０１上のｐベース層２０２の表面層に深いｎ+ ソー
ス領域を形成する代わりに、浅いｎ+ ソース領域２０４
を形成し、その表面から深さ５μｍのトレンチ２１３を
形成し、そのトレンチ２１３の側面および底面にドナー
形成型の不純物のイオン注入を行うことによりｎ側壁領
域２１６を形成する。トレンチ２１３内にはプラズマＣ
ＶＤ法による酸化膜等の絶縁膜２１２を埋める。このｎ
側壁領域２１６によってｎ+ ソース領域２０４とｎ+ 基
板２０１とを接続し、ｎ+ 基板２０１の裏面にソース電
極２１０を設けて、ソース電極２１０とドレイン電極２
１１とをそれぞれ基板裏面、基板表面に設けることによ
つて、図１の第一の実施例と同じ効果が得られる。更に
この場合は、第一の実施例のようにｎ+ ソース領域２０
４の拡散深さｘｊを５μｍにする必要がなく、拡散時間
が短くてすみ、かつデバイス周期が縮小できる。つま
り、単位面積当たりのオン抵抗がより低減できる。
【００２５】図３は、図２の第二の実施例の変形であ
り、パワー素子部３１５のみを示す。この場合、先ずｐ
ベース層３０２の表面から深さ５μｍのトレンチ３１３
を掘り、そのトレンチ３１３の側面および底面にドナー
形成型の不純物のイオン注入を行うことにより内面にｎ
+ ソース領域３０４を形成したものである。こうしてｎ
+ ソース領域３０４とｎ+ 基板３０１とを接続し、ｎ+
基板３０１の裏面にソース電極３１０を設けて、ソース
電極３１０とドレイン電極３１１とをそれぞれ基板裏
面、基板表面に設けることによつて、図１の第一の実施
例と同じ効果が得られる。更にこの場合は、第二の実施
例に比べてｎ+ ソース領域とｎ側壁領域の形成が一度で
済む利点がある。
【００２６】図４は、本発明第四の実施例のバックソー
スＭＯＳＦＥＴの要部断面図である。図に示すようにｎ
+ ソース領域４０４をトレンチ形成前にイオン注入で浅
く形成しておき、その後ｎ+ ソース領域４０４の表面か
らトレンチ４１３を形成し、そのトレンチ４１３の内部
に導電体４１７を埋め込むことにより、ｎ+ ソース領域
４０４とｎ+ 基板４０１との短絡を行う構造とした。導
電体４１７としては、電極膜に使用されるアルミニウム
合金や、場合によっては高融点金属のシリサイド等が使
用される。図１、２、３の実施例に示した構造では、ｐ
ベース層１０２、２０２、３０２の電位をｎ+ ソース領
域１０４、２０４、３０４の電位と短絡させるためには
奥行き方向のチャネルを犠牲にしてコンタクトしなけれ
ばならないが、この構造では、トレンチ４１３内部に導
電体４１７を埋め込むことにより、ｎ+ ソース領域４０
４とｎ+ 基板４０１との短絡を行うと共に、トレンチ４
１３の側面でｐベース層４０２とも短絡させることがで
きる。この場合も配線面積が増大し、配線抵抗が大幅に
低減でき、低オン抵抗のＭＯＳＦＥＴとすることがで
き、しかもノイズ発生の問題もない。
【００２７】図５は、本発明第五の実施例のバックソー
スＭＯＳＦＥＴの要部断面図である。図１の第一の実施
例に示した構造と良く似ているが、異なっているのは、
誘電体分離型のＳＯＩ基板を用いることにより、ｎ+ 型
基板５０１とｐベース層５０２との間に酸化膜５０３が
あることである。このときｎ+ ソース領域５０４直下の
酸化膜は無くしておくことにより、ｎ+ 基板５０１とｎ
+ ソース領域５０４とが短絡される。そして、ロジック
部５１４のＣＭＯＳトランジスタは酸化膜５０３でｎ+
基板５０１（パワー素子部５１５のＭＯＳＦＥＴのソー
ス）から完全に分離されたｐベース層５０２中に形成さ
れるため、一層ロジック部５１４の基板電位は安定に保
たれる。図のような、一部に分離酸化膜５０３のないＳ
ＯＩ基板は、予め、そのようなパターン形成した酸化膜
をもったウェハの張り合わせや、酸素イオンの選択注入
により得られる。
【００２８】図６は、本発明第六の実施例のバックソー
スＭＯＳＦＥＴの要部断面図である。この場合は、誘電
体分離型のＳＯＩ基板を用いて、図４の第四の実施例の
ようにトレンチ６１３を形成し、その中に導電体６１７
を埋め込んで、ｎ+ ソース領域６０４とｎ+ 基板６０１
とを接続したものである。このときロジック部のＣＭＯ
Ｓトランジスタは酸化膜６０３でｎ+ 基板６０１（パワ
ーＭＯＳＦＥＴのソース）から完全に分離されたｐベー
ス層６０２中に形成されるため、一層ロジック部の基板
電位は安定に保たれる。また、この場合は分離酸化膜６
０３のパターン形成が不要であり、製造が容易である。
【００２９】図７は、本発明第七の実施例のバックソー
スＭＯＳＦＥＴを組み込んだパワーＩＣの要部断面図で
ある。図の左側部分は高耐圧パワー素子部７１５の横型
ＭＯＳＦＥＴであり、図の右側部分はロジック部７１４
のＣＭＯＳトランジスタである。これらの要素は、不純
物濃度が１×１０20ｃｍ-3程度のｎ+ 基板７０１上にエ
ピタキシャル法により積層された５×１０16ｃｍ-3程
度、厚さ５μｍ程度のｐベース層７０２の表面層に形成
される。まず図の左側部分において、基板表面からのイ
オン注入および熱処理によって、拡散深さｘｊが約３μ
ｍのｎドレインドリフト領域７０５を形成し、さらにそ
の表面にｎ+ ドレイン領域７０６を形成する。ここで、
深さ５．５μｍのトレンチ７１３を形成し、その内壁に
ゲート酸化膜７０８を形成した後、このトレンチ７１３
の内部に減圧ＣＶＤ法により、ゲート電極７０７となる
多結晶シリコンを充填する。このときゲート電極７０７
は、ゲート酸化膜７０８を介してトレンチ内面に露出し
たｐベース層７０２の表面に対向するように形成され
る。ｎ+ 基板７０１がソース領域となり、その裏面にａ
Ａｌ合金からなるソース電極７１０が設けられ、また、
ｎ+ ドレイン領域７０６に接触するドレイン電極７１１
が設けられてＭＯＳＦＥＴを構成する。ゲート電極７０
７への正電圧の印加により、ソース電極７１０・ドレイ
ン電極７１１間が導通するのは、上述の実施例と同じで
ある。この構造とすることにより、デバイス周期は大幅
に縮小され、単位面積当たりのオン抵抗が大幅に縮小さ
れる。また、上述の実施例と同様にソース電極７１０は
ｎ+ 基板７０１の裏面に形成されるため、配線抵抗の低
減、大電流出力が可能である。
【００３０】一方、ロジック部では、やはりｐベース層
７０２の表面層にｎ+ ソース領域７２４、ｎ+ ドレイン
領域７２５が形成され、これらの領域の表面上のソース
電極７３３、ドレイン電極７３４とゲート電極７２６に
よりｎチャネル型ＭＯＳＦＥＴが構成され、またｐベー
ス層７０２の表面層に形成されたｎウェル領域７２８の
内部にｐ+ ソース領域７２１、ｐ+ ドレイン領域７２２
が形成され、これらの領域の表面上に設けられたソース
電極７３１、ドレイン電極７３２とゲート電極７２３に
よりｐチャネル型ＭＯＳＦＥＴが構成されていて、ＣＭ
ＯＳ回路を構成している。
【００３１】ここで、ロジック部を形成するＣＭＯＳト
ランジスタは前記ｐベース層７０２の表面に形成され、
ｎ+ 基板７０１はｎチャネルＭＯＳＦＥＴのソースであ
り、Ｈブリッジ回路やインバータ回路等のローサイドで
の使用では、グランド電位に固定される。このためロジ
ック部７１４の基板であるｐベース層７０２の電位は、
安定に保たれてノイズ発生の問題は起こらない。
【００３２】図７の、本発明第七の実施例のバックソー
スＭＯＳＦＥＴにおいて、ｎドレインドリフト領域７０
５をエピタキシャル成長で形成することもできる。そう
すると、ドレインドリフト領域７０５の不純物濃度は均
一に保たれ、不純物総量を多くできる。これにより、低
オン抵抗化が一層促進される。図８は、本発明第八の実
施例のバックソースＭＯＳＦＥＴの要部断面図である。
図７の第七の実施例に類似した構造であるが、n + 基板
８０１の上にｐ型エピタキシャル層ではなく、低不純物
濃度のｎ型エピタキシャル層を積層してｎ- ベース層８
２０を形成する。そして、そのｎ- ベース層８２０の表
面層にｎドレインドリフト層８０５とｎ+ ドレイン領域
８０６が形成されている。このデバイスは、ゲート電圧
を負に引くことによって、トレンチ８１３内のゲート電
極８０７に対向するｎ- ベース層８２０の表面層を空乏
化し、オフさせるノーマリィオン型のデバイスである。
これにより、チャネル抵抗が大幅に低減でき、低オン抵
抗化が促進される。
【００３３】図９は、本発明第九の実施例のバックソー
スＭＯＳＦＥＴの要部断面図である。図７の第七の実施
例に類似した構造であるが、ｎ+ 基板９０１とｐベース
層９０２との間に導電体９１７を埋め込んでいる点が違
っている。これにより、ｎ+基板９０１とｐベース層９
０２とを短絡させて、ｐベース層９０２の電位を安定化
している。導電体９１７としては、多結晶シリコンや、
高融点金属のシリサイドなどが用いられる。
【００３４】以上の実施例では、ｎ型基板上のｐベース
層にｎチャネル型のＭＯＳＦＥＴを形成した例を示した
が、ｐ型基板上のｎベース層にｐチャネル型のＭＯＳＦ
ＥＴを形成することもできる。
【００３５】
【発明の効果】以上説明したように本発明のバックソー
スＭＯＳＦＥＴは、下記する効果を奏する。ソース電極
とドレイン電極とを別の面に分離することにより、配線
形状の簡素化、配線抵抗の大幅な低減を実現し、しかも
基板とソース領域とを短絡させて、ソース電極を基板裏
面に形成することにより、基板電位を安定化して、ノイ
ズの発生を抑制する。
【００３６】特に、トレンチを用いることにより、ソー
ス領域と基板との短絡に要する面積を最小限に抑制し、
かつ短絡のための拡散層形成に要する時間を短縮でき
る。また、誘電体分離構造を用いることにより、ロジッ
ク部へのノイズ伝達を一層抑制することができる。更
に、トレンチと誘電体分離を併用することにより、上記
の効果が合わせて得られる。
【００３７】基板自体をソース領域として使用するトレ
ンチＭＯＳＦＥＴ構造とすることによっても、高集積化
による低オン抵抗化および低ノイズ化を実現できる。
【図面の簡単な説明】
【図１】本発明第一の実施例のバックソースＭＯＳＦＥ
Ｔを組み込んだパワーＩＣの要部断面図
【図２】本発明第二の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図３】本発明第三の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図４】本発明第四の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図５】本発明第五の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図６】本発明第六の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図７】本発明第七の実施例のバックソースＭＯＳＦＥ
Ｔを組み込んだパワーＩＣの要部断面図
【図８】本発明第八の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図９】本発明第九の実施例のバックソースＭＯＳＦＥ
Ｔの要部断面図
【図１０】従来のＭＯＳＦＥＴを組み込んだパワーＩＣ
の要部断面図
【図１１】従来の別のＭＯＳＦＥＴを組み込んだパワー
ＩＣの要部断面図
【符号の説明】
１０１、２０１、３０１、４０１、５０１ ６０１、７０１、８０１、９０１ １１０１ ｎ+ 基板 １０２、２０２、３０２、４０２、５０２ ６０２、７０２、８０２、９０２ １００２、１１０２ ｐベース層またはｐベース領域 ５０３、６０３ 酸化膜 １０４、２０４、３０４、４０４、５０４ ６０４、１００４、１１０４ ｎ+ ソース領域 １０５、７０５、８０５、１００５ ｎドレインドリフト領域 １０６、７０６、８０６、１００６ ｎドレイン領域 １０７、７０７、８０７、１００７、１１０７ゲート電
極 １０８、７０８、１００８、１１０８ゲート酸化膜 １０９、１００９ ＬＯＣＯＳ酸化膜 １１０、２１０、３１０、４１０、７１０ １０１０、１１１０ ソース電極 １１１、２１１、３１１、４１１、７１１ １０１１、１１１１ ドレイン電極 １１２、１０１２、１１１２ 絶縁膜 ２１３、３１３、４１３、６１３、７１３ ８１３、１１１３ トレンチ １１４、５１４、７１４、１０１４、１１１４ロジック
部 １１５、２１５、３１５、５１５、７１５ １０１５、１１１５ 高耐圧素子部 ２１６ ｎ側壁領域 ４１７、６１７、９１７ 導電体 １０１８ ｐ+ 基板 １０１９ ｎ+ 埋め込み領域 ８２０、１０２０、１１２０ ｎ- ベース層 １２１、７２１、１０２１ ｐ+ ソース領域 １２２、７２２、１０２２ ｐ+ ドレイン領域 １２３、７２３、１０２３ ゲート電極 １２４、７２４、１０２４ ｎ+ ソース領域 １２５、７２５、１０２５ ｎ+ ドレイン領域 １２６、７２６、１０２６ ゲート電極 １０２７ ｐウェル領域 １２８、７２８ ｎウェル領域 １０２９ ゲート酸化膜 １３１、７３１、１０３１ ソース電極 １３２、７３２、１０３２ ドレイン電極 １３３、７３３、１０３３ ソース電極 １３４、７３４、１０３４ ドレイン電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第一導電型半導体基板上の第二導電型ベー
    ス層の表面層に形成された第一導電型ソース領域および
    第一導電型ドレインドリフト領域と、その第一導電型ド
    レインドリフト領の表面層に形成された第一導電型ドレ
    イン領域と、第一導電型ソース領域と第一導電型ドレイ
    ンドリフト領域とに挟まれた第二導電型ベース層の表面
    上にゲート絶縁膜を介して設けられたゲート電極と、第
    一導電型ソース領域に接続するように設けられたソース
    電極と、第一導電型ドレイン領域の表面上に設けられた
    ドレイン電極とを有するＭＯＳＦＥＴにおいて、前記第
    一導電型ソース領域が第一導電型半導体基板と接続さ
    れ、第一導電型半導体基板の裏面にソース電極を設ける
    ことを特徴とするバックソースＭＯＳＦＥＴ。
  2. 【請求項２】第一導電型ソース領域が第二導電型ベース
    層の表面から第一導電型半導体基板に達する拡散深さの
    拡散層であることを特徴とする請求項１に記載のバック
    ソースＭＯＳＦＥＴ。
  3. 【請求項３】第一導電型ソース領域の表面からトレンチ
    を形成し、そのトレンチの内面に不純物を導入して形成
    した拡散層によって第一導電型ソース領域と第一導電型
    半導体基板とが接続されていることを特徴とする請求項
    １に記載のバックソースＭＯＳＦＥＴ。
  4. 【請求項４】第一導電型ソース領域の表面から第一導電
    型半導体基板に達する深さのトレンチを形成し、そのト
    レンチの内部に充填された導体によって第一導電型ソー
    ス領域と第一導電型半導体基板とが接続されていること
    を特徴とする請求項１に記載のバックソースＭＯＳＦＥ
    Ｔ。
  5. 【請求項５】第一導電型ソース領域の表面からトレンチ
    を形成し、そのトレンチの内部に充填された導体によっ
    て第一導電型ソース領域、第一導電型半導体基板と第二
    導電型ベース層とが接続されていることを特徴とする請
    求項４に記載のバックソースＭＯＳＦＥＴ。
  6. 【請求項６】第一導電型半導体基板と第二導電型ベース
    層との間の少なくとも一部に絶縁膜を有することを特徴
    とする請求項１ないし５のいずれかに記載のバックソー
    スＭＯＳＦＥＴ。
  7. 【請求項７】第一導電型半導体基板上に順次形成された
    第二導電型ベース層、第一導電型ドレインドリフト領
    域、第一導電型ドレイン領域と、その第一導電型ドレイ
    ン領域の表面から形成された第一導電型半導体基板に達
    するトレンチと、そのトレンチの側壁に露出した第二導
    電型ベース層の表面に対向してトレンチ内にゲート酸化
    膜を介して設けられたゲート電極と、第一導電型半導体
    基板の裏面に設けられたソース電極と、第一導電型ドレ
    イン領域の表面上に設けられたドレイン電極とを有する
    ことを特徴とするバックソースＭＯＳＦＥＴ。
  8. 【請求項８】第一導電型半導体基板と第二導電型ベース
    層とを短絡する埋め込み導体を有することを特徴とする
    請求項７に記載のバックソースＭＯＳＦＥＴ。
  9. 【請求項９】第一導電型半導体基板上に順次形成された
    第一導電型ベース層、第一導電型ドレインドリフト領
    域、第一導電型ドレイン領域と、その第一導電型ドレイ
    ン領域の表面から形成された第一導電型半導体基板に達
    するトレンチと、そのトレンチの側壁に露出した第一導
    電型ベース層の表面に対向してトレンチ内にゲート酸化
    膜を介して設けられたゲート電極と、第一導電型半導体
    基板の裏面に設けられたソース電極と、第一導電型ドレ
    イン領域の表面上に設けられたドレイン電極とを有する
    ことを特徴とするバックソースＭＯＳＦＥＴ。
  10. 【請求項１０】同一半導体基板上のベース層の表面層に
    ロジック部のＣＭＯＳＦＥＴが形成されていることを特
    徴とする請求項１ないし９のいずれかに記載のバックソ
    ースＭＯＳＦＥＴ。
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