KR102031201B1

KR102031201B1 - 레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치

Info

Publication number: KR102031201B1
Application number: KR1020120149966A
Authority: KR
Inventors: 정종호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2019-10-11
Also published as: KR20140090300A

Abstract

레이턴시를 제어하는 회로 및 이를 포함하는 반도체 메모리 장치에 관한 발명으로서, 외부 커맨드에 응답하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부와, 외부 클록을 내부 커맨드 생성부의 동작 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부와, 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 내부 커맨드를 내부 클록 및 외부 클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부, 및 외부 클록을 기준으로 동기화 커맨드를 설정된 레이턴시 횟수만큼 쉬프팅시키는 레이턴시 쉬프팅부를 구비하는 레이턴시 제어회로를 제공한다.

Description

레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치{LATENCY CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 레이턴시를 제어하는 회로 및 이를 포함하는 반도체 메모리 장치에 관한 발명이다.

컴퓨터 시스템에서 메인 메모리로서 사용되는 반도체 메모리 장치는 메모리 셀로 데이터를 입력하거나 또는 메모리 셀로부터 데이터를 출력한다. 반도체 메모리 장치의 데이터 입/출력 속도는 컴퓨터 시스템의 동작 속도를 결정하는 데 매우 중요한 요소이다. 반도체 메모리 장치의 동작 속도를 향상시키기 위하여, 컴퓨터 시스템으로부터 발생되는 클록 신호에 동기하여 내부 회로들이 제어되는 동기식 다이내믹 랜덤 액세스 메모리 장치(synchronous dynamic random access memory : SDRAM)가 사용되어 왔다.

일반적으로, 동기식 반도체 메모리 장치(SDRAM)는 동작 주파수를 증가시키기 위하여, 카스 레이턴시(CAS(column address strobe) latency) 기능을 사용한다. 카스 레이턴시는 동기식 반도체 메모리 장치에 리드 커맨드(read command)가 인가된 후 데이터가 외부로 출력될 때까지의 외부 클록의 사이클(cycle)의 개수를 나타낸다. 동기식 반도체 메모리 장치는, 리드 커맨드에 응답하여 내부적으로 데이터를 읽어낸 후, 카스 레이턴시에 대응하는 클록 사이클 후에 데이터를 출력한다. 예를 들어, 카스 레이턴시가 8인 경우, 리드 커맨드가 인가되는 외부 클록으로부터 8 클록 사이클 후의 외부 클록에 동기되어 데이터가 외부로 출력된다.

레이턴시 제어회로는, 동기식 반도체 메모리 장치에서 출력 데이터가 설정된 클록 사이클 후에 출력될 수 있도록 제어하기 위해, 출력 제어 신호인 레이턴시 제어신호를 발생한다. 즉, 레이턴시 제어회로는 출력 제어 회로의 역할을 수행한다. 동기식 반도체 메모리 장치의 데이터 출력 버퍼는, 레이턴시 제어신호가 활성화되어 있는 동안의 출력 클록 신호에 응답하여, 데이터를 출력한다. 따라서, 레이턴시 제어회로는 리드 커맨드가 인가된 후, 카스 레이턴시에 따른 출력 클록 신호의 소정 사이클 전에 레이턴시 제어신호를 제공해야 한다.

레이턴시 제어신호는, 리드 커맨드를 디코딩하여 발생되는 내부 리드 커맨드 신호가 출력 클록 신호 및 이를 지연한 클록 신호들에 의해 래치되어져서 발생된다. 통상적으로, 내부 리드 커맨드 신호의 펄스폭은 외부 클록의 한 주기에 해당하며, 출력 클록 신호는 지연 동기 루프를 통해 발생되는 지연 동기 루프(Delay Locked Loop : DLL) 클록에 응답하여 생성되며 외부 클록과 동일한 주파수를 갖는다.

도 1은 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로를 도시한 블록 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로는, 지연고정루프(100)와, 내부 커맨드 생성부(110)와, 커맨드 가변지연부(150)와, 레이턴시 쉬프팅부(160)와, 버퍼부(170), 및 출력 제어부(180)를 구비한다. 여기서, 지연고정루프(100)는, 지연복제모델부(102)와, 위상 비교부(104)와, 지연량 제어부(106), 및 DLL 가변지연부(108)를 구비한다. 또한, 내부 커맨드 생성부(110)는, 커맨드 디코딩부(114), 및 추가 레이턴시 쉬프팅부(116)를 구비한다. 또한, 버퍼부(170)는, 클록 버퍼부(172), 및 커맨드 버퍼부(174)를 구비한다.

버퍼부(170)는, 외부에서 인가되는 클록(CLK) 및 커맨드(CMD)를 버퍼링하여 외부 클록(ICLK) 및 외부 커맨드(ICMD)을 생성한다. 이때, 외부에서 인가되는 클록(CLK)와 외부 클록(ICLK)은 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 마찬가지로, 외부에서 인가되는 커맨드(CMD)와 외부 커맨드(ICMD)는 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다.

지연고정루프(100)는, 지연고정클록(DLLCLK)에 클록지연경로의 지연량(tD1+tD6)을 반영하여 생성된 피드백 클록(FBCLK)과 외부 클록(ICLK)간의 지연고정을 이루기 위해 외부 클록(ICLK)을 가변지연시켜 지연고정클록(DLLCLK)으로서 출력한다.

내부 커맨드 생성부(110)는, 외부 커맨드(ICMD)에 응답하여 내부 커맨드(ICMD_A)를 생성한다. 또한, 내부 커맨드 생성부(110)의 구성요소 중 커맨드 디코딩부(114)는, 외부 커맨드(ICMD)를 디코딩하여 디코딩 커맨드(ICMD_C)를 생성한다. 또한, 내부 커맨드 생성부(110)의 구성요소 중 추가 레이턴시 쉬프팅부(116)는, 외부 클록(ICLK)을 기준으로 디코딩 커맨드(ICMD_C)에 추가 레이턴시(Additive Latency : AL)만큼 쉬프팅시켜 내부 커맨드(ICMD_A)를 생성한다. 이때, 외부 커맨드(ICMD)와 내부 커맨드(ICMD_A)는 내부 커맨드 생성부(110)의 동작 지연량(tD2)만큼의 위상차이를 갖는다.

커맨드 가변지연부(150)는, 내부 커맨드(ICMD_A)를 지연고정루프(100)의 가변지연량(tD3)만큼 지연시켜 가변지연 커맨드(ICMD_R)로서 출력한다.

레이턴시 쉬프팅부(160)는, 지연고정클록(DLLCLK)을 기준으로 가변지연 커맨드(ICMD_R)를 카스 레이턴시(CAS Latency : CL) 또는 카스 라이트 레이턴시(CAS Write Latency : CWL)만큼 쉬프팅시켜 레이턴시 제어신호(LT_CON)를 생성한다.

출력 제어부(180)는, 레이턴시 제어신호(LT_CON) 및 지연고정클록(DLLCLK)에 응답하여 데이터 출력(IN_DATA -> TX_DATA)을 제어한다.

도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로의 동작과 그 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 2를 참조하면, 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로는, 외부에서 인가되는 클록(CLK)의 동작주파수가 높아지면 높아질수록 레이턴시 마진(margin)이 작아지는 것을 알 수 있다.

먼저, 외부에서 인가되는 클록(CLK)의 동작주파수가 상대적으로 낮은 상태(Low Frequency)에서 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로의 동작을 살펴보면 다음과 같다.

외부에서 인가되는 클록(CLK)과 외부 클록(ICLK)은 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다.

외부에서 인가되는 커맨드(CMD)와 외부 커맨드(ICMD)는 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다.

외부 클록(ICLK)과 지연고정클록(DLLCLK)은 가변지연량(tD3)만큼 위상 차이를 갖는다.

외부 커맨드(ICMD)와 내부 커맨드(ICMD_A)는, 내부 커맨드 생성부(110)의 동작지연량(tD2)만큼 위상 차이를 갖는다. 이때, 내부 커맨드 생성부(110)에는 커맨드 디코딩부(114)와 추가 레이턴시 쉬프팅부(116)가 포함되지만, 도면에서는 추가 레이턴시(AL)가 0이라고 가정한 상태이므로, 내부 커맨드 생성부(110)의 동작지연량(tD2)은 실질적으로 커맨드 디코딩부(114)의 디코딩 동작으로 인해 발생하는 지연량이라고 볼 수 있다.

내부 커맨드(ICMD_A)와 가변지연 커맨드(ICMD_R)는, 가변지연량(tD3)만큼 위상 차이를 갖는다.

레이턴시 제어신호(LT_CON)는, 지연고정클록(DLLCLK)을 기준으로 가변지연 커맨드(ICMD_R)를 카스 레이턴시(CL) 또는 카스 라이트 레이턴시(CWL)만큼 쉬프트시켜 생성한다. 이때, 지연고정클록(DLLCLK)을 기준으로 가변지연 커맨드(ICMD_R)를 쉬프트시킨다는 것은 지연고정클록(DLLCLK)의 로직'하이'(High) 구간에서 가변지연 커맨드(ICMD_R)의 논리레벨을 검출하여 전달하는 방식을 의미한다.

따라서, 도면에 도시된 것과 같이 외부에서 인가되는 클록(CLK)의 주파수가 낮은 상태(Low Frequency)가 되어 지연고정클록(DLLCLK)의 로직'하이'(High) 구간과 가변지연 커맨드(ICMD_R)의 로직'로우'(Low) 구간이 충분히 겹쳐지는 상태에서는 아무런 문제없이 레이턴시 쉬프트 동작이 수행될 수 있다.

그리고, 외부에서 인가되는 클록(CLK)의 동작주파수가 상대적으로 높은 상태(High Frequency)에서 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로의 동작을 살펴보면 다음과 같다.

그런데, 도면에 도시된 것과 같이 외부에서 인가되는 클록(CLK)의 주파수가 높은 상태(High Frequency)가 되어 지연고정클록(DLLCLK)의 로직'하이'(High) 구간과 가변지연 커맨드(ICMD_R)의 로직'로우'(Low) 구간이 충분히 겹쳐지지 못하는 상태에서는 레이턴시 쉬프트 동작이 정상적으로 수행되지 못하는 문제가 발생할 수 있다.

전술한 바와 같이, 외부에서 인가되는 클록(CLK)의 주파수가 높아지면 높아질수록 레이턴시 쉬프팅부(160)로 인가되는 가변지연 커맨드(ICMD_R)와 지연고정클록(DLLCLK) 사이의 마진(margin)이 작아지게 된다. 즉, 외부에서 인가되는 클록(CLK)의 주파수가 증가하게 되면, 일반적으로 클록(CLK)의 한 주기(1tck)에 대응하는 가변지연 커맨드(ICMD_R)의 펄스폭 또한 작아지게 되고, 그로 인해 지연고정클록(DLLCLK)의 위상이 가변지연 커맨드(ICMD_R)보다 앞서게 되는 문제가 발생할 수 있다. 또한 가변지연 커맨드(ICMD_R)는 클록(CLK) 도메인이고 지연고정클록(DLLCLK) 도메인이라는 차이로 인해 주파수 및 주위 압력, 온도 등에 영향에 따라 서로 간에 스큐(skew) 가 발생한다는 점을 감안하면 상기와 같은 문제의 발생 빈도 가능성 또한 크게 증가할 수 있다.

이렇게, 가변지연 커맨드(ICMD_R)와 지연고정클록(DLLCLK) 사이의 마진(margin)이 작아지거나 또는 지연고정클록(DLLCLK)의 위상이 가변지연 커맨드(ICMD_R)의 펄스폭보다 앞서게 된다면, 가변지연 커맨드(ICMD_R)가 정상적으로 래치되지 못하므로, 카스 레이턴시(CL) 또는 카스 라이트 레이턴시(CWL)에 따른 적절한 쉬프팅을 할 수 없는 문제점이 발생할 수 있다.

주파수의 변동에 상관없이 안정적으로 레이턴시 쉬프팅 동작을 수행할 수 있는 레이턴시를 제어하는 회로 및 이를 포함하는 반도체 메모리 장치에 관한 발명이다.

즉, 클록의 주파수가 상대적으로 낮은 경우뿐만 아니라 상대적으로 높은 경우에서도 안정적으로 레이턴시 쉬프팅 동작을 수행할 수 있는 레이턴시를 제어하는 회로 및 이를 포함하는 반도체 메모리 장치에 관한 발명이다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 커맨드에 응답하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부; 외부 클록을 상기 내부 커맨드 생성부의 동작 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부; 상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 내부 커맨드를 상기 내부 클록 및 상기 외부 클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부; 및 상기 외부 클록을 기준으로 상기 동기화 커맨드를 설정된 레이턴시 횟수만큼 쉬프팅시키는 레이턴시 쉬프팅부를 구비하는 레이턴시 제어회로를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 지연고정클록에 클록지연경로의 지연량을 반영하여 생성된 피드백 클록과 외부 클록간의 지연고정을 이루기 위해 상기 외부 클록을 가변지연시켜 상기 지연고정클록으로서 출력하는 지연고정루프; 외부 커맨드에 응답하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부; 상기 외부 클록을 상기 내부 커맨드 생성부의 동작 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부; 상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 내부 커맨드를 상기 내부 클록 및 상기 외부 클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부; 상기 동기화 커맨드를 상기 지연고정루프의 가변지연량만큼 지연시키기 위한 커맨드 가변지연부; 상기 지연고정클록을 기준으로 상기 가변지연부의 출력 커맨드를 설정된 레이턴시만큼 쉬프팅시켜 레이턴시 제어신호를 생성하기 위한 레이턴시 쉬프팅부; 및 상기 레이턴시 제어신호 및 상기 지연고정클록에 응답하여 데이터 출력을 제어하는 출력 제어부를 구비하는 반도체 메모리 장치를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 지연고정클록에 클록지연경로의 지연량을 반영하여 생성된 피드백 클록과 외부 클록간의 지연고정을 이루기 위해 상기 외부 클록을 가변지연시켜 상기 지연고정클록으로서 출력하는 지연고정루프; 상기 지연고정클록의 듀티비를 보정하여 듀티보정클록으로서 출력하는 듀티보정부; 외부 커맨드에 응답하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부; 상기 내부 커맨드를 상기 지연고정루프의 가변지연량만큼 지연시켜 가변지연 커맨드를 생성하는 커맨드 가변지연부; 상기 듀티보정클록을 상기 내부 커맨드 생성부의 동작 지연량에서 상기 듀티 보정부의 동작 지연량을 뺀 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부; 상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 가변지연 커맨드를 상기 내부 클록 및 상기 듀티보정클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부; 상기 듀티보정클록을 기준으로 상기 동기화 커맨드를 설정된 레이턴시만큼 쉬프팅시켜 레이턴시 제어신호를 생성하기 위한 레이턴시 쉬프팅부; 및 상기 레이턴시 제어신호 및 상기 듀티보정클록에 응답하여 데이터 출력을 제어하는 출력 제어부를 구비하는 반도체 메모리 장치를 제공한다.

전술한 본 발명은 커맨드 전달 패스(path) 중 클록에 비동기적인 요소인 커맨드 디코더의 지연량을 보상하기 위한 회로를 추가함으로써, 레이턴시 쉬프팅에 사용되는 클록과 커맨드의 간격이 항상 클록의 주기를 기준으로 일정한 간격을 유지하도록 하는 효과가 있다.

이로 인해, 클록의 주파수가 변동하는 것과 상관없이, 즉, 클록의 주파수가 상대적으로 낮은 경우뿐만 아니라 상대적으로 높은 경우에서도 안정적으로 레이턴시 쉬프팅 동작을 수행할 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치의 레이턴시 제어회로의 동작과 그 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 레이턴시 제어회로를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 레이턴시 제어회로의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 레이턴시 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 7은 도 6에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.
도 8은 도 6에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 9는 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 10은 도 9에 도시된 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 실시예에 따른 레이턴시 제어회로를 도시한 블록 다이어그램이다.

도 3을 참조하면, 본 발명의 실시예에 따른 레이턴시 제어회로는, 내부 커맨드 생성부(310)와, 클록 지연부(320)와, 커맨드 동기화부(340)와, 레이턴시 쉬프팅부(360), 및 버퍼부(370)를 구비한다. 여기서, 버퍼부(370)는, 클록 버퍼부(372), 및 커맨드 버퍼부(374)를 구비한다. 또한, 내부 커맨드 생성부(310)는, 커맨드 디코딩부(314) 및 추가 레이턴시 쉬프팅부(316)를 구비한다.

버퍼부(370)는, 외부에서 인가되는 클록(CLK) 및 커맨드(CMD)를 버퍼링하여 외부 클록(ICLK) 및 외부 커맨드(ICMD)을 생성한다. 구체적으로, 버퍼부(370)는, 외부에서 인가되는 클록(CLK)을 버퍼링하여 생성된 외부 클록(ICLK)을 클록 지연부(320)와 추가 레이턴시 쉬프팅부(316), 및 레이턴시 쉬프팅부(360)로 전달하는 클록 버퍼부(372), 및 외부에서 인가되는 커맨드(CMD)를 버퍼링하여 생성된 외부 커맨드(ICMD)를 내부 커맨드 생성부(310)에 전달하는 커맨드 버퍼부(374)를 구비한다. 이때, 외부에서 인가되는 클록(CLK)와 외부 클록(ICLK)은 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 마찬가지로, 외부에서 인가되는 커맨드(CMD)와 외부 커맨드(ICMD)는 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 즉, 클록 버퍼부(372)와 커맨드 버퍼부(374)는 각각 버퍼링 지연량(tD1)만큼의 동작 지연량을 갖는다.

커맨드 생성부(310)는, 외부 커맨드(ICMD)에 응답하여 내부 커맨드(ICMD_A)를 생성한다. 또한, 커맨드 생성부(310)의 구성요소 중 커맨드 디코딩부(314)는, 외부 커맨드(ICMD)를 디코딩하여 디코딩 커맨드(ICMD_C)를 생성한다. 또한, 커맨드 생성부(310)의 구성요소 중 추가 레이턴시 쉬프팅부(316)는, 외부 클록(ICLK)을 기준으로 디코딩 커맨드(ICMD_C)에 추가 레이턴시(Additive Latency : AL)만큼 쉬프팅시켜 내부 커맨드(ICMD_A)를 생성한다. 이때, 외부 커맨드(ICMD)와 내부 커맨드(ICMD_A)는 커맨드 생성부(310)의 동작 지연량(tD2)만큼의 위상차이를 갖는다. 참고로, 일반적으로 추가 레이턴시(AL)는 반도체 메모리 장치에서 로우 어드레스가 입력된 후에 컬럼 어드레스가 입력되는 타이밍까지의 시간을 의미한다. 하지만, 본 발명의 실시예에 따른 레이턴시 제어회로는, 일반적인 반도체 메모리 장치뿐만 아니라 동기식으로 동작하는 반도체 장치에는 모두 적용할 수 있다. 따라서, 도 3에 개시된 추가 레이턴시 쉬프팅부(316)는 반도체 장치의 동작에 따라 설계자에 의해 임의로 추가될 수 있는 레이턴시 값을 레이턴시 제어회로의 동작에 적용하기 위한 구성일 뿐이며, 그 존재여부를 설계자가 선택할 수 있다.

클록 지연부(320)는, 외부 클록(ICLK)을 내부 커맨드 생성부(310)의 동작 지연량(tD2)만큼 지연시켜 내부 클록(DCLK[1:N])을 생성한다. 여기서, 클록 지연부(320)로 인가되는 외부 클록은 한 개이지만, 클록 지연부(320)에서 출력되는 내부 클록(DCLK[1:N])은 N개인 것을 알 수 있다. 이는, 클록 지연부(320)에서 외부 클록(ICLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하기 때문이다. 예컨대, 외부 클록(ICLK)이 첫 번째 내부 클록(DCLK[1])과 동일한 클록이라고 하면, 첫 번째 내부 클록(DCLK[1])을 설정된 제1 지연량만큼 지연시켜 두 번째 내부 클록(DCLK[2])를 생성하고, 두 번째 내부 클록(DCLK[2])을 설정된 제2 지연량만큼 지연시켜 세 번째 내부 클록(DCLK[3])을 생성하는 방식으로 N번째 내부 클록(DCLK[N])까지 생성하게 된다. 이때, N은 2보다 큰 자연수로 설정되는데, N의 값이 어떠한 값이 되든 상관없이 외부 클록(ICLK)과 N번째 내부 클록(DCLK[N])의 위상 차이는 내부 커맨드 생성부(310)의 동작 지연량(tD2)에 대응하여야 한다. 즉, 클록 지연부(320)의 지연량은 내부 커맨드 생성부(310)의 동작 지연량(tD2)과 동일한 상태가 되어야 한다.

커맨드 동기화부(340)는, 내부 커맨드 생성부(310)의 동작 지연량(tD2)을 보상하기 위해 내부 커맨드(ICMD_A)를 내부 클록(DCLK[1:N]) 및 외부 클록(ICLK)에 순차적으로 동기화시켜 동기화 커맨드(ICMD_S)를 생성한다. 이때, 커맨드 동기화부(340)는 내부 커맨드(ICMD_A)를 N개의 내부 클록(DCLK[1:N]) 중 N번째 내부 클록(DCLK[N])에 동기화시키고, 이어서 N번째 내부 클록(DCLK[N])에 동기화된 내부 커맨드(ICMD_A)를 다시 N-1번째 내부 클록(DCLK[N-1])에 동기화시키는 방식으로 외부 클록(ICLK)과 동일한 위상을 갖는 1번째 내부 클록(DCLK[1:N])까지 순차적으로 동기화시키는 과정을 통해 동기화 커맨드(ICMD_S)를 생성한다.

레이턴시 쉬프팅부(360)는, 외부 클록(ICLK)을 기준으로 동기화 커맨드(ICMD_S)를 설정된 레이턴시 횟수(LASHIFT)만큼 쉬프팅시켜 레이턴시 제어신호(LT_CON)를 생성한다. 이때, 설정된 레이턴시 횟수(LASHIFT)는 목표 레이턴시 횟수(TGSHIFT)에서 N을 뺀 횟수(TGSHIFT-N)이 된다. 여기서, 목표 레이턴시 횟수(TGSHIFT)는, 레이턴시 제어회로에 의해 레이턴쉬 쉬프팅되어야 하는 목표 레이턴시 값을 의미한다. 예컨대, 반도체 메모리 장치에서 카스 레이턴시(CL) 값이나 카스 라이트 레이턴시(CWL) 값을 의미한다. 그리고, 레이턴시 쉬프팅부(360)가 동기화 커맨드(ICMD_S)를 설정된 레이턴시 횟수(LASHIFT), 즉, 목표 레이턴시 횟수(TGSHIFT)에서 N을 뺀 횟수(TGSHIFT-N)만큼만 레이턴시 쉬프팅을 수행하는 이유는, 커맨드 동기화부(340)에서 내부 커맨드 생성부(310)의 지연량을 보상하는 과정에서 N번의 레이턴시 쉬프팅 동작이 이루어지기 때문이다. 즉, 내부 커맨드(ICMD_A)와 동기화 커맨드(ICMD_S)는 외부 클록(ICLK)을 기준으로 N주기의 위상 차이를 갖는 상태이며, 그 위상 차이만큼을 레이턴시 쉬프팅부(360)에서 역보상해줌으로써, 최종적으로 생성되는 레이턴시 제어신호(LT_CON)는 외부 커맨드(ICMD)에 비해 목표 레이턴시 횟수(TGSHIFT)만큼 레이턴시 쉬프팅된 상태가 된다.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 레이턴시 제어회로의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.

도 4를 참조하면, 본 발명의 실시예에 따른 레이턴시 제어회로의 구성요소 중 클록 지연부(320)는, 외부 클록(ICLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하는 것을 알 수 있다.

구체적으로, N개의 내부 클록(DCLK[1:N]) 중 첫 번째 내부 클록(DCLK[1])은 외부 클록(ICLK)과 동일한 클록이라고 가정하였으므로, 클록 지연부(320)에 포함되는 지연소자(322<1:N-1>)의 개수는 N-1개가 된다.

이때, 클록 지연부(320)에 포함된 N-1개의 지연소자(322<1:N-1>)는 설계자의 선택에 의해 각각 동일한 지연량을 가질 수도 있고, 각각 서로 다른 지연량을 가질 수도 있다. 다만. 클록 지연부(320)에 포함된 N-1개의 지연소자(322<1:N-1>)의 지연량을 모두 합한 크기가 커맨드 생성부(310)의 동작 지연량(tD2)의 크기가 되어야 한다.

그리고, 커맨드 동기화부(340)는, N개의 플립플롭(342<1:N>)을 구비한다. 여기서, 1번째 플립플롭(342<1>)은, 클록 입력단(C)으로 인가되는 N번째 내부 클록(DCLK[N])에 응답하여 신호 입력단(D)으로 인가되는 내부 커맨드(ICMD_A)를 신호 출력단(Q)으로 전달한다. 이어서, 2번째 플립플롭(342<2>)은, 클록 입력단(C)으로 인가되는 N-1번째 내부 클록(DCLK[N-1])에 응답하여 신호 입력단(D)으로 인가되는 1번째 플립플롭(342<1>)의 신호 출력단(Q)에 실린 커맨드(FCM[1])를 신호 출력단(Q)으로 전달한다. 1번째 플립플롭(342<1>)과 2번째 플립플롭(342<2>)의 연결방식과 같은 방식으로 N번째 플립플롭(342<N>)까지 연결되어 N번째 플립플롭(342<N>)의 신호 출력단(Q)으로 동기화 커맨드(ICMD_S)가 출력된다.

도 5는 도 3에 도시된 본 발명의 실시예에 따른 레이턴시 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 5를 참조하면, 본 발명의 실시예에 따른 레이턴시 제어회로는, 레이턴시 쉬프팅부(360)로 인가되는 동기화 커맨드(ICMD_S)와 외부 클록(ICLK)간의 간격이 외부 클록(ICLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있다. 참고로, 도 5에 도시된 타이밍 다이어그램은 N이 3이라고 가정한 상태에서 레이턴시 제어회로의 동작이 이루어지는 것을 알 수 있다.

외부 클록(ICLK)은 단계적으로 지연되어 커맨드 생성부(310)의 동작 지연량(tD2)만큼의 간격을 두고 총 3개의 내부 클록(DCLK[1:3])을 생성하는 것을 알 수 있다. 즉, 외부 클록(ICLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과, 외부 클록(ICLK)을 지연시킨 두 번째 내부 클록(DCLK[2]) 및 두 번째 내부 클록(DCLK[2])을 지연시킨 세 번째 내부 클록(DCLK[3])이 생성된다. 이때, 외부 클록(ICLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과 세 번째 내부 클록(DCLK[3])간의 위상 차이는 커맨드 생성부(310)의 동작 지연량(tD2)에 대응한다.

커맨드 생성부(310)에서 출력되는 내부 커맨드(ICMD_A)는 세 번째 내부 클록(DCLK[3])에 응답하여 첫 번째 동기화 커맨드(FCM[1])로서 출력된다. 즉, 내부 커맨드(ICMD_A)가 입력되는 구간에서 세 번째 내부 클록(DCLK[3])의 상승 에지에 대응하는 시점에서 한 주기(1tck)동안 첫 번째 동기화 커맨드(FCM[1])로서 출력된다.

이어서, 첫 번째 동기화 커맨드(FCM[1])는 두 번째 내부 클록(DCLK[2])에 응답하여 두 번째 동기화 커맨드(FCM[2])로서 출력된다. 즉, 첫 번째 동기화 커맨드(FCM[1])가 입력되는 구간에서 두 번째 내부 클록(DCLK[2])의 상승 에지에 대응하는 시점에서 한 주기(1tck)동안 두 번째 동기화 커맨드(FCM[2])로서 출력된다.

마지막으로, 두 번째 동기화 커맨드(FCM[2])는 첫 번째 내부 클록(DCLK[1])에 응답하여 세 번째 동기화 커맨드(ICMD_S)로서 출력된다. 즉, 두 번째 동기화 커맨드(FCM[2])가 입력되는 구간에서 첫 번째 내부 클록(DCLK[1])의 상승 에지에 대응하는 시점에서 한 주기(1tck)동안 세 번째 동기화 커맨드(ICMD_S)로서 출력된다.

이때, 첫 번째 내부 클록(DCLK[1])은 외부 클록(ICLK)과 동일한 위상을 갖는 클록이므로 세 번째 동기화 커맨드(ICMD_S)는 외부 클록(ICLK)과 동기화된 상태라는 것을 알 수 있다.

따라서, 레이턴시 쉬프팅부(360)로 인가되는 동기화 커맨드(ICMD_S)와 외부 클록(ICLK)간의 간격이 외부 클록(ICLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있으며, 이는, 외부 클록(ICLK)의 주파수가 더 빨라지거나 더 느려지는 경우에도 일정하게 유지되는 특성인 것을 알 수 있다.

정리하면, 전술한 본 발명의 실시예에 따른 레이턴시 제어회로는, 커맨드 전달 패스(path) 중 클록에 비동기적인 요소라고 볼 수 있는 커맨드 생성부(310)의 동작 지연량을 보상하기 위한 동작이 레이턴시 쉬프팅 동작 이전에 이루어지도록 제어함으로써, 레이텅시 쉬프팅 동작이 이루어지는 시점에서는 레이턴시 쉬프팅 클록과 커맨드 간에 항상 클록의 주기를 기준으로 일정한 간격이 유지되도록 할 수 있다. 따라서, 클록의 주파수가 변동하는 것과 상관없이, 즉, 클록의 주파수가 상대적으로 낮은 경우뿐만 아니라 상대적으로 높은 경우에서도 안정적으로 레이턴시 쉬프팅 동작을 수행될 수 있다.

도 6은 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치를 도시한 블록 다이어그램이다.

도 6을 참조하면, 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치는, 지연고정루프(600)와, 내부 커맨드 생성부(610)와, 클록 지연부(620)와, 커맨드 동기화부(640)와, 커맨드 가변지연부(650)와, 레이턴시 쉬프팅부(660)와, 버퍼부(670), 및 출력 제어부(680)를 구비한다. 여기서, 지연고정루프(600)는, 지연복제모델부(602)와, 위상 비교부(604)와, 지연량 제어부(606), 및 DLL 가변지연부(608)를 구비한다. 또한, 버퍼부(670)는, 클록 버퍼부(672), 및 커맨드 버퍼부(674)를 구비한다. 또한, 내부 커맨드 생성부(610)는, 커맨드 디코딩부(614) 및 추가 레이턴시 쉬프팅부(616)를 구비한다.

버퍼부(670)는, 외부에서 인가되는 클록(CLK) 및 커맨드(CMD)를 버퍼링하여 외부 클록(ICLK) 및 외부 커맨드(ICMD)을 생성한다. 구체적으로, 버퍼부(670)는, 외부에서 인가되는 클록(CLK)을 버퍼링하여 생성된 외부 클록(ICLK)을 클록 지연부(620)와 추가 레이턴시 쉬프팅부(616), 및 레이턴시 쉬프팅부(660)로 전달하는 클록 버퍼부(672), 및 외부에서 인가되는 커맨드(CMD)를 버퍼링하여 생성된 외부 커맨드(ICMD)를 내부 커맨드 생성부(610)에 전달하는 커맨드 버퍼부(674)를 구비한다. 이때, 외부에서 인가되는 클록(CLK)와 외부 클록(ICLK)은 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 마찬가지로, 외부에서 인가되는 커맨드(CMD)와 외부 커맨드(ICMD)는 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 즉, 클록 버퍼부(672)와 커맨드 버퍼부(674)는 각각 버퍼링 지연량(tD1)만큼의 동작 지연량을 갖는다.

지연고정루프(100)는, 지연고정클록(DLLCLK)에 클록지연경로의 지연량(tD1+tD6)을 반영하여 생성된 피드백 클록(FBCLK)과 외부 클록(ICLK)간의 지연고정을 이루기 위해 외부 클록(ICLK)을 가변지연시켜 지연고정클록(DLLCLK)으로서 출력한다. 즉, 외부 클록(ICLK)과 지연고정클록(DLLCLK)은 가변지연량(tD3)만큼의 위상차이를 갖는다. 참고로, 지연고정루프(600)의 상세한 구성 및 동작은 이미 공지된 사항이므로 여기에서는 더 자세히 다루지 않도록 하겠다.

커맨드 생성부(610)는, 외부 커맨드(ICMD)에 응답하여 내부 커맨드(ICMD_A)를 생성한다. 또한, 커맨드 생성부(610)의 구성요소 중 커맨드 디코딩부(614)는, 외부 커맨드(ICMD)를 디코딩하여 디코딩 커맨드(ICMD_C)를 생성한다. 또한, 커맨드 생성부(610)의 구성요소 중 추가 레이턴시 쉬프팅부(616)는, 외부 클록(ICLK)을 기준으로 디코딩 커맨드(ICMD_C)에 추가 레이턴시(Additive Latency : AL)만큼 쉬프팅시켜 내부 커맨드(ICMD_A)를 생성한다. 이때, 외부 커맨드(ICMD)와 내부 커맨드(ICMD_A)는 커맨드 생성부(610)의 동작 지연량(tD2)만큼의 위상차이를 갖는다. 참고로, 일반적으로 추가 레이턴시(AL)는 반도체 메모리 장치에서 로우 어드레스가 입력된 후에 컬럼 어드레스가 입력되는 타이밍까지의 시간을 의미한다.

클록 지연부(620)는, 외부 클록(ICLK)을 내부 커맨드 생성부(610)의 동작 지연량(tD2)만큼 지연시켜 내부 클록(DCLK[1:N])을 생성한다. 여기서, 클록 지연부(620)로 인가되는 외부 클록(ICLK)은 한 개이지만, 클록 지연부(620)에서 출력되는 내부 클록(DCLK[1:N])은 N개인 것을 알 수 있다. 이는, 클록 지연부(620)에서 외부 클록(ICLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하기 때문이다. 예컨대, 외부 클록(ICLK)이 첫 번째 내부 클록(DCLK[1])과 동일한 클록이라고 하면, 첫 번째 내부 클록(DCLK[1])을 설정된 제1 지연량만큼 지연시켜 두 번째 내부 클록(DCLK[2])를 생성하고, 두 번째 내부 클록(DCLK[2])을 설정된 제2 지연량만큼 지연시켜 세 번째 내부 클록(DCLK[3])을 생성하는 방식으로 N번째 내부 클록(DCLK[N])까지 생성하게 된다. 이때, N은 2보다 큰 자연수로 설정되는데, N의 값이 어떠한 값이 되든 상관없이 외부 클록(ICLK)과 N번째 내부 클록(DCLK[N])의 위상 차이는 내부 커맨드 생성부(610)의 동작 지연량(tD2)에 대응하여야 한다. 즉, 클록 지연부(620)의 지연량은 내부 커맨드 생성부(610)의 동작 지연량(tD2)과 동일한 상태가 되어야 한다.

커맨드 동기화부(640)는, 내부 커맨드 생성부(610)의 동작 지연량(tD2)을 보상하기 위해 내부 커맨드(ICMD_A)를 내부 클록(DCLK[1:N]) 및 외부 클록(ICLK)에 순차적으로 동기화시켜 동기화 커맨드(ICMD_S)를 생성한다. 이때, 커맨드 동기화부(640)는 내부 커맨드(ICMD_A)를 N개의 내부 클록(DCLK[1:N]) 중 N번째 내부 클록(DCLK[N])에 동기화시키고, 이어서 N번째 내부 클록(DCLK[N])에 동기화된 내부 커맨드(ICMD_A)를 다시 N-1번째 내부 클록(DCLK[N-1])에 동기화시키는 방식으로 외부 클록(ICLK)과 동일한 위상을 갖는 1번째 내부 클록(DCLK[1:N])까지 순차적으로 동기화시키는 과정을 통해 동기화 커맨드(ICMD_S)를 생성한다.

커맨드 가변지연부(650)는, 동기화 커맨드(ICMD_S)를 지연고정루프(600)의 가변지연량(tD3)만큼 지연시켜 가변지연 커맨드(ICMD_R)로서 출력한다. 즉, 외부 클록(ICLK)이 지연고정루프(600)를 거치면서 가변지연량(tD3)만큼 지연되어 생성된 지연고정클록(DLLCLK)에 대응시키기 위해 동기화 커맨드(ICMD_S)를 가변지연량(tD3)만큼 지연시켜 가변지연 커맨드(ICMD_R)로서 출력한다.

레이턴시 쉬프팅부(660)는, 지연고정클록(DLLCLK)을 기준으로 가변지연 커맨드(ICMD_R)를 설정된 레이턴시 횟수(LASHIFT)만큼 쉬프팅시켜 레이턴시 제어신호(LT_CON)를 생성한다. 이때, 설정된 레이턴시 횟수(LASHIFT)는 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)에서 N을 뺀 횟수(CLSHIFT-N or CWLSHIFT-N)이 된다. 여기서, 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)는, 레이턴시 제어회로에 의해 레이턴쉬 쉬프팅되어야 하는 목표 레이턴시 값을 의미한다. 즉, 반도체 메모리 장치에서 사용되는 카스 레이턴시(CL) 값(CLSHIFT)이나 카스 라이트 레이턴시(CWL) 값(CWLSHIFT)을 의미한다. 그리고, 레이턴시 쉬프팅부(660)가 내부 커맨드(ICMD_A)를 설정된 레이턴시 횟수(LASHIFT), 즉, 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)에서 N을 뺀 횟수(CLSHIFT-N or CWLSHIFT-N)만큼만 레이턴시 쉬프팅을 수행하는 이유는, 커맨드 동기화부(640)에서 내부 커맨드 생성부(610)의 지연량을 보상하는 과정에서 N번의 레이턴시 쉬프팅 동작이 이루어지기 때문이다. 즉, 내부 커맨드(ICMD_A)와 동기화 커맨드(ICMD_S)는 외부 클록(ICLK)을 기준으로 N주기의 위상 차이를 갖는 상태이며, 그 위상 차이만큼을 레이턴시 쉬프팅부(660)에서 역보상해줌으로써, 최종적으로 생성되는 레이턴시 제어신호(LT_CON)는 외부 커맨드(ICMD)에 비해 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)만큼 레이턴시 쉬프팅된 상태가 된다.

출력 제어부(680)는, 레이턴시 제어신호(LT_CON) 및 지연고정클록(DLLCLK)에 응답하여 데이터 출력(IN_DATA -> TX_DATA)을 제어한다. 즉, 반도체 메모리 장치 내부에서 출력되는 내부 데이터(IN_DATA)를 레이턴시 제어신호(LT_CON)에 응답하여 외부 데이터(TX_DATA)로서 출력하기 시작하며, 지연고정클록(DLLCLK)에 응답하여 버스트 랭스(Burst Length : BL)에 해당하는 개수의 내부 데이터(IN_DATA)가 외부 데이터(TX_DATA)로서 순차적으로 출력된다.

도 7은 도 6에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.

도 7을 참조하면, 도 6에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부(620)는, 외부 클록(ICLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하는 것을 알 수 있다.

구체적으로, N개의 내부 클록(DCLK[1:N]) 중 첫 번째 내부 클록(DCLK[1])은 외부 클록(ICLK)과 동일한 클록이라고 가정하였으므로, 클록 지연부(620)에 포함되는 지연소자(622<1:N-1>)의 개수는 N-1개가 된다.

이때, 클록 지연부(620)에 포함된 N-1개의 지연소자(622<1:N-1>)는 설계자의 선택에 의해 각각 동일한 지연량을 가질 수도 있고, 각각 서로 다른 지연량을 가질 수도 있다. 다만. 클록 지연부(620)에 포함된 N-1개의 지연소자(622<1:N-1>)의 지연량을 모두 합한 크기가 커맨드 생성부(610)의 동작 지연량(tD2)의 크기가 되어야 한다.

그리고, 커맨드 동기화부(640)는, N개의 플립플롭(642<1:N>)을 구비한다. 여기서, 1번째 플립플롭(642<1>)은, 클록 입력단(C)으로 인가되는 N번째 내부 클록(DCLK[N])에 응답하여 신호 입력단(D)으로 인가되는 내부 커맨드(ICMD_A)를 신호 출력단(Q)으로 전달한다. 이어서, 2번째 플립플롭(642<2>)은, 클록 입력단(C)으로 인가되는 N-1번째 내부 클록(DCLK[N-1])에 응답하여 신호 입력단(D)으로 인가되는 1번째 플립플롭(642<1>)의 신호 출력단(Q)에 실린 커맨드(FCM[1])를 신호 출력단(Q)으로 전달한다. 1번째 플립플롭(642<1>)과 2번째 플립플롭(642<2>)의 연결방식과 같은 방식으로 N번째 플립플롭(642<N>)까지 연결되어 N번째 플립플롭(642<N>)의 신호 출력단(Q)으로 동기화 커맨드(ICMD_S)가 출력된다.

도 8은 도 6에 도시된 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 8을 참조하면, 본 발명의 제1 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치는, 레이턴시 쉬프팅부(660)로 인가되는 가변지연 커맨드(ICMD_R)와 지연고정클록(DLLCLK)간의 간격이 지연고정클록(DLLCLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있다. 참고로, 도 8에 도시된 타이밍 다이어그램은 N이 3이라고 가정한 상태에서 레이턴시 제어회로의 동작이 이루어지는 것을 알 수 있다.

외부 클록(ICLK)은 단계적으로 지연되어 커맨드 생성부(610)의 동작 지연량(tD2)만큼의 간격을 두고 총 3개의 내부 클록(DCLK[1:3])을 생성하는 것을 알 수 있다. 즉, 외부 클록(ICLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과, 외부 클록(ICLK)을 지연시킨 두 번째 내부 클록(DCLK[2]) 및 두 번째 내부 클록(DCLK[2])을 지연시킨 세 번째 내부 클록(DCLK[3])이 생성된다. 이때, 지연고정클록(DLLCLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과 세 번째 내부 클록(DCLK[3])간의 위상 차이는 커맨드 생성부(610)의 동작 지연량(tD2)에 대응한다.

커맨드 생성부(610)에서 출력되는 내부 커맨드(ICMD_A)는 세 번째 내부 클록(DCLK[3])에 응답하여 첫 번째 동기화 커맨드(FCM[1])로서 출력된다. 즉, 내부 커맨드(ICMD_A)가 입력되는 구간에서 세 번째 내부 클록(DCLK[3])의 상승 에지에 대응하는 시점에서 한 주기(1tck)동안 첫 번째 동기화 커맨드(FCM[1])로서 출력된다.

지연고정클록(DLLCLK)은 외부 클록(ICLK)을 가변지연량(tD3)만큼 지연시켜 생성되는 클록이고, 가변지연 커맨드(ICMD_R)는 세 번째 동기화 커맨드(ICMD_S)를 가변지연량(tD3)만큼 지연시켜 생성되는 커맨드이므로, 세 번째 동기화 커맨드(ICMD_S)와 지연고정클록(DLLCLK)도 동기화된 상태라는 것을 알 수 있다.

따라서, 레이턴시 쉬프팅부(660)로 인가되는 가변지연 커맨드(ICMD_R)와 지연고정클록(DLLCLK)간의 간격이 지연고정클록(DLLCLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있으며, 이는, 지연고정클록(DLLCLK)의 주파수가 더 빨라지거나 더 느려지는 경우에도 일정하게 유지되는 특성인 것을 알 수 있다.

정리하면, 전술한 본 발명의 실시예에 따른 레이턴시 제어회로는, 커맨드 전달 패스(path) 중 클록에 비동기적인 요소라고 볼 수 있는 커맨드 생성부(610)의 동작 지연량을 보상하기 위한 동작이 레이턴시 쉬프팅 동작 이전에 이루어지도록 제어함으로써, 레이텅시 쉬프팅 동작이 이루어지는 시점에서는 레이턴시 쉬프팅 클록과 커맨드 간에 항상 클록의 주기를 기준으로 일정한 간격이 유지되도록 할 수 있다. 따라서, 클록의 주파수가 변동하는 것과 상관없이, 즉, 클록의 주파수가 상대적으로 낮은 경우뿐만 아니라 상대적으로 높은 경우에서도 안정적으로 레이턴시 쉬프팅 동작을 수행될 수 있다.

도 9는 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치를 도시한 블록 다이어그램이다.

도 9를 참조하면, 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치는, 지연고정루프(900)와, 내부 커맨드 생성부(910)와, 클록 지연부(920)와, 커맨드 동기화부(940)와, 커맨드 가변지연부(950)와, 레이턴시 쉬프팅부(960)와, 버퍼부(970)와, 출력 제어부(980), 및 듀티 보정부(990)를 구비한다. 여기서, 지연고정루프(900)는, 지연복제모델부(902)와, 위상 비교부(904)와, 지연량 제어부(906), 및 DLL 가변지연부(908)를 구비한다. 또한, 버퍼부(970)는, 클록 버퍼부(972), 및 커맨드 버퍼부(974)를 구비한다. 또한, 내부 커맨드 생성부(910)는, 커맨드 디코딩부(914) 및 추가 레이턴시 쉬프팅부(916)를 구비한다. 또한, 듀티 보정부(990)는, 듀티비 조절부(992), 및 클록 구동부(994)를 구비한다.

버퍼부(970)는, 외부에서 인가되는 클록(CLK) 및 커맨드(CMD)를 버퍼링하여 외부 클록(ICLK) 및 외부 커맨드(ICMD)을 생성한다. 구체적으로, 버퍼부(970)는, 외부에서 인가되는 클록(CLK)을 버퍼링하여 생성된 외부 클록(ICLK)을 클록 지연부(920)와 추가 레이턴시 쉬프팅부(916), 및 레이턴시 쉬프팅부(960)로 전달하는 클록 버퍼부(972), 및 외부에서 인가되는 커맨드(CMD)를 버퍼링하여 생성된 외부 커맨드(ICMD)를 내부 커맨드 생성부(910)에 전달하는 커맨드 버퍼부(974)를 구비한다. 이때, 외부에서 인가되는 클록(CLK)와 외부 클록(ICLK)은 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 마찬가지로, 외부에서 인가되는 커맨드(CMD)와 외부 커맨드(ICMD)는 버퍼링 지연량(tD1)만큼 위상 차이를 갖는다. 즉, 클록 버퍼부(972)와 커맨드 버퍼부(974)는 각각 버퍼링 지연량(tD1)만큼의 동작 지연량을 갖는다.

지연고정루프(100)는, 지연고정클록(DLLCLK)에 클록지연경로의 지연량(tD1+tD6)을 반영하여 생성된 피드백 클록(FBCLK)과 외부 클록(ICLK)간의 지연고정을 이루기 위해 외부 클록(ICLK)을 가변지연시켜 지연고정클록(DLLCLK)으로서 출력한다. 즉, 외부 클록(ICLK)과 지연고정클록(DLLCLK)은 가변지연량(tD3)만큼의 위상차이를 갖는다. 참고로, 지연고정루프(900)의 상세한 구성 및 동작은 이미 공지된 사항이므로 여기에서는 더 자세히 다루지 않도록 하겠다.

내부 커맨드 생성부(910)는, 외부 커맨드(ICMD)에 응답하여 내부 커맨드(ICMD_A)를 생성한다. 또한, 내부 커맨드 생성부(910)의 구성요소 중 커맨드 디코딩부(914)는, 외부 커맨드(ICMD)를 디코딩하여 디코딩 커맨드(ICMD_C)를 생성한다. 또한, 내부 커맨드 생성부(910)의 구성요소 중 추가 레이턴시 쉬프팅부(916)는, 외부 클록(ICLK)을 기준으로 디코딩 커맨드(ICMD_C)에 추가 레이턴시(Additive Latency : AL)만큼 쉬프팅시켜 내부 커맨드(ICMD_A)를 생성한다. 이때, 외부 커맨드(ICMD)와 내부 커맨드(ICMD_A)는 내부 커맨드 생성부(910)의 동작 지연량(tD2)만큼의 위상차이를 갖는다. 참고로, 일반적으로 추가 레이턴시(AL)는 반도체 메모리 장치에서 로우 어드레스가 입력된 후에 컬럼 어드레스가 입력되는 타이밍까지의 시간을 의미한다.

커맨드 가변지연부(950)는, 내부 커맨드(ICMD_A)를 지연고정루프(900)의 가변지연량(tD3)만큼 지연시켜 가변지연 커맨드(ICMD_R)로서 출력한다. 즉, 외부 클록(ICLK)이 지연고정루프(900)를 거치면서 가변지연량(tD3)만큼 지연되어 생성된 지연고정클록(DLLCLK)에 대응시키기 위해 내부 커맨드(ICMD_A)를 가변지연량(tD3)만큼 지연시켜 가변지연 커맨드(ICMD_R)로서 출력한다.

듀티 보정부(990)는, 지연고정클록(DLLCLK)의 듀티비를 보정하여 듀티보정클록(DCCCLK)으로서 출력한다. 이때, 지연고정클록(DLLCLK)과 듀티보정클록(DCCCLK)은 듀티 보정부(990)의 동작 지연량(tD5)만큼의 위상 차이를 갖는다.

그리고, 버퍼부(970)에 포함된 커맨드 버퍼부(974)를 통해 출력되는 외부 커맨드(ICMD)가 클록 인에이블 커맨드(CKE)인 경우, 그에 응답하여 듀티 보정부(990)의 동작이 온/오프 제어된다.

즉, 일반적인 반도체 메모리 장치에서는 내부 커맨드 생성부(310)에 포함된 커맨드 디코딩부(914)를 거쳐서 클록 인에이블 커맨드(CKE)라는 것을 판단한 후, 그에 응답하여 듀티 보정부(990)의 동작을 온/오프 제어하게 된다. 하지만, 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치에서는 버퍼부(970)에 포함된 커맨드 버퍼부(974)를 통해 출력되는 외부 커맨드(ICMD)에 응답하여 듀티 보정부(990)의 온/오프 동작을 제어함으로써, 일반적인 반도체 메모리 장치보다 더 빠르게 듀티 보정부(990)의 동작을 온/오프 제어할 수 있다.

이와 같이, 듀티 보정부(990)의 동작을 일반적인 반도체 메모리 장치보다 빠르게 온/오프 시키는 목적은, 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 핵심적 구성요소인 클록 지연부(920)와, 커맨드 동기화부(940), 및 레이턴시 쉬프팅부(960)가 듀티보정클록(DCCCLK)에 응답하여 동작함과 동시에 커맨드 가변지연부(950)가 내부 커맨드 생성부(910)와 커맨드 동기화부(940) 사이에 배치되기 때문이다. 즉, 커맨드 가변지연부(950)가 내부 커맨드 생성부(910)와 커맨드 동기화부(940) 사이에 배치됨으로 인해, 일반적인 반도체 메모리 장치에서와 같이 듀티 보정부(990)의 동작을 제어하게 되면, 클록 지연부(920), 및 커맨드 동기화부(940)에서 내부 커맨드 생성부(910)의 동작 지연량(tD2)을 보상하는 동작이 듀티 보정부(990)의 동작구간과 겹쳐질 수 있다. 때문에, 듀티 보정부(990)의 동작이 내부 커맨드 생성부(910)의 동작구간에서 이루어질 수 있도록 제어하는 동작이 필요하다.

그리고, 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 핵심적 구성요소인 클록 지연부(920)와, 커맨드 동기화부(940), 및 레이턴시 쉬프팅부(960)가 듀티보정클록(DCCCLK)에 응답하여 동작함과 동시에 커맨드 가변지연부(950)가 내부 커맨드 생성부(910)와 커맨드 동기화부(940) 사이에 배치됨으로 인해 기대할 수 있는 효과는, 클록 지연부(920)와, 커맨드 동기화부(940)에서 보상해야하는 지연량이 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)이 된다는 점이다. 즉, 외부 클록(ICLK)이 듀티보정클록(DCCCLK)이 되기까지 지연되는 지연량은 지연고정루프(900)의 가변지연량(tD3)과 듀티 보정부(990)의 동작 지연량(tD5)을 합친 지연량(tD3 + tD5)가 되고, 외부 커맨드(ICMD)가 가변지연 커맨드(ICMD_R)가 되기까지 지연되는 지연량은 내부 커맨드 생성부(910)의 동작 지연량(tD2)과 커맨드 가변지연부(950)의 지연량(tD3)을 합한 지연량(tD2 + tD3)가 되므로, 듀티보정클록(DCCCLK)과 가변지연 커맨드(ICMD_R)의 지연량 차이는 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)이 된다는 것을 알 수 있다. 따라서, 클록 지연부(920) 및 커맨드 동기화부(940)에서 보상해줘야 하는 지연량은 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)이 된다.

이와 같은 사항을 참조하면, 클록 지연부(920)는, 듀티보정클록(DCCCLK)을 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)만큼 지연시켜 내부 클록(DCLK[1:N])을 생성한다. 여기서, 클록 지연부(920)로 인가되는 듀티보정클록(DCCCLK)은 한 개이지만, 클록 지연부(920)에서 출력되는 내부 클록(DCLK[1:N])은 N개인 것을 알 수 있다. 이는, 클록 지연부(920)에서 듀티보정클록(DCCCLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하기 때문이다. 예컨대, 듀티보정클록(DCCCLK)이 첫 번째 내부 클록(DCLK[1])과 동일한 클록이라고 하면, 첫 번째 내부 클록(DCLK[1])을 설정된 제1 지연량만큼 지연시켜 두 번째 내부 클록(DCLK[2])를 생성하고, 두 번째 내부 클록(DCLK[2])을 설정된 제2 지연량만큼 지연시켜 세 번째 내부 클록(DCLK[3])을 생성하는 방식으로 N번째 내부 클록(DCLK[N])까지 생성하게 된다. 이때, N은 2보다 큰 자연수로 설정되는데, N의 값이 어떠한 값이 되든 상관없이 듀티보정클록(DCCCLK)과 N번째 내부 클록(DCLK[N])의 위상 차이는 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)에 대응하여야 한다. 즉, 클록 지연부(920)의 지연량은 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)과 동일한 상태가 되어야 한다.

커맨드 동기화부(940)는, 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)을 보상하기 위해 가변지연 커맨드(ICMD_R)를 내부 클록(DCLK[1:N]) 및 듀티보정클록(DCCCLK)에 순차적으로 동기화시켜 동기화 커맨드(ICMD_S)를 생성한다. 이때, 커맨드 동기화부(940)는 가변지연 커맨드(ICMD_R)를 N개의 내부 클록(DCLK[1:N]) 중 N번째 내부 클록(DCLK[N])에 동기화시키고, 이어서 N번째 내부 클록(DCLK[N])에 동기화된 내부 커맨드(ICMD_A)를 다시 N-1번째 내부 클록(DCLK[N-1])에 동기화시키는 방식으로 듀티보정클록(DCCCLK)과 동일한 위상을 갖는 1번째 내부 클록(DCLK[1:N])까지 순차적으로 동기화시키는 과정을 통해 동기화 커맨드(ICMD_S)를 생성한다.

레이턴시 쉬프팅부(960)는, 지연고정클록(DLLCLK)을 기준으로 동기화 커맨드(ICMD_S)를 설정된 레이턴시 횟수(LASHIFT)만큼 쉬프팅시켜 레이턴시 제어신호(LT_CON)를 생성한다. 이때, 설정된 레이턴시 횟수(LASHIFT)는 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)에서 N을 뺀 횟수(CLSHIFT-N or CWLSHIFT-N)이 된다. 여기서, 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)는, 레이턴시 제어회로에 의해 레이턴쉬 쉬프팅되어야 하는 목표 레이턴시 값을 의미한다. 즉, 반도체 메모리 장치에서 사용되는 카스 레이턴시(CL) 값(CLSHIFT)이나 카스 라이트 레이턴시(CWL) 값(CWLSHIFT)을 의미한다. 그리고, 레이턴시 쉬프팅부(960)가 가변지연 커맨드(ICMD_R)를 설정된 레이턴시 횟수(LASHIFT), 즉, 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)에서 N을 뺀 횟수(CLSHIFT-N or CWLSHIFT-N)만큼만 레이턴시 쉬프팅을 수행하는 이유는, 커맨드 동기화부(940)에서 내부 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)을 보상하는 과정에서 N번의 레이턴시 쉬프팅 동작이 이루어지기 때문이다. 즉, 가변지연 커맨드(ICMD_R)와 동기화 커맨드(ICMD_S)는 듀티보정클록(DCCCLK)을 기준으로 N주기의 위상 차이를 갖는 상태이며, 그 위상 차이만큼을 레이턴시 쉬프팅부(960)에서 역보상해줌으로써, 최종적으로 생성되는 레이턴시 제어신호(LT_CON)는 외부 커맨드(ICMD)에 비해 목표 레이턴시 횟수(CLSHIFT or CWLSHIFT)만큼 레이턴시 쉬프팅된 상태가 된다.

출력 제어부(980)는, 레이턴시 제어신호(LT_CON) 및 듀티보정클록(DCCCLK)에 응답하여 데이터 출력(IN_DATA -> TX_DATA)을 제어한다. 즉, 반도체 메모리 장치 내부에서 출력되는 내부 데이터(IN_DATA)를 레이턴시 제어신호(LT_CON)에 응답하여 외부 데이터(TX_DATA)로서 출력하기 시작하며, 듀티보정클록(DCCCLK)에 응답하여 버스트 랭스(Burst Length : BL)에 해당하는 개수의 내부 데이터(IN_DATA)가 외부 데이터(TX_DATA)로서 순차적으로 출력된다.

도 10은 도 9에 도시된 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부 및 커맨드 동기화부를 상세히 도시한 도면이다.

도 10을 참조하면, 도 9에 도시된 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 구성요소 중 클록 지연부(920)는, 듀티보정클록(DCCCLK)을 단계적으로 지연시켜 N개의 내부 클록(DCLK[1:N])을 생성하는 것을 알 수 있다.

구체적으로, N개의 내부 클록(DCLK[1:N]) 중 첫 번째 내부 클록(DCLK[1])은 듀티보정클록(DCCCLK)과 동일한 클록이라고 가정하였으므로, 클록 지연부(920)에 포함되는 지연소자(922<1:N-1>)의 개수는 N-1개가 된다.

이때, 클록 지연부(920)에 포함된 N-1개의 지연소자(922<1:N-1>)는 설계자의 선택에 의해 각각 동일한 지연량을 가질 수도 있고, 각각 서로 다른 지연량을 가질 수도 있다. 다만. 클록 지연부(920)에 포함된 N-1개의 지연소자(922<1:N-1>)의 지연량을 모두 합한 크기가 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)의 크기가 되어야 한다.

그리고, 커맨드 동기화부(940)는, N개의 플립플롭(942<1:N>)을 구비한다. 여기서, 1번째 플립플롭(942<1>)은, 클록 입력단(C)으로 인가되는 N번째 내부 클록(DCLK[N])에 응답하여 신호 입력단(D)으로 인가되는 가변지연 커맨드(ICMD_R)를 신호 출력단(Q)으로 전달한다. 이어서, 2번째 플립플롭(942<2>)은, 클록 입력단(C)으로 인가되는 N-1번째 내부 클록(DCLK[N-1])에 응답하여 신호 입력단(D)으로 인가되는 1번째 플립플롭(942<1>)의 신호 출력단(Q)에 실린 커맨드(FCM[1])를 신호 출력단(Q)으로 전달한다. 1번째 플립플롭(942<1>)과 2번째 플립플롭(942<2>)의 연결방식과 같은 방식으로 N번째 플립플롭(942<N>)까지 연결되어 N번째 플립플롭(942<N>)의 신호 출력단(Q)으로 동기화 커맨드(ICMD_S)가 출력된다.

도 11은 도 9에 도시된 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 11을 참조하면, 본 발명의 제2 실시예에 따른 레이턴시 제어회로를 포함하는 반도체 메모리 장치는, 레이턴시 쉬프팅부(960)로 인가되는 가변지연 커맨드(ICMD_R)와 듀티보정클록(DCCCLK)간의 간격이 듀티보정클록(DCCCLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있다. 참고로, 도 11에 도시된 타이밍 다이어그램은 N이 3이라고 가정한 상태에서 레이턴시 제어회로의 동작이 이루어지는 것을 알 수 있다.

듀티보정클록(DCCCLK)은 단계적으로 지연되어 커맨드 생성부(910)의 동작 지연량(tD2)만큼의 간격을 두고 총 3개의 내부 클록(DCLK[1:3])을 생성하는 것을 알 수 있다. 즉, 듀티보정클록(DCCCLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과, 듀티보정클록(DCCCLK)을 지연시킨 두 번째 내부 클록(DCLK[2]) 및 두 번째 내부 클록(DCLK[2])을 지연시킨 세 번째 내부 클록(DCLK[3])이 생성된다. 이때, 듀티보정클록(DCCCLK)과 동일한 위상을 갖는 첫 번째 내부 클록(DCLK[1])과 세 번째 내부 클록(DCLK[3])간의 위상 차이는 커맨드 생성부(910)의 동작 지연량(tD2)에서 듀티 보정부(990)의 동작 지연량(tD5)를 뺀 지연량(tD2 ?? tD5)에 대응한다.

커맨드 가변지연부(950)에서 출력되는 가변지연 커맨드(ICMD_R)는 세 번째 내부 클록(DCLK[3])에 응답하여 첫 번째 동기화 커맨드(FCM[1])로서 출력된다. 즉, 가변지연 커맨드(ICMD_R)가 입력되는 구간에서 세 번째 내부 클록(DCLK[3])의 상승 에지에 대응하는 시점에서 한 주기(1tck)동안 첫 번째 동기화 커맨드(FCM[1])로서 출력된다.

이때, 첫 번째 내부 클록(DCLK[1])은 듀티보정클록(DCCCLK)과 동일한 위상을 갖는 클록이므로 세 번째 동기화 커맨드(ICMD_S)는 듀티보정클록(DCCCLK)과 동기화된 상태라는 것을 알 수 있다.

따라서, 레이턴시 쉬프팅부(960)로 인가되는 가변지연 커맨드(ICMD_R)와 듀티보정클록(DCCCLK)간의 간격이 듀티보정클록(DCCCLK)을 기준으로 항상 반 클록 주기(1/2tck)가 되는 것을 알 수 있으며, 이는, 듀티보정클록(DCCCLK)의 주파수가 더 빨라지거나 더 느려지는 경우에도 일정하게 유지되는 특성인 것을 알 수 있다.

정리하면, 전술한 본 발명의 실시예에 따른 레이턴시 제어회로는, 커맨드 전달 패스(path) 중 클록에 비동기적인 요소라고 볼 수 있는 커맨드 생성부(910)의 동작 지연량을 보상하기 위한 동작이 레이턴시 쉬프팅 동작 이전에 이루어지도록 제어함으로써, 레이텅시 쉬프팅 동작이 이루어지는 시점에서는 레이턴시 쉬프팅 클록과 커맨드 간에 항상 클록의 주기를 기준으로 일정한 간격이 유지되도록 할 수 있다. 따라서, 클록의 주파수가 변동하는 것과 상관없이, 즉, 클록의 주파수가 상대적으로 낮은 경우뿐만 아니라 상대적으로 높은 경우에서도 안정적으로 레이턴시 쉬프팅 동작을 수행될 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

100, 600, 900 : 지연고정루프
110, 310, 610, 910 : 내부 커맨드 생성부
320, 620, 920 : 클록 지연부
340, 640, 940 : 커맨드 동기화부
150, 650, 950 : 커맨드 가변지연부
160, 360, 660, 960 : 레이턴시 쉬프팅부
170, 370, 670, 970 : 버퍼부
180, 680, 980 : 출력 제어부
990 : 듀티 조절부

Claims

외부 커맨드를 디코딩하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부;
외부 클록을 상기 내부 커맨드 생성부의 동작 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부;
상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 내부 커맨드를 상기 내부 클록 및 상기 외부 클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부; 및
상기 외부 클록을 기준으로 상기 동기화 커맨드를 설정된 레이턴시 횟수만큼 쉬프팅시키는 레이턴시 쉬프팅부
를 구비하는 레이턴시 제어회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 클록 지연부는,
상기 외부 클록을 단계적으로 지연시켜 N개 - 상기 N은 2보다 큰 자연수 - 의 상기 내부 클록을 생성하되, 상기 외부 클록과 N번째 상기 내부 클록의 위상 차이는 상기 내부 커맨드 생성부의 동작 지연량에 대응하는 레이턴시 제어회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 커맨드 동기화부는,
상기 내부 커맨드를 N개의 상기 내부 클록 중 N번째 상기 내부 클록에 동기화시키고, N번째 상기 내부 클록에 동기화된 커맨드를 다시 N-1번째 상기 내부 클록에 동기화시키는 방식으로 1번째 상기 내부 클록 - 상기 외부 클록과 동일한 위상을 가짐 - 까지 순차적으로 동기화시켜 동기화 커맨드를 생성하는 레이턴시 제어회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 커맨드 동기화부는,
1번째 플립플롭의 클록 입력단으로 인가되는 N번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 내부 커맨드를 신호 출력단으로 전달하고, 2번째 플립플롭의 클록 입력단으로 인가되는 N-1번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 1번째 플립플롭의 신호 출력단에 실린 커맨드를 신호 출력단으로 전달하는 방식으로 N개의 플립플롭이 구비되는 레이턴시 제어회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 설정된 레이턴시 횟수는,
목표 레이턴시 횟수에서 상기 N개를 뺀 횟수인 것을 특징으로 하는 레이턴시 제어회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 내부 커맨드 생성부는,
상기 외부 커맨드를 디코딩하여 상기 내부 커맨드를 생성하는 커맨드 디코딩부; 및
상기 외부 클록을 기준으로 디코딩된 상기 내부 커맨드를 추가 레이턴시 횟수만큼 쉬프팅시키는 추가 레이턴시 쉬프팅부를 구비하는 레이턴시 제어회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제6항에 있어서,
외부에서 인가되는 커맨드를 버퍼링하여 상기 외부 커맨드로서 상기 내부 커맨드 생성부로 전달하는 커맨드 버퍼부; 및
외부에서 인가되는 클록을 버퍼링하여 상기 외부 클록으로서 상기 추가 레이턴시 쉬프팅부와 상기 클록 지연부 및 상기 레이턴시 쉬프팅부로 제공하기 위한 클록 버퍼부를 더 구비하는 레이턴시 제어회로.
지연고정클록에 클록지연경로의 지연량을 반영하여 생성된 피드백 클록과 외부 클록간의 지연고정을 이루기 위해 상기 외부 클록을 가변지연시켜 상기 지연고정클록으로서 출력하는 지연고정루프;
외부 커맨드를 디코딩하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부;
상기 외부 클록을 상기 내부 커맨드 생성부의 동작 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부;
상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 내부 커맨드를 상기 내부 클록 및 상기 외부 클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부;
상기 동기화 커맨드를 상기 지연고정루프의 가변지연량만큼 지연시키기 위한 커맨드 가변지연부;
상기 지연고정클록을 기준으로 상기 가변지연부의 출력 커맨드를 설정된 레이턴시만큼 쉬프팅시켜 레이턴시 제어신호를 생성하기 위한 레이턴시 쉬프팅부; 및
상기 레이턴시 제어신호 및 상기 지연고정클록에 응답하여 데이터 출력을 제어하는 출력 제어부
를 구비하는 반도체 메모리 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 클록 지연부는,
상기 외부 클록을 단계적으로 지연시켜 N개 - 상기 N은 2보다 큰 자연수 - 의 상기 내부 클록을 생성하되, 상기 외부 클록과 N번째 상기 내부 클록의 위상 차이는 상기 내부 커맨드 생성부의 동작 지연량에 대응하는 반도체 메모리 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 커맨드 동기화부는,
상기 내부 커맨드를 N개의 상기 내부 클록 중 N번째 상기 내부 클록에 동기화시키고, N번째 상기 내부 클록에 동기화된 커맨드를 다시 N-1번째 상기 내부 클록에 동기화시키는 방식으로 1번째 상기 내부 클록 - 상기 외부 클록과 동일한 위상을 가짐 - 까지 순차적으로 동기화시켜 상기 동기화 커맨드를 생성하는 반도체 메모리 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 커맨드 동기화부는,
1번째 플립플롭의 클록 입력단으로 인가되는 N번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 내부 커맨드를 신호 출력단으로 전달하고, 2번째 플립플롭의 클록 입력단으로 인가되는 N-1번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 1번째 플립플롭의 신호 출력단에 실린 커맨드를 신호 출력단으로 전달하는 방식으로 N개의 플립플롭이 구비되는 반도체 메모리 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 설정된 레이턴시 횟수는,
목표 레이턴시 횟수에서 상기 N개를 뺀 횟수인 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제8항에 있어서,
상기 내부 커맨드 생성부는,
상기 외부 커맨드를 디코딩하여 상기 내부 커맨드를 생성하는 커맨드 디코딩부; 및
상기 외부 클록을 기준으로 디코딩된 상기 내부 커맨드를 추가 레이턴시 횟수만큼 쉬프팅시키는 추가 레이턴시 쉬프팅부를 구비하는 반도체 메모리 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
외부에서 인가되는 커맨드를 버퍼링하여 상기 외부 커맨드로서 상기 내부 커맨드 생성부로 전달하는 커맨드 버퍼부; 및
외부에서 인가되는 클록을 버퍼링하여 상기 외부 클록으로서 상기 지연고정루프와 상기 추가 레이턴시 쉬프팅부 및 상기 클록 지연부로 제공하기 위한 클록 버퍼부를 더 구비하는 반도체 메모리 장치.
지연고정클록에 클록지연경로의 지연량을 반영하여 생성된 피드백 클록과 외부 클록간의 지연고정을 이루기 위해 상기 외부 클록을 가변지연시켜 상기 지연고정클록으로서 출력하는 지연고정루프;
상기 지연고정클록의 듀티비를 보정하여 듀티보정클록으로서 출력하는 듀티보정부;
외부 커맨드를 디코딩하여 내부 커맨드를 생성하기 위한 내부 커맨드 생성부;
상기 내부 커맨드를 상기 지연고정루프의 가변지연량만큼 지연시켜 가변지연 커맨드를 생성하는 커맨드 가변지연부;
상기 듀티보정클록을 상기 내부 커맨드 생성부의 동작 지연량에서 상기 듀티 보정부의 동작 지연량을 뺀 지연량만큼 지연시켜 내부 클록을 생성하기 위한 클록 지연부;
상기 내부 커맨드 생성부의 동작 지연량을 보상하기 위해 상기 가변지연 커맨드를 상기 내부 클록 및 상기 듀티보정클록에 순차적으로 동기화시켜 동기화 커맨드를 생성하는 커맨드 동기화부;
상기 듀티보정클록을 기준으로 상기 동기화 커맨드를 설정된 레이턴시만큼 쉬프팅시켜 레이턴시 제어신호를 생성하기 위한 레이턴시 쉬프팅부; 및
상기 레이턴시 제어신호 및 상기 듀티보정클록에 응답하여 데이터 출력을 제어하는 출력 제어부
를 구비하는 반도체 메모리 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제15항에 있어서,
상기 클록 지연부는,
상기 듀티보정클록을 단계적으로 지연시켜 N개 - 상기 N은 2보다 큰 자연수 - 의 상기 내부 클록을 생성하되, 상기 듀티보정클록과 N번째 상기 내부 클록의 위상 차이는 상기 내부 커맨드 생성부의 동작 지연량에서 상기 듀티 보정부의 동작 지연량을 뺀 지연량에 대응하는 반도체 메모리 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제16항에 있어서,
상기 커맨드 동기화부는,
상기 가변지연 커맨드를 N개의 상기 내부 클록 중 N번째 상기 내부 클록에 동기화시키고, N번째 상기 내부 클록에 동기화된 커맨드를 다시 N-1번째 상기 내부 클록에 동기화시키는 방식으로 1번째 상기 내부 클록 - 상기 듀티보정 클록과 동일한 위상을 가짐 - 까지 순차적으로 동기화시켜 상기 동기화 커맨드를 생성하는 반도체 메모리 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 커맨드 동기화부는,
1번째 플립플롭의 클록 입력단으로 인가되는 N번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 가변지연 커맨드를 신호 출력단으로 전달하고, 2번째 플립플롭의 클록 입력단으로 인가되는 N-1번째 상기 내부 클록에 응답하여 신호 입력단으로 인가되는 상기 1번째 플립플롭의 신호 출력단에 실린 커맨드를 신호 출력단으로 전달하는 방식으로 N개의 플립플롭이 구비되는 반도체 메모리 장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 설정된 레이턴시 횟수는,
목표 레이턴시 횟수에서 상기 N개를 뺀 횟수인 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제15항에 있어서,
상기 내부 커맨드 생성부는,
상기 외부 커맨드를 디코딩하여 상기 내부 커맨드를 생성하는 커맨드 디코딩부; 및
상기 외부 클록을 기준으로 디코딩된 상기 내부 커맨드를 추가 레이턴시 횟수만큼 쉬프팅시키는 추가 레이턴시 쉬프팅부를 구비하는 반도체 메모리 장치.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제20항에 있어서,
외부에서 인가되는 커맨드를 버퍼링하여 상기 외부 커맨드로서 상기 내부 커맨드 생성부로 전달하는 커맨드 버퍼부; 및
외부에서 인가되는 클록을 버퍼링하여 상기 외부 클록으로서 상기 지연고정루프 및 상기 추가 레이턴시 쉬프팅부로 제공하기 위한 클록 버퍼부를 더 구비하는 반도체 메모리 장치.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제21항에 있어서,
상기 커맨드 버퍼부를 통해 버퍼링된 상기 외부 커맨드가 클록 인에이블 커맨드인 경우, 그에 응답하여 상기 듀티 보정부의 동작이 온/오프 제어되는 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈

제22항에 있어서,
상기 듀티 보정부는,
상기 지연고정클록을 수신하여 그 듀티비를 조절하되, 상기 클록 인에이블 커맨드에 응답하여 그 동작이 온/오프 제어되는 듀티비 조절부; 및
상기 듀티비 조절부의 출력클록을 상기 듀티보정클록으로 구동하여 상기 클록 지연부와 상기 커맨드 동기화부와 상기 레이턴시 쉬프팅부 및 상기 출력 제어부에 전달하는 클록 구동부를 구비하는 반도체 메모리 장치.