TW538453B - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
TW538453B
TW538453B TW091105185A TW91105185A TW538453B TW 538453 B TW538453 B TW 538453B TW 091105185 A TW091105185 A TW 091105185A TW 91105185 A TW91105185 A TW 91105185A TW 538453 B TW538453 B TW 538453B
Authority
TW
Taiwan
Prior art keywords
photoresist
film
gate
manufacturing
semiconductor device
Prior art date
Application number
TW091105185A
Other languages
English (en)
Inventor
Koji Nii
Yoshinori Okada
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW538453B publication Critical patent/TW538453B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

538453 五、發明說明（1) 【發明領域】 e 本發明係有關於一種半導體裝置之製造方 關於一種利用微影與蝕刻製程以製造㈣^打》，特別有 法。 之閘極的方 【發明背景】 第27至33圖顯不習知製造半導體带詈 中標示（A)的部分係為上視圖’標示為的部其 視圖之切線XI 00 一 Xi 00之剖面結構圖。 刀糸為沿上 如第27圖所示，先於一矽基底1〇1上表 雜質，以形成一井102。於此+ _ 士 &域推雜一 ^ ^ 开 此步驟中，若摻雜P型雜皙吐 :如：填離子’則可形成一p型井；若摻 ：質時’ ^㈣子，則可形成一N型井。然後，利用淺雜/隔時，例 術，於矽基底1 〇 之上表面之部分區域中形成一戌 技 絕緣層103，其材質乃為氧化石夕。請參閱第 ^隔立離 的上視圖，未形成淺溝隔離絕緣層i ‘ ：分 1U3可用來定義元件製造區域。 豕層 如第28圖所示，以TEOS作為氣體源之化學氣 (cm製程’可於扣2與淺溝隔離絕緣層1Q3^相個儿積 ^^/^^。然後利用^方式’可於氧化石夕層 ^ ^ . ^ L彳乍為軋體源之CVD方式，可於多晶矽層1〇5之 形成—氧化㈣n接著’於氧化⑪層106之
2108-4717-PF(N);Cherrv.Dtd
第5頁 538453 五、發明說明（2) 整個表面上形成一負型光阻 一如第29圖所示，使用一光罩110，以對光阻107進行曝 光製程。此光罩1 1 0包含有一圖案，其具有複數個開口 11且開口 1 1 1之圖形係與閘極圖案相同。此光罩1 1 〇的 結構包含有一光遮蔽層1〇9，係形成於一玻璃基底1〇8上。 请參閱第29圖之（A)部份的上視圖，光罩11〇包含有三個開 口 111 i〜111k，其中兩個開口11Η與"。係沿著閘極延伸 方向（圖示之垂直方向）相鄰。 第30圖顯示第29圖之光阻1〇7經過曝光步驟之後的結 果。參閱第30圖之（Α)部份的上視圖，光阻1〇7包含有複數 個曝光區域11 2，其中曝光區域丨丨2丨〜丨丨2 k之位置係相對應 於光罩110之開口llli〜lllk的位置。 、如第3 1圖所示，以顯影方式，將光阻丨〇 7之未被曝光 區域去除，因此氧化矽層1〇6表面上僅存留位於曝光區域 112i 〜112k 之光阻ll3i 〜U3k。 如第32圖所示，利用光阻113定義出氧化矽層1〇6的圖 形。特別是，可利用光阻丨丨3作為一蝕刻罩幕，以非等向 性乾蝕刻製程來定義出氧化矽層丨〇 6的圖形，其中沿矽基 底1 01之深度方向之蝕刻速率較大。如此可去除未被光阻 11 3覆蓋之氧化矽層1 〇 6，進而暴露下方之多晶矽層丨〇 5。 至於被光阻113覆蓋之氧化矽層1〇6係存留下來，而成為第 3 2圖中標示11 4 i與11 4 k之氧化矽層11 4，且殘留於多晶矽 層105之表面上。其後，將光阻U3去除。 如第3 3圖所示’以氧化矽層丨丨4作為蝕刻罩幕（硬罩 Η
2108-4717-PF(N);Cherry.ptd 麵 第6頁 538453 五、發明說明（3) 幕）進行非等向性齡飾約I便】P ^ , 向/V 1 其中沿矽基底101之深度方 -Ο μη^η^Μ ^ ^ ^ ^ ^'1 ί JtmU^ 構㈣包含有一氧化石夕層⑽、-多晶 :=:ΐ 一氧，層114k ’其中氧切層116k可作為 33«^(Α),ρ#6,^^β , r,^##11'7i 井102與隔離絕緣層103之表面上， ’、成; 極結構⑽相同。以下對於閉極結構 描述係以標號11 7通稱。 （J之 然後，以CVD製程於整個表面上沉積一 以非等向性蝕刻製程將此氧化矽声 、 θ再 將雜質摻入井U)2之上表面，便可子佈植製程 成：對源/汲極區。後續可進行 籌 / 一半導體裝置。 便I作疋成 甶上述之習 獻丨 ▼ ▼ ” 衣 N耻衣直之万法可知，第2 q hi夕
二光阻107進行之曝光製程，係使用具有開口圖宰:光圖罩 110，其中開口圖案係與閘極佈届圖宏知h &/、九罩 行顯影之後，歹兔留之部份則成為°光阻； 由：阻107進 刻氧化之後，殘留之部：/:== 以氧切層U4為罩幕，可定義w極結構m的圖案而後
538453 五、發明說明（4) 然而，於第29圖之光阻107的曝光步驟中，開口111之 處會受到光干擾的影響，結果使得曝光區域112之轉 处I:成為圓弧形，如第3 〇圖所示。當開口 111之沿著閘 2度（圖示之水平方向）的量測尺寸隨著半導體裝置的面 =小而減少日寺’則沿著閑極寬度方向量測，曝光區域 的尺寸會小於開口U1的尺寸。由於曝光區域112的尺 古：終會反映出閘極結構丨丨7的尺寸，因此沿著閘極寬度 量測，製作出的閘極結構117的尺寸會小於開口ln的 、所以^知製造半導體裝置之方法會產生一個問 二也就，僅使用單一個光罩11〇對光阻1〇7進行曝光的情 “，〜著閘極寬度方向量測，閘極結構丨丨7的尺寸會小 :，罩1 1 0之開口 1丨i的尺寸。如此一來，閘極結構11 7的 ΐ二ϊίί大，會降低M0SFET的電性表現’而且會妨礙半 導體積體電路之整合程度。 為I解決這個問題，一種技術式是依據閘極結構117 厂夕里的預測尺寸，提高閘極寬度方向之開口 11 ^的量 寸’不過此減少量的預測尺寸需要反覆的實驗驗證。 =且，對於第29圖之相鄰的開口丨丨丨丨與丨丨丨〗而言，開口 法m ?所能增加的寬度會受到限制，®此這種技術無 去根本解決習知產生的問題。 【發明概要】 本發明之目的再於提出一種半導體裝置之製造方法， 匕下列步驟··提供一半導體基底；於該半導體基底上形
第8頁 538453 五、發明說明（5) ί:具：f電性之第一薄膜；於該第-薄 二圖荦‘ί第二薄膜上形成一第一光阻； 一：案之第—光罩，對該第一光阻進行曝 顯影製程；利用該第-光阻作 = 成-第三薄膜，該第三薄膜 寬度；形成：第且：第三薄膜之寬度係大 膜；利用士且：二Ϊ阻’以覆蓋該第一薄 ,θ 具有一第二圖案之第二光罩， 對該第二光阻進行顯影製程 第罩j，將該第三薄膜定義形成一第 薄膜作為罩*，將該第—薄膜姓 声大；述目的，本發明之一特徵在於 :ί :極之閘極寬度，而後將第三薄膜 ί:ί膜，再利用第四薄膜定義出閘極 確&義出閘極的閘極寬度。 本發明之另一目的在於提出另一種半 括下列步驟：提供一半導體基底 ίΐΐ 一具有導電性之第一薄膜；於該 古第^臈；於該第二薄臈上形成一第一案之第一光罩，對該第-光阻 一光阻進行顯影製程；利用該第-=第：薄膜定義形成—第三薄膜，該第 一閘極與一第二間極之預定位置 -開極與該第二開極係沿著閉極寬度方向 膜上形成一第二 具有一第 利用一 光製程 為罩幕 係位於 於該閘 膜以及 對該第 ;利用 四薄膜 刻成為 ，第三 之兩端 。因此 導體裝 :於該 第一薄 光阻； 進行曝 光阻作 三薄膜 上方， 相鄰； ;對該第 ，將該第 一閘極之 極之閘極 該第三薄 二光阻進 該第二光 ;以及利 該閘極。 薄膜之寬 去除以形 ，可以準 置之製造 半導體基 膜上形成 利用一具 光製程； 為罩幕， 係延伸跨 其中該第 形成一第
2108-4717-PF(N);Cherry.ptd 第9頁
一光阻，以覆蓋該第一以 * · , 一第二圖案之第二光罩，對 μ第二薄膜，利用一具有 中該第二圖宰# ^ 2 第二光阻進行曝光製程，其 、；對該第二光阻進行顯影製程？3第-閘極相鄰之各-幕，將該第三薄膜定義彡# ，利用該第一光阻作為罩 溥膜作為罩幕，將該第一壤_二溥臈，以及利用该第四 極。 f第/專膜蝕刻成為該第—、第二閘 的，本發明之另 閘極與第二閘極 成第四薄膜，再 因此，可以使第 下’以達成具有 一特徵在於，可 置之操作速度。 一特徵在於，將 度變化。 特徵在於，半 晶體的 單元之電 依據上述目 延伸跨越於第— 第三薄膜定義形 一、第二閘極。 在最小線寬條件 本發明之再 以提高半導體裝 本發明之再 可以避免閘極寬 本發明之再 用於一 S R A Μ記憶 元尺寸。 本發明之再一特徵在於， 用於一記憶單元陣列之電晶體 元尺寸。 一 一特徵在於，第三薄膜係 之預定位置上方，然後將 利用第四薄膜定義出第 一、第二閘極之距離維持 高積集度之半導體裝置。 以縮短閘極之閘極長度， 該第三薄膜之厚度變薄， 導體裝置之製造方法可應 閘極製程，以縮小記憶單 半導體裝置之製造方法可應 的閘極製程，以縮小記憶單 本發明之再一 用於一巨集電路單 特，在於’半導體裝置之製造方法可應 兀區域之電晶體的閘極製程，以縮小記
【發明之詳細說明】 為讓本發明$ μ、+、 顯易懂，下文特兴中^ ^八他目的、特徵、和優點能更明 細說明如下：、牛較佳實施例，並配合所附圖式，作詳 【第一實施例】 晴參閱第1至13圖，太欲卩口松 體装置之製造方法干音圖、立由换發明第一實施例之半導 圖，標示為m的都心'圖，’、中裇不（A)的部分係為上視 構圖。、’、、、、邓/刀係為沿上視圖之切線xi-xi之剖面結 質 如 如 術 31 成圖所/;，先於，底1上表面區域摻雜-雜 一井於此步驟中，若摻雜p型雜質時，例 :::，：:可形成一 P型井；若捧雜_雜質時，例 於矽：二〗形成一N型井。然後，利用淺溝隔離技 緣層3,/二ίίί面之部分區域中形成-淺溝隔離絕 的i視圖Λ Λ氧签化石夕。請參閱第1 ®之⑴部分顯示 Μ0= 隔離絕緣層3的區域係用來作為一 夾a盖之兀件製造區域’也就是說淺溝隔離絕緣層3可用 來定義元件製造區域。 曰J用 如第2圖所示’以蘭作為氣體源之化學氣相沉積 ()製耘，可於井2與淺溝隔離絕緣層3之整個表面上形 成一氧化矽層4。然後利用CVD方式，可於氧化矽層4之整
538453
五、發明說明（8) 個表面上形成一多晶矽層1 〇 5。隨後利用熱氧化製程或是 以TEOS作為氣體源之CVD方式，可於多晶矽層5之整個表面 上形成一氧化矽層6。接著，於氧化矽層6之整個表面上形 成負型光阻7。另外，氧化矽層4、6可以其他絕緣材料 取代，例如：氮氧化矽（Si ON)，亦可以其他鐵電材料取 代，例如：二氧化鈦（Ti〇2)、五氧化二鈦（Ti2〇5)等等。 如第3圖所示，使用一光罩丨〇，以對光阻7進行曝光製 程。此光罩10包含有一預定光遮蔽圖案，其乃將複數個 (本實施例有兩個）光遮蔽層9a、9b形成於一玻璃基底8 上。值得注意的是，光遮蔽層9a、9b之圖案輪廓不同於閘 極之預定成型輪廓。 第13圖顯示一M0SFET結構之預定成型輪廓。請比較第 13圖與第3圖之（A)部分，沿著閘極長度方向（亦即圖示之 水平方向）量測到光遮蔽層9&、9b的尺寸，係相當於閘極 結構25i、25j、25k之閘極長度，其中，光遮蔽層9b的位 置設於閘極結構25k上方，而且沿著閘極寬度方向（亦即圖 不之垂直方向）量測到光遮蔽層9a的尺寸，係大於閘極結 構25k之閘極寬度，也就是說，光遮蔽層9b之製作尺寸， 係自閘極結構25k之閘極寬度方向往外延伸。另外，光遮 蔽層9a的位置設於閘極結構25 i與2 5j上方，且持續過越閘 極結構25i的上方區域以及與閘極結構25j的上方區域，而 且光遮蔽層9a之製作尺寸，係自閘極結構25i與託】之閘極 寬度方向往外延伸。如第1 3圖之（A)部分所示，兩相鄰之 閘極結構25 i與25 j係位於閘極寬度方向之同一直線上。
2108-4717-PF(N);Cherry.ptd 第12頁 538453
參閱第4圖之(A)·”:：：7:過曝光步驟之後的結果。 光區域12a、12b，： = 2阻7包含有複數個未曝 9a、9b的位置。至；糸相/應於光罩10之光遮蔽層 部分，Α — ί 未曝光區域12a、12b以外的 為+光區域11。當光阻7進行第3圖所示之暖 、〆驟時，光遮蔽層9a、9b的轉角處會受到光干涉之影 :果！ =4會岡使1曝光區域12a、l2b的轉角處形成圓弧二 結果如第4圖（A)部分所示。 將光阻7之曝光區域U去 位於未曝光區域12a、
如第5圖所示，以顯影方式， 除’因此氧化矽層6表面上僅存留 12b 之光阻13a、13b。 如第6圖所示，利用光阻13a、m定義出氧切層6的 形特別疋，可利用光阻1 3 a、1 3 b作為一蝕刻罩幕，以 非等向性乾蝕刻製程來定義出氧化矽層6的圖形，其中沿 矽基底1之深度方向之蝕刻速率較大。如此可去除未被光 阻13a、13b覆蓋之氧化石夕層6，進而暴露下方之多晶矽層 5。至於被光阻13a、1扑覆蓋之氧化矽層6係存留下來，而 成為第6圖中標示之氧化矽層Ha、Ub，且殘留於多晶矽 層5之表面上。其後，將光阻i3a、13b去除。 如第7圖所示，提供一正型光阻15，以覆蓋住氧化矽 層14a、14b以及多晶矽層5之表面。然後，如第8圖所示， 利用具有開口圖案之光罩i 8 ’以對光阻i 5進行曝光製 程，其中光罩18之製作是將一光遮蔽層17形成於一玻璃基 底16上。請參閱第8圖之（A)部分，％罩18包含有複數個開
538453 五、發明說明（10) 口19(本實例為3個開口19s、19t、19U)，而且開口19之輪 廓不完全與預定閘極輪廓相同。 比較第8圖與第13圖之（A)部分，沿閘極寬度方向觀察 得知，閘極結構25i、25k之第一端係定義於開口19s之底 邊，閘極結構25j、25k之第二端係定義於開口19u之頂 邊，而閘極結構25i之第二端與閘極結構25 j之第一端係分 別定義於開口l9t之頂邊與底邊。因此，光罩18之開口圖 案是用來定義閘極結構25 i〜25k之兩端點位置。 第9圖顯示第8圖之光阻18經過曝光步驟之後的結果。 ，閱第9圖之（A)部份的上視圖，光阻18包含有複數個曝光 區域20s、20t、20u，其位置係相對應於光罩18之開口19 = 阻18進行第8圖所示之曝光步驟時，開口19 ?η 处曰又到光干涉之影響，因此會使曝光區域20s、 2j'、2〇u的轉角處形成圓弧形，結果如第9圖部分所 去广如^ 示，以顯影方式，將光阻18之曝光區域2〇 矛、可於光阻15内形成複數個開口 21S、211、21u，Η 與:r在置開=二 14b ;在開口21t中，第一^之氧化石夕層"a與 如楚」中 暴露中間部分之氧化矽層14a。 如第11圖所示，可利用本 露於開口2ls〜21u内之氧作為，罩幕’將暴 阳二乳化夕層14a、14b去除，至於祜杏 阻15覆盍而存留之氧化 於破先 /層、14b係標不成為一氧化 第14頁 2108-4717-PF(N)；Cherry.ptd 538453
層22i〜22k 〇 如第12圖所示，將光 上方之氧化石夕層22i〜22k， 位置上。 阻1 5去除，則存留於多晶矽層5 係位於閘極結構25 i〜25之預定 進杆示’以氧化石夕層22作為餘刻罩幕（硬罩幕） 蝕刿、· ί 2性乾蝕刻製程’其中沿矽基底1之深度方向之 及葡仆产’可將未被氧化矽層22覆蓋之多晶矽層5以 θ去除，以暴露出下方之井2與隔離絕緣層3。 層壯圖之⑻部份的剖面示意圖’井2上方之多 ==有一氧化石夕層24k、-多晶石夕㈣k以及- 多曰:夕；23!了氧化矽層糾可作為一閘極絕緣層，而 夕曰曰矽層23k可作為一閘極。請參閱第13圖之（^部 2圖’閘極結構25i、25j係形成於井2與隔離 面上，且多層結構材質乃與閘極結構2 表 問極結構25i、25j、25k之描述係以標號下對於 然後，以CVD製程於整個表面上沉積一氧化矽声 二非等向性蝕刻製程將此氧化矽層回蝕刻 25之側壁上形成一側壁子❶跟著 j =、、、。構 雜質摻入井2之上表面，便可於 ^ 子佈植1程將 w』於閘極結構25之兩側形忐一 對源/汲極區。依據上述製程步驟，可办 後續可進行内連線製程，便製作& 本道 1姑 。 由上述可知，完成第3圖:二^ 行第5圖之光阻7的顯影步驟，#進行第6圖之氧切層=
538453 五、發明說明（12) 餘刻步驟。後續，進行第8圖之光阻1 5的曝光步驟後，會 進行第1 0圖之光阻1 5的顯影步驟，再進行第1丨圖之氧化石夕 層14a、14b的蝕刻步驟。另一種方式來說，光阻7利用光 罩1 〇進行曝光之後，馬上利用光罩1 8進行曝光，因此僅對 光阻7進行一次顯影，也僅對氧化矽層6進行一次蝕刻。此 種方式也可應用在第12圖之氧化石夕層22之製作步驟上。 在上述之第一實施例的半導體裝置製造方法中，係先 將氧化矽層14b之寬度製作成為大於閘極結構25k之閘極寬 度，然後將氧化矽層14b之前第二端去除，再以氧化矽層 2 2k作為罩幕以定義形成閘極結構25k。因此藉由光罩μ之 開口19s的底邊以及開口19u的頂邊，可以精確定義出閘極 結構2 5 k之閉極寬度。 •而且，係先將氧化矽層14a延伸跨越閘極結構25i與 2^上方，再將氧化矽層14a之中間部分去除以分離成^部 氧化梦層如與22卜後續利用氧化梦層如 與22 1作為罩幕’可定義形成閘極結構25 i與25j。因此， f此藉由光罩18之開口21t的頂邊與底邊，可以精確定義 出閘極結構25 i、25 j之最小線寬。 置之】in特：平9-289153號公報中揭露-種半導體裝 ^ 的在於抑制因光干涉所導致之閘極頂 極氧化層以及一閘極屛· r κ、认分时 &上形成一閘 Ημ · (c) M mθ ，（b)於該閘極層上形成一第一光 程：⑷d一！一光罩對該第一光阻層進行曝光製 第一光阻層進行顯影製程；（e)以該第-光阻 第16頁 2108-4717-PF(N);Cherry.ptd 538453 五、發明說明（13) 層為罩幕以蝕刻該閘極層；（f )形成一第二光阻層；（g )利 用一第'一光罩對該第一光阻層進行曝光製程；（h)對該第 二光阻層進行顯影製程；以及（i )以該第二光阻層為罩幕 以蝕刻該閘極層。 在這個方法中，步驟（e)、（ i)均需蝕刻閘極層，於此 兩步驟中的過蝕刻現象均會損傷矽基底。相對來說，本發 明第一實施例的半導體裝置製造方法中，僅於第13圖之蝕 刻步驟的過蝕刻現象會損傷矽基底1 一次。因此，相較於 曰本專利特開平9 - 2 8 91 5 3號公報’本發明第一實施例可有 效降低石夕基底1之損害。 【第二實施例】 請參閱第1 4至2 1圖，其顯示本發明第二實施例之半導 體裝置之製造方法示意圖，其中標示（A )的部分係為上視 圖’標示為（B)的部分係為沿上視圖之切線χ丨-χ 1之剖士 構圖。 ^ 首先，依照第一實施例之相同步驟，製作出第6圖所 不，結構。然後，如第14圖所示，利用等向性蝕刻製程， ，氧化矽層14a、14b之一預定部分去除，例如：可使用氫 氣酸進行濕式餘刻。如此可使氧化矽層丨4a、丨4b變薄，而 成為一氧化矽層30a、30b。 _如第15圖所示，於整個表面上提供光阻15，以覆蓋住 氧化矽層30a、30b。然後，如第16圖所示，利用光罩18, 對光阻1 5進行曝光製程，結果如第丨7圖所示，其顯示經過
538453 五、發明說明（14) 曝光後之光阻1 5的圖案。 如第1 8圖所示，進行_吾彡制 2。去除，以於光阻15上形成開光阻15之曝光區域 露氧化矽層3〇a =在開口〜中，係暴 化石夕層3〇a之中間部分 ^ ’在開口川中，係暴露氧 内之^ 不’以光阻15為-罩幕，將暴露於開口21 之氧化#厚^ 3、3〇b去除，則被光阻15覆蓋而未被去除 心氧化梦層30a、繼，則標示成為一氧化梦層3π、3"、 =20圖所示’將光阻15去除。如第21圖所示，，以 ^化=31 4乍為敍刻罩幕（硬罩幕）進 中沿石夕基底i之深度方向之韻刻速率較大乾可餘將二 :中化石夕層31覆蓋之多晶石夕層5以及氧化石夕層4去&，以 方ίΓ與：離絕緣層3。請參閱第21圖之⑻部份 35，第二：VR、井2上方之多層結構係構成-閘極結構 層34k、—多之曰(==票以示及之閉^結構35k包含有一氧化石夕 „ 0 日夕層33k以及一氧化矽層31k，豆中氯化矽 ^ mw33k可作為一閉 35ί/·Λ第 （）°P份的上視冑，閘極結構如、 35j係形成於井2與隔離絕緣層3之表面上，且多 質乃與閘極結臟相同。以下對於閘極結構35i?、;5j、 3 5 k之描述係以標號3 5通稱。 然後，於閘極結構35之侧壁上形成一側壁子，跟著，
I 第18頁 2108-4717-PF(N)；Cherry.ptd 538453 五、發明說明（15) 於閘極結構35之兩 據上述製程步驟， 製程，便製作完成 在上述之第二 於第1 4圖中將氧化 構35之線寬較小。 半導體裝置製造方 度。 而且，第二實 薄化步驟（第1 4圖） 可以避免於進行氧 刻到氧化矽層31之 同時，這樣可以增 助於應用在高積集 側之井2上表面形成一對源/汲極區。依 可製作完成MOSFET。後續可進行内連線 一半導體裝置。 ' 實施例的半導體裝置製造方法中，係先 石夕層14a、14b之厚度變薄，因此閘極結 相較於第一實施例，採用第二實施例的 法所元成的Μ 0 S F E T具有較快的操作速 施例疋先進行氧化碎層1 4 a、1 4 b之厚度 ，再定義氧化矽層3 1的端點（第1 9圖）， 化石夕層1 4 a、1 4 b之等向钕刻製程時，餘 端點，所以如此可防止閘極線寬變化。 加氧化石夕層3 1 i與3 1 j之間的距離，將有 度製程。 【第三實施例】 第一本ί明it實施例之半導體裝置之製造方法，係依據 、第一實&例之製造方法，來製作3削記憶單元 曰日體的閘極。參閱第2 2圖，复顯干太路日梦 CD Alf 兵顯不本發明第三實施例之 SRAM記憶單元佈局之上視圖。 此禮师局圖已從於► pq女蜜名,丨 特開平第1 0- 1 78 11 0號揭露，故於屮尤i姑埋斗、本專利 構。 故於此不再解釋其佈局結 曰首先’於-矽基底上依序形成一閘極絕緣層以及 日日矽層，再於多晶矽層表面 ^ 夕 叫上覆盍一氧化矽層。然後，利
538453
用 第一光罩進行微影製程，並搭配非等向餘刻製程可定 義出氧化矽層的圖案。結果，可形成一條線型的氧化矽 層’其輪廓如圖中虛線所示，其位置乃位於驅動電晶體 N1、承載電晶體pi、存取電晶體N4之閘極上方。而且，另 外一條線型的氧化矽層，其輪廓如圖中虛線所示，其位置 乃位於驅動電晶體N2、承載電晶體p2、存取電晶體N3之閘 極上方。此步驟方法係如同第一實施例之第6圖所示。 其後’利用一第二光罩進行微影製程，並搭配非等向 蝕刻製程可將一部份之氧化矽層去除，此步驟方法係如同 第一實施例之第1 2圖所示。 跟著，以存留之氧化矽層作為一硬罩幕，將部分之多 晶矽層去除，已定義形成上述各個電晶體之閘極，此步驟 方法係如同第一實施例之第丨3圖所示。 在上述之第三實施例的半導體裝置製造方法中，係依 據第-、第二實施例之製造方法，來製_am記憶單元之 電晶體的閘極。如此可使存取電晶體^與承載電晶體^之 =閘極距離、存取電晶體N3與承載電晶體p2之間的閑極 距，、驅動電晶體之間的閘極距離均維持在—最小距離之 線寬’進而達到縮小單元尺寸的目 【第四實施例】 本發明第四實施例之半 第一、第二實施例之製造方 之SRAM記憶單元之電晶體的 導體裝置之製造方法，係依據 法’來製作一個不同於第22圖 問極。參閱第23圖，其顯示本
538453 五、發明說明（17) 記憶單元佈局之上視圖。 再解釋平第2_，543號揭露， 曰矽：先五：：矽基底上依序形成-閘極絕緣層 晶Γί面上覆蓋-氧”層。 義出氧切層的Γΐ影非等广刻 層，其輪廓如圖中；後;;：形成一條線型的 U 之閘極上方。而且，另外-條 體4曰承ίί圖中虛線所示，其位置乃位於 實施例之胸所示。_上方。此步驟方法係 餘列用一第二光罩進行微影製程，並搭 m:部份之氧化矽層去除，此步驟方 第一貝施例之第1 2圖所示。 跟著，以存留之氧化矽層作為—硬將 ==已定義形成上述各個電晶體之間極 方法係如同第一實施例之第丨3圖所示。 在上述之第四實施例的半導體 據第一、第二實施例之製造太、么=置良把万沄 雷曰驴& n h ^ L l w方法，來製作SRAM記 電曰曰體的閘極。如此可使存取電晶體 閘極距離維持在一最小距離 ，、水戰 寸的目。 離之線見’進而達到縮 此種佈局 故於此不 以及一多 然後，利 製程可定 氧化矽 電晶體 線型的氧 驅動電晶 如同第一 配非等向 法係如同 部分之多 ，此步驟 中，係依 憶單元之 體之間的 小單元尺
538453
【第五實施例】 本發明第四實施例之半導體裝置之製造方法，係依據 一、第二實施例之製造方法，來製作一個記憶單元陣列 之電晶，的閘極。參閱第24圖，其顯示本發明第五實施例 之記憶單元陣列之上視圖。此種記憶單元陣列包含有複數 個矩陣=列之電晶體，且電晶體會與一位置解碼器電路 線、一資料讀取/寫入電路線形成電連接。第24圖僅顯示 此電晶體之閘極圖案。 首先，於一矽基底上依序形成一閘極絕緣層以及一多 晶矽層，再於多晶矽層表面上覆蓋一氧化矽層。然後，利 ^ ，一光罩進行微影製程，並搭配非等向蝕刻製程可定 f出氧化矽層的圖案。結果，可形成一列線型的氧化矽 層，其輪廓如圖中虛線所示，其位置乃位每一列閘極之 方。此步驟方法係如同第一實施例之第6圖所示。 其後，利用一第二光罩進行微影製程，
π程二將一部份之氧化矽層去除，此步驟；法係如u 第一實施例之第1 2圖所示。 J 曰欲以存留之氧切層作為—硬罩|，將部分之多 義形成上述各個電晶體之閉㉟，此步ί 方法係如同第一實施例之第丨3圖所示。 少鄉 在上述之第五實施例的半導體裝置製造方法 據第-、第二實施例之製造方法’來製糸： 列之電晶體的閘極。如此可使每一列之 f隐早兀陣 在一最小距離之線寬，進而達到縮小單 維持 卞7^尺寸的目。
538453 五、發明說明（19) -- 本發明第五實施例的半導體裝置製造方法，不僅可以 應用在具有列向排列之閘極的記憶單元陣列中， 用在具有直向排列之閉極的記憶單元陣列中，如同第25 g 戶斤示0 【第六實施例】 本發明施例μ導體裝置之製造方&，係依據 第一、第二實施例之製造方法，來製作一半導體晶片之巨 集電路單元（macrocell)之電晶體的閘極。參 其顯示本發明第六實施例之巨集電路 $ %吩早兀陣列之上視圖。 在此種巨集電路單元中，每個單元區塊中包含有複數個 CMOS電晶體。 首先，於一矽基底上依序形成一閘極絕緣層以及一多 晶矽層’再於多晶矽層表面上覆蓋一氧化矽層。然後，利 用-第-光罩進行微影製程’並搭配非等向餘刻製程可定 義出氧化石夕層的圖案。結果’可形成一列線型的氧化矽 層，其輪廓如圖中虛線所示，其位置乃位每一列閘極之上 方。此步驟方法係如同第一實施例之第6圖所示。 其後，利用一第二光罩進行微影製程，並搭配非等 餘刻，程可將—部份之氧切層去除，此步驟方法係 第一實施例之第1 2圖所示。 跟著，以存留之氧化矽層作為一硬罩幕，將部分之多 晶矽層去除’ &定義形成上述各個電晶體之閘⑯，此 方法係如同第一實施例之第1 3圖所示。
538453 五、發明說明（20) 在上述之第六實施例的半導體裝置製 據第一、第二實施例之製造方法，來製作一道中，係依 巨集電路單元（macr〇cel丨）之電晶體的閘極。體晶片之 相鄰之單元區塊的閘極距離維一 匕可使兩 而達到縮小單元尺寸的目。 ^小距離之線寬，進 本發明第五實施例的半導體裝置製 ”在具有列向排列之閑極的記憶單元陣列：：僅可以 =具有直向排列之閘極的記憶單元陣列中，二= 以限Κί:明佳實施例揭…’然其並非用 神和_，當可此=者’在不脫…明之精 護範圍當視後附之申；專二飾去=本發明之保 τ明辱利耗圍所界定者為準。 ❿
538453 圖式簡單說明 第1圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第2圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第3圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第4圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第5圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第6圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第7圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法不意圖。 第8圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第9圖（A)〜（B)顯示本發明第一實施例之半導體裝置之 製造方法示意圖。 第10圖（A)〜（B)顯示本發明第一實施例之半導體裝置 之製造方法示意圖。 第11圖（A)〜（B)顯示本發明第一實施例之半導體裝置 之製造方法示意圖。 第12圖（A)〜（B)顯示本發明第一實施例之半導體裝置 之製造方法示意圖。
2108-4717-PF(N);Cherry.ptd 第25頁 538453 圖式簡單說明 第13圖（A)〜（B)顯-丄 之製造方法示意圖顯不本發明第一實施例之半 第14 圖（Α)〜（Β)_ ~ 之製造方法示意圖不本發明第二實施例之半 第 15 圖（Α)~(Β)_ - 之製造方法示意圖不本發明第二實施例之半導體裝置 之盤3 :(-Α):⑻顯示本發明第二實施例之半導體梦W 之製造方法不意圖。 卞等體裝置 第17圖（Α)〜（Β)顯示 之製造方法示意圖。不發月弟I秘例之+導體裝置 第 18 圖（Α)〜 之製造方法示意圖不本發明第二實施例之半導體裝置 導體裝置 導體裝置 第1 9圖(A)(B)顯示本明第二實施例之 體裝置 體裝置 體裝置 元佈局之 之製造方法示意圖 第2 0圖（A)(B)顯示本發明第二實施例之 之製造方法示意圖。 等 第21圖（A)〜（B)顯示本發明第二實施例之半 之製造方法示意圖。 守 第22圖顯示本發明第三實施例之SRAM記憶單 上視圖。 f 、第23圖顯示本發明第四實施例之SRAM記憶單元佈局 上視圖。 π < 第24圖顯示本發明第五實施例之記憶單元陣列之上 圖 視
I
I i 第26頁 2108-4717-PF(N);Cherry.ptd 538453 圖式簡單說明 第2 5圖顯示本發明第五實施例之記憶單元陣 圖。 j <上视 第2 6圖顯示本發明第六實施例之巨集電路單 上視圖。 1早列之 第27圖（A)〜（B)顯示習知製造半導體裝置 示意圖。 乃去步驟 第28圖（A)〜（B)顯示習知製造半導體裝置之 不意圖。 /步驟 第29圖（A)〜（B)顯示習知製造半導 示意圖。 〜乃去步驟 體裝置之方法步 體裝置之方法步 體裝置之方法步 體裝置之方法步 第30圖（A)〜（B)顯示習知製造半導 示意圖。 第31圖（A)〜（B)顯示習知製造半導 示意圖。 第32圖（A)〜(B)顯示習知製造半導 示意圖。 第33圖（A)〜（B)顯示習知製造半導 不意圖。 【符號說明】 習知技術 井〜102 ; 氧化矽層〜1 〇 4 ; 氧化矽層〜1 〇 6 ; 矽基底〜1 01 ; 淺溝隔離絕緣層〜丨0 3 ·， 多晶矽層〜105 ;
2108-4717-PF(N);Cherry.ptd 第27頁 538453 圖式簡單說明 光阻〜1 0 7 ; 光遮蔽層〜1 0 9 ; 開口〜111 ; 光阻〜113 ; 多晶矽層〜11 5 ; 閘極結構117。 本發明技術 石夕基底〜1 ; 淺溝隔離絕緣層〜3 ; 多晶矽層〜5 ; 光阻〜7 ; 光遮蔽層〜9 ; 曝光區域〜11 ; 光阻〜13 ; 光阻〜15 ; 光遮蔽層〜17 ; 開口〜19 ; 開口〜21 ; 多晶矽層〜23 ; 閘極結構〜25 ; 氧化矽層〜3 1 ; 氧化矽層〜3 4 ; 驅動電晶體〜N1、N2 ; 玻璃基底〜108 ; 光罩〜110 ; 曝光區域〜112 ; 氧化矽層〜11 4 ; 氧化石夕層〜11 6 ; 井〜2 ; 氧化矽層〜4 ; 氧化石夕層〜6 ; 玻璃基底〜8 ; 光罩〜1 0 ; 未曝光區域〜12 ; 氧化矽層〜1 4 ; 玻璃基底〜16 ; 光罩〜1 8 ; 曝光區域〜20 ; 氧化矽層〜2 2 ; 氧化矽層〜24 ; 氧化矽層〜3 0 ; 多晶石夕層〜3 3 ; 閘極結構〜35 ; 承載電晶體〜PI、P2 ;
2108-4717-PF(N);Cherry.ptd 第28頁 538453 圖式簡單說明 存取電晶體〜N3、N4。 ΗΒΗ 第29頁 2108-4717-PF(N);Cherry.ptd

Claims (1)

  1. 538453 . _案號91105185_年々月3曰_修正本 __ 六、申請專利範圍 \Λ :匕 1 · 一種半導體裝置之製造方法，包括下列步驟：// (a) 提供一半導體基底； (b) 於該半導體基底上形成一具有導電性之第一薄 膜； (c) 於該第一薄膜上形成一第二薄膜； (d )於該第二薄膜上形成一第一光阻； (e)利用一具有一第一圖案之第一光罩，對該第一光 阻進行曝光製程； (f )對該進行過步驟（e)之曝光製程的第一光阻進行顯 影製程； (g) 利用該進行過步驟（f )之顯影製程的第一光阻作為 罩幕，將該第二薄膜定義形成一第三薄膜，該第三薄膜係 位於一閘極之預定位置上方，且該第三薄膜之寬度係大於 該閘極之閘極寬度； (h) 形成一第二光阻，以覆蓋該第一薄膜以及於步驟 (g )完成之該第三薄膜； (i) 利用一具有一第二圖案之第二光罩，對該第二光 阻進行曝光製程； (j) 對該進行過步驟（i)之曝光製程的第二光阻進行顯 影製程； (k) 利用該進行過步驟（j)之顯影製程的第二光阻作為 罩幕，將該第三薄膜定義形成一第四薄膜；以及 (l) 利用該第四薄膜作為罩幕，將該第一薄膜蝕刻成 為該閘極。
    2108-4717-PFl(N).ptc 第30頁 538453 , _案號9Π05185_年月日__ 六、申請專利範圍 2 · —種半導體裝置之製造方法，包括下列步驟： (a) 提供一半導體基底； (b) 於該半導體基底上形成一具有導電性之第一薄 膜； (c) 於該第一薄膜上形成一第二薄膜； (d) 於該第二薄膜上形成一第一光阻； (e) 利用一具有一第一圖案之第一光罩，對該第一光 阻進行曝光製程； (f )對該進行過步驟（e)之曝光製程的第一光阻進行顯 影製程； (g)利用該進行過步驟（f )之顯影製程的第一光阻作為 罩幕，將該第二薄膜定義形成一第三薄膜，該第三薄膜係 延伸跨越於一第一閘極與一第二閘極之預定位置上方，其 中該第一閘極與該第二閘極係沿著閘極寬度方向相鄰； (h )形成一第二光阻，以覆蓋該第一薄膜以及於步驟 (g)完成之該第三薄膜； (i)利用一具有一第二圖案之第二光罩，對該第二光 阻進行曝光製程，其中該第二圖案係定義該第一閘極與該 第二閘極相鄰之各一端； (j )對該進行過步驟（i )之曝光製程的第二光阻進行顯 影製程； (k) 利用該進行過步驟（j)之顯影製程的第二光阻作為 罩幕，將該第三薄膜定義形成一第四薄膜；以及 (l) 利用該第四薄膜作為罩幕，將該第一薄膜蝕刻成
    2108-4717-PFl(N).ptc 第31頁 538453 雇 _案號 91105185_年月日__ 六、申請專利範圍 為該閘極。 3. —種半導體裝置之製造方法，該半導體裝置具有一 導電圖案，該製造方法包括下列步驟： (b )形成一具有導電性之第一薄膜； (c) 於該第一薄膜上形成一第二薄膜； (d) 於該第二薄膜上形成一第一光阻； (e) 利用一第一光罩，對該第一光阻進行曝光製程； (f )對該進行過步驟（e)之曝光製程的第一光阻進行顯 影製程； (g) 利用該進行過步驟（f )之顯影製程的第一光阻作為 罩幕，將該第二薄膜定義形成一第三薄膜； (h) 形成一第二光阻，以覆蓋該第一薄膜以及該第三 薄膜； (i )利用一第二光罩，對該第二光阻進行曝光製程； (j )對該進行過步驟（i )之曝光製程的第二光阻進行顯 影製程； (k)利用該進行過步驟（j)之顯影製程的第二光阻作為 罩幕，將該第三薄膜定義形成一第四薄膜，其中於蝕刻該 第一圖案薄膜的過程中，係去除該第一薄膜之至少一個端 點；以及 (1 )利用該第四薄膜作為蝕刻罩幕，將該第一薄膜蝕 刻成為該導電圖案。 4. 如申請專利範圍第1、2或3項所述之半導體裝置之 製造方法，其中於完成該步驟（g)之後，另包含有一步驟
    2108-4717-PFl(N).ptc 第32頁 538453 _案號91105185_年月日_«_ 六、申請專利範圍 (m):將該第三薄膜之厚度變薄。 5. 如申請專利範圍第4項所述之半導體裝置之製造方 法，其中該步驟（m)係於步驟（k )之前進行。 6. 如申請專利範圍第1、2或3項所述之半導體裝置之 製造方法，其中該半導體裝置之製造方法可應用於一SRAM 記憶單元之電晶體的閘極製程。 7. 如申請專利範圍第1、2或3項所述之半導體裝置之 製造方法，其中該半導體裝置之製造方法可應用於一記憶 單元陣列之電晶體的閘極製程。 8. 如申請專利範圍第1、2或3項所述之半導體裝置之 製造方法，其中該半導體裝置之製造方法可應用於一巨集 電路單元區域之電晶體的閘極製程。
    2108-4717-PFl(N).ptc 第33頁
TW091105185A 2001-06-12 2002-03-19 Method of manufacturing semiconductor device TW538453B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001177193A JP4776813B2 (ja) 2001-06-12 2001-06-12 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW538453B true TW538453B (en) 2003-06-21

Family

ID=19018074

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091105185A TW538453B (en) 2001-06-12 2002-03-19 Method of manufacturing semiconductor device

Country Status (6)

Country Link
US (1) US6670262B2 (zh)
JP (1) JP4776813B2 (zh)
KR (1) KR100476404B1 (zh)
CN (1) CN1201376C (zh)
DE (1) DE10220395A1 (zh)
TW (1) TW538453B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812090B (zh) * 2021-05-14 2023-08-11 聯發科技股份有限公司 積體電路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4729609B2 (ja) * 2002-07-31 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4343571B2 (ja) 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004103851A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp スタティック型半導体記憶装置
CN1331212C (zh) * 2004-10-18 2007-08-08 旺宏电子股份有限公司 集成电路的制造方法
US7279386B2 (en) * 2004-12-03 2007-10-09 Advanced Micro Devices, Inc. Method for forming a semiconductor arrangement with gate sidewall spacers of specific dimensions
US7569073B2 (en) * 2004-12-29 2009-08-04 Bausch & Lomb Incorporated Small incision intraocular lens with anti-PCO feature
US7473648B2 (en) * 2006-03-07 2009-01-06 International Business Machines Corporation Double exposure double resist layer process for forming gate patterns
JP2009081420A (ja) * 2007-09-07 2009-04-16 Nec Electronics Corp 半導体装置の製造方法
CN101572218B (zh) * 2008-04-28 2011-03-23 中芯国际集成电路制造(北京)有限公司 半导体器件及栅极的形成方法
JP5319247B2 (ja) * 2008-11-14 2013-10-16 株式会社東芝 半導体装置の製造方法
US7939384B2 (en) * 2008-12-19 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating poly uni-direction line-end shortening using second cut
JP5661524B2 (ja) * 2011-03-22 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP6085803B2 (ja) * 2013-02-19 2017-03-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20170003674A (ko) * 2014-05-27 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN117153677B (zh) * 2023-10-27 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2903884B2 (ja) * 1992-07-10 1999-06-14 ヤマハ株式会社 半導体装置の製法
US5523258A (en) * 1994-04-29 1996-06-04 Cypress Semiconductor Corp. Method for avoiding lithographic rounding effects for semiconductor fabrication
JPH09186166A (ja) * 1996-01-08 1997-07-15 Toshiba Corp 半導体装置の製造方法
JPH09289153A (ja) 1996-04-23 1997-11-04 Oki Electric Ind Co Ltd 半導体装置の製造方法及びそれに用いるマスク
JP3523762B2 (ja) * 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP4214428B2 (ja) 1998-07-17 2009-01-28 ソニー株式会社 半導体記憶装置
KR100333274B1 (ko) * 1998-11-24 2002-04-24 구본준, 론 위라하디락사 액정표시장치 및 그 제조방법
US6426175B2 (en) * 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
JP3393469B2 (ja) * 1999-07-15 2003-04-07 日本電気株式会社 薄膜半導体素子の製造方法及び薄膜半導体形成装置
JP2001036086A (ja) * 1999-07-15 2001-02-09 Telecommunication Advancement Organization Of Japan 半導体装置の製造方法
KR100669862B1 (ko) * 2000-11-13 2007-01-17 삼성전자주식회사 반도체 장치의 미세패턴 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812090B (zh) * 2021-05-14 2023-08-11 聯發科技股份有限公司 積體電路

Also Published As

Publication number Publication date
JP4776813B2 (ja) 2011-09-21
KR100476404B1 (ko) 2005-03-16
US6670262B2 (en) 2003-12-30
CN1391258A (zh) 2003-01-15
CN1201376C (zh) 2005-05-11
KR20020095063A (ko) 2002-12-20
US20020187621A1 (en) 2002-12-12
DE10220395A1 (de) 2003-01-02
JP2002367925A (ja) 2002-12-20

Similar Documents

Publication Publication Date Title
TW538453B (en) Method of manufacturing semiconductor device
TW488080B (en) Method for producing thin film transistor
US7507612B2 (en) Flat panel display and fabrication method thereof
JP2003229575A (ja) 集積半導体装置及びその製造方法
TW200937573A (en) Methods for isolating portions of a loop of pitch-multiplied material and related structures
JPH07118544B2 (ja) 薄膜トランジスター及びその製造方法
KR20060043740A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2013128059A (ja) パターン形成方法
CN114050162A (zh) 一种铁电存储器及其制备方法
JPH0485876A (ja) 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法
TWI373828B (en) Flash memory cell with a flare gate
JP2004200651A (ja) トップゲート型薄膜トランジスタの形成方法
TW409342B (en) Contact fabrication method for semiconductor device
JP2004014622A (ja) 薄膜半導体装置の製造方法及びそのレジストパターン形成方法
JP2000049239A (ja) マスクｒｏｍ製造方法
KR970018402A (ko) 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조방법
JPH0294564A (ja) 半導体装置の製造方法
US20230072310A1 (en) Method for forming semiconductor structure and semiconductor structure
WO2023032025A1 (ja) 柱状半導体の製造方法
TWI383230B (zh) 影像顯示系統及其製造方法
JP2011165933A (ja) 半導体装置の製造方法
TWI223358B (en) Manufacturing method of thin film transistor having lowly doped region
KR100460704B1 (ko) 에스램의바텀게이트형박막트랜지스터제조방법
KR920005703B1 (ko) 디램쎌의 제조방법
TW323390B (en) The method for forming lightly doped drain on semiconductor device

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees