JP2004103851A - スタティック型半導体記憶装置 - Google Patents
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Abstract
【課題】微細化した場合においても、高性能かつ信頼性の高いＳＲＡＭを提供する。
【解決手段】ＳＲＡＭは、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４とを含むメモリセル１と、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートを形成するポリシリコン配線３ａ，３ｄと、ポリシリコン配線３ａ，３ｄと同じ方向に延在し、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲートと第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４のゲートとを形成するポリシリコン配線３ｂ，３ｃとを備える。そして、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲート幅ＷＡと、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲート幅ＷＤとを等しくする。
【選択図】 図１
【解決手段】ＳＲＡＭは、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４とを含むメモリセル１と、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートを形成するポリシリコン配線３ａ，３ｄと、ポリシリコン配線３ａ，３ｄと同じ方向に延在し、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲートと第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４のゲートとを形成するポリシリコン配線３ｂ，３ｃとを備える。そして、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲート幅ＷＡと、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲート幅ＷＤとを等しくする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置に関し、特に、６つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むメモリセル（以下「フルＣＭＯＳセル」と称する）を備えたスタティック型半導体記憶装置（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの構造に関する。
【０００２】
【従来の技術】
図１１に、従来のＳＲＡＭのメモリセル１の構造例を示す。なお図１１では、説明の便宜上、各ＭＯＳトランジスタのゲートを形成するポリシリコン配線３ａ〜３ｅまでを図示し、このポリシリコン配線３ａ〜３ｅよりも上層の配線の図示は省略している。
【０００３】
図１１に示すように、メモリセル１は、６つのＭＯＳトランジスタを含む。より詳しくは、メモリセル１は、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４と、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６とを含む。
【０００４】
第１ドライバｎＭＯＳトランジスタＱ１は、活性領域２ａとポリシリコン配線３ｂとの交差部に形成され、第２ドライバｎＭＯＳトランジスタＱ２は、活性領域２ｄとポリシリコン配線３ｃとの交差部に形成され、第１ロードｐＭＯＳトランジスタＱ３は、活性領域２ｂとポリシリコン配線３ｂとの交差部に形成され、第２ロードｐＭＯＳトランジスタＱ４は、活性領域２ｃとポリシリコン配線３ｃとの交差部に形成され、第１アクセスｎＭＯＳトランジスタＱ５は、活性領域２ａとポリシリコン配線３ａとの交差部に形成され、第２アクセスｎＭＯＳトランジスタＱ６は、活性領域２ｄとポリシリコン配線３ｄとの交差部に形成される。
【０００５】
上記の構成を有するメモリセル１を多数配列することにより、図１２に示すように、メモリセルアレイ４が構成されることなる。なお、図１１において、活性領域２ｆ，２ｅおよびポリシリコン配線３ｅは、それぞれ隣接する他のメモリセルの活性領域およびポリシリコン配線である。
【０００６】
ところで、電源電圧が高くなるとメモリセル電流が増加し、それに伴いメモリセルの接地電位（ＧＮＤ電位）が上昇する。そのため、ＳＲＡＭの動作マージンが低下してしまう。
【０００７】
そこで、かかる不具合を防止するために、アクセスｎＭＯＳトランジスタのゲート幅をドライバｎＭＯＳトランジスタのゲート幅よりも狭くすることで、電流を減少させるという対策が採られてきた。具体的には、図１１に示す例では、活性領域２ａ，２ｄ，２ｅに細幅部１６ａ〜１６ｃを設け、メモリセル１内においては、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲート幅ＷＡを、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲート幅ＷＤよりも狭くしている。
【０００８】
これに対し、たとえば特開昭６３−１００７７１号公報には、トランスファトランジスタとドライバトランジスタが、ともにほぼ同一のゲート幅を有するスタティックメモリが記載されている。しかし、該公報記載のスタティックメモリでは、拡散層自体の形状が複雑な形状である。
【０００９】
【特許文献１】
特開昭６３−１００７７１号公報
【００１０】
【発明が解決しようとする課題】
上記のように活性領域２ａ，２ｄ，２ｅに細幅部１６ａ〜１６ｃを設けることにより、活性領域２ａ，２ｄ，２ｅの形状が複雑となる。そのため、次のような問題が生じることとなる。
【００１１】
活性領域２ａ〜２ｆの形成の際には、通常、写真製版を行なって活性領域２ａ〜２ｆの形状に対応した形状のレジストパターンを形成し、該レジストパターンを用いて所定の処理を行う。このレジストパターンの形成時に、活性領域２ａ，２ｄ，２ｅが上記のような複雑な形状を有していると、光の干渉等によりパターン形成時の解像度が低下し、所望の形状のレジストパターンを得ることが困難となる。このレジストパターンを用いて活性領域２ａ，２ｄ，２ｅ等を形成するため、活性領域２ａ，２ｄ，２ｅ等の形状にもばらつきが生じることとなる。その結果、所望のデバイス特性が得られず、ひいてはＳＲＡＭの信頼性低下を招来するという問題が生じる。
【００１２】
特に、細幅部１６ａ〜１６ｃの幅は、活性領域２ａ，２ｄ，２ｅの他の部分よりも狭いので、幅の変動による影響が大きくなる。そのため、アクセスｎＭＯＳトランジスタのゲート幅ＷＡの変動量が大きくなり、アクセスｎＭＯＳトランジスタの特性のばらつきも大きくなる。このことより、ＳＲＡＭの性能が低下するという問題も生じる。
【００１３】
上記の問題は、ＳＲＡＭのメモリセルの微細化に伴い、さらに顕著となるものと考えられる。また、図１１に示すように、活性領域２ａ〜２ｆが直線形状等の単純な形状の場合には、上記のような細幅部１６ａ〜１６ｃ以外の活性領域２ａ〜２ｆの幅の変動量が小さくなると考えられるので、細幅部１６ａ〜１６ｃにおける幅の変動がデバイス特性に与える影響は大きくなるものと考えられる。
【００１４】
そこで本発明は、微細化した場合においても、高性能かつ信頼性の高いスタティック型半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係るスタティック型半導体記憶装置は、アクセスＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ドライバＭＯＳトランジスタと、ロードＭＯＳトランジスタとを含むメモリセルと、アクセスＭＯＳトランジスタのゲートを形成する第１配線と、第１配線と同じ方向に延在し、ドライバＭＯＳトランジスタのゲートとロードＭＯＳトランジスタのゲートとを形成する第２配線とを備える。そして、アクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくする。
【００１６】
このようにアクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくすることにより、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域に細幅部を設ける必要がなくなる。それにより、当該活性領域を単純な直線形状とすることができ、当該活性領域以外の活性領域も含む全ての活性領域の形状を単純な直線形状とすることができる。
【００１７】
上記ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも狭くしてもよく、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも広くしてもよく、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅と等しくしてもよい。
【００１８】
上記アクセスＭＯＳトランジスタのゲート幅方向に隣り合うアクセスＭＯＳトランジスタ間の第１分離幅（図１の例では分離幅ＳＡに対応）と、ドライバＭＯＳトランジスタのゲート幅方向に隣り合うドライバＭＯＳトランジスタ間の第２分離幅（図１の例では分離幅ＳＤに対応）と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタ間の第３分離幅（図１の例では分離幅ＳＬ１に対応）とを等しくしてもよい。
【００１９】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間の第４分離幅（図１の例では分離幅ＳＬ２に対応）と、上記第１、第２および第３分離幅を等しくしてもよい。
【００２０】
上記ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅（図１の例では分離幅ＳＬＤに対応）と、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅（図１の例では分離幅ＳＡＬに対応）と、上記第１、第２および第３分離幅とを等しくしてもよい。
【００２１】
上記スタティック型半導体記憶装置は、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域を備える。この場合、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成することが好ましい。該素子分離用素子は、ロードＭＯＳトランジスタよりも閾値電圧の高いＭＯＳトランジスタを含むものであってもよい。
【００２２】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を分割するようにトレンチ分離領域を設けてもよい。このトレンチ分離領域は、たとえば単純なラインアンドスペースパターンよりなる活性領域形成用のベースパターンの形成後に、該ベースパターンの所定位置にトレンチ形成用のホールパターンを形成して得られた活性領域形成用パターンを用いて製造することが好ましい。
【００２３】
【発明の実施の形態】
以下、図１〜図１０を用いて、本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１におけるＳＲＡＭ（スタティック型半導体記憶装置）のメモリセル１の平面図である。図２は、本実施の形態１のＳＲＡＭにおけるメモリセルアレイ４を示す平面図である。なお、説明の便宜上、図１，２では、ポリシリコン配線と活性領域のみを示し、ポリシリコン配線よりも上層の配線やコンタクトホールの図示は省略する。
【００２５】
ＳＲＡＭは、図１に示すメモリセル１が形成されるメモリセルアレイ領域と、メモリセル１の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００２６】
メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＭＯＳトランジスタとを有する。第１インバータは、第１ドライバｎＭＯＳトランジスタＱ１と第１ロードｐＭＯＳトランジスタＱ３とを含み、第２インバータは、第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４とを含む。
【００２７】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードに第１アクセスｎＭＯＳトランジスタＱ５のソースが接続され、フリップフロップの第２の記憶ノードに第２アクセスｎＭＯＳトランジスタＱ６のソースが接続される。
【００２８】
メモリセル１は、図１の縦方向（ポリシリコン配線３ａ〜３ｅの延在方向）に並ぶｐウェル領域、ｎウェル領域およびｐウェル領域を備える。一方のｐウェル領域上に、第１ドライバｎＭＯＳトランジスタＱ１と第１アクセスｎＭＯＳトランジスタＱ５とを形成し、中央に位置するｎウェル領域に、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４を形成し、他方のｐウェル領域に、第２ドライバｎＭＯＳトランジスタＱ２と第２アクセスｎＭＯＳトランジスタＱ６とを形成する。
【００２９】
また、ｐウェル領域およびｎウェル領域内に、図１の横方向に延びる複数の活性領域２ａ〜２ｆを選択的に形成し、活性領域２ａ〜２ｆ上に延在するように図１の縦方向に延びるポリシリコン配線（ポリサイド配線も使用可能）３ａ，３ｂ，３ｃ，３ｄ，３ｅを形成する。
【００３０】
図１に示すように、活性領域２ａ〜２ｆとポリシリコン配線３ａ〜３ｅは直線状の単純な形状を有する。このように活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅの形状を単純な形状とすることにより、活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅのパターニングの際のマスクパターン（たとえばレジストパターン）を高精度に形成することができ、活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅの位置ずれや形状のばらつきを抑制することができる。したがって、活性領域２ａ〜２ｆ間やポリシリコン配線３ａ〜３ｅ間に必要なマージンを小さくすることができ、結果的にメモリセル１の面積を縮小することができる。
【００３１】
活性領域２ａは、第１アクセスｎＭＯＳトランジスタＱ５のソース領域およびドレイン領域となるｎ型不純物領域と、第１ドライバｎＭＯＳトランジスタＱ１のソース領域およびドレイン領域となるｎ型不純物領域とを含み、活性領域２ｄは、第２アクセスｎＭＯＳトランジスタＱ６のソース領域およびドレイン領域となるｎ型不純物領域と、第１ドライバｎＭＯＳトランジスタＱ２のソース領域およびドレイン領域となるｎ型不純物領域とを含む。なお、活性領域２ｅは、下側のメモリセルの活性領域であり、ｎ型不純物領域を含む。
【００３２】
活性領域２ｂは、第１ロードｐＭＯＳトランジスタＱ３のソース領域およびドレイン領域となるｐ型不純物領域を含み、活性領域２ｃは、第２ロードｐＭＯＳトランジスタＱ４のソース領域およびドレイン領域となるｐ型不純物領域を含む。なお、活性領域２ｆは、左側のメモリセルの活性領域であり、ｐ型不純物領域を含む。
【００３３】
活性領域２ａとポリシリコン配線３ｂとの交差部に第１ドライバｎＭＯＳトランジスタＱ１が形成され、活性領域２ｄとポリシリコン配線３ｃとの交差部に第２ドライバｎＭＯＳトランジスタＱ２が形成される。活性領域２ｂとポリシリコン配線３ｂとの交差部に第１ロードｐＭＯＳトランジスタＱ３が形成され、活性領域２ｃとポリシリコン配線３ｃとの交差部に第２ロードｐＭＯＳトランジスタＱ４が形成される。活性領域２ａとポリシリコン配線３ａとの交差部に第１アクセスｎＭＯＳトランジスタＱ５が形成され、活性領域２ｄとポリシリコン配線３ｄとの交差部に第２アクセスｎＭＯＳトランジスタＱ６が形成される。
【００３４】
ポリシリコン配線３ｂは、第１ドライバｎＭＯＳトランジスタＱ１と第１ロードｐＭＯＳトランジスタＱ３のゲートとなり、ポリシリコン配線３ｃは、第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４のゲートとなる。ポリシリコン配線３ａ，３ｄは、第１および第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートとなる。第１および第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートは、図示しないワード線に接続される。
【００３５】
本発明では、図１に示すように、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡと、第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤとを等しくし、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡと、第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤとを等しくしている。それにより、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６の形成部に細幅部を形成する必要がなくなり、活性領域２ａ，２ｄの形状を実質的に均一の幅を有する直線形状（ストレート形状）とすることができる。
【００３６】
このように細幅部を省略することができるので、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６の形成部における活性領域２ａ，２ｄの幅の変動量を従来例よりも格段に低減することができる。それにより、ＳＲＡＭの信頼性や性能の低下を効果的に抑制することができる。
【００３７】
なお、上記のように第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡと、第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤとを等しくしても、電源電圧を低く（たとえば１．２Ｖ〜１．５Ｖ程度以下）とすることにより、ＳＲＡＭの動作マージンを確保することは可能である。
【００３８】
以下、本実施の形態１のＳＲＡＭのメモリセル１の構造についてより詳しく説明する。
【００３９】
図１に示すように、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ３のゲート幅ＷＤよりも狭くし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤより狭くしてもよい。
【００４０】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅より狭くする。それにより、ロードＭＯＳトランジスタの電流駆動能力よりもドライバＭＯＳトランジスタの電流駆動能力が大きく上回るので、ＳＲＡＭの記憶ノードを強制的にＬｏｗにする（書込動作）ことが容易となり、ＳＲＡＭの書込動作の安定化を図ることができる。
【００４１】
また、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ３のゲート幅ＷＤよりも広くし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤより広くしてもよい。
【００４２】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅より広くする。この場合には、ロードＭＯＳトランジスタの電流駆動能力が向上するので、記憶ノードのＨｉｇｈデータをＶｃｃに保持することが容易となり、読出し動作後のＨｉｇｈ側記憶ノードの電位低下によるデータ破壊を防止でき、ＳＲＡＭの読出動作の安定化を図ることができる。
【００４３】
また、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤと等しくし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤと等しくしてもよい。
【００４４】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅と等しくする。それにより、全ての活性領域を実質的に均一な幅とすることができ、活性領域形成後の幅のばらつきをさらに抑制することができる。その結果、活性領域間のマージンを少なくすることができ、メモリセル１の面積をさらに縮小することができる。
【００４５】
また、図１に示すように、アクセスＭＯＳトランジスタ間の分離幅である第１分離幅ＳＡと、ドライバＭＯＳトランジスタ間の分離幅である第２分離幅ＳＤと、ロードＭＯＳトランジスタ間の分離幅である第３分離幅ＳＬ１とを等しくすることが好ましい。それにより、図１の上下方向（ポリシリコン配線３ａ〜３ｅの延在方向）に規則的に活性領域を配置することができ、活性領域パターンをさらに高精度に形成することができる。このことも、メモリセル１の面積のさらなる縮小に寄与し得る。
【００４６】
ここで、第１分離幅ＳＡは、たとえば第２アクセスｎＭＯＳトランジスタＱ６のゲート幅（ＷＡ）方向に該第２アクセスｎＭＯＳトランジスタＱ６と隣り合うアクセスｎＭＯＳトランジスタ（第２アクセスＭＯＳトランジスタＱ６の下側に位置する他のメモリセル内のアクセスｎＭＯＳトランジスタ）と、第２アクセスｎＭＯＳトランジスタＱ６との間の分離幅である。
【００４７】
第２分離幅ＳＤは、たとえば第２ドライバｎＭＯＳトランジスタＱ２のゲート幅（ＷＤ）方向に該第２ドライバｎＭＯＳトランジスタＱ２と隣り合うドライバｎＭＯＳトランジスタ（第２ドライバｎＭＯＳトランジスタＱ２の下側に位置する他のメモリセル内のアクセスｎＭＯＳトランジスタ）と、第２ドライバｎＭＯＳトランジスタＱ２との間の分離幅である。
【００４８】
第３分離幅ＳＬ１は、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４のゲート幅（ＷＬ）方向の分離幅である。
【００４９】
また、上述のように第１分離幅ＳＡ、第２分離幅ＳＤおよび第３分離幅ＳＬ１を等しくするとともに、これらの分離幅と下記の第４分離幅ＳＬ２とを等しくすることが好ましい。この場合には、活性領域の配置がさらに規則的となり、メモリセル１の面積のさらなる縮小が可能となる。
【００５０】
ここで、第４分離幅ＳＬ２とは、ロードｐＭＯＳトランジスタのゲート長方向に隣り合うロードｐＭＯＳトランジスタ間の分離幅であり、図１の例では、第２ロードｐＭＯＳトランジスタＱ４のゲート長方向に活性領域２ｃと隣り合う活性領域２ｆと、活性領域２ｃ間の間隔である。
【００５１】
さらに、上記の第１〜第３分離幅ＳＡ，ＳＤ，ＳＬ１と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅ＳＬＤと、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅ＳＡＬとを等しくしてもよい。
【００５２】
この場合には、図１に示す活性領域２ａ〜２ｅ間の間隔を均一にすることができ、活性領域２ａ〜２ｅをさらに精度良く形成することができる。それにより、メモリセル１の面積のさらなる縮小が可能となる。
【００５３】
ここで、第５分離幅ＳＬＤとは、図１の例では、たとえば第２ロードｐＭＯＳトランジスタＱ４のゲート幅（ＷＬ）方向に隣り合う第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４間の分離幅である。
【００５４】
第６分離幅ＳＡＬとは、図１の例では、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅（ＷＡ）方向に隣り合う第２ロードｐＭＯＳトランジスタＱ４と第２アクセスｎＭＯＳトランジスタＱ６との間の分離幅である。
【００５５】
上述のポリシリコン配線３ａ〜３ｅ上に層間絶縁層を介して複数の金属配線を形成する。この金属配線により、ワード線、電源（ＶＤＤ）線、接地（ＧＮＤ）線、ビット線をそれぞれ形成する。
【００５６】
（実施の形態２）
次に、図３と図４を用いて、本発明の実施の形態２について説明する。本実施の形態２では、図３に示すように、ロードＭＯＳトランジスタのゲート長方向（ゲート幅ＷＬ方向と直交する方向：図１の横方向）に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成している。
【００５７】
図３の例では、ｐ型不純物領域を含む活性領域２ｂを第１ロードｐＭＯＳトランジスタＱ３のゲート長方向に延長して当該ゲート長方向に隣接する他のメモリセル１の活性領域と接続し、活性領域２ｂの所定位置に高閾値電圧（Ｖｔｈ）領域５を形成し、ｐ型不純物領域を含む活性領域２ｃを第２ロードｐＭＯＳトランジスタＱ４のゲート長方向に延長して当該ゲート長方向に隣接する他のメモリセル１の活性領域（図１の例では活性領域２ｆ）と接続し、活性領域２ｃの所定位置に高閾値電圧（Ｖｔｈ）領域５を形成している。それ以外の構成については、実施の形態１と同様である。
【００５８】
上記のように高閾値電圧（Ｖｔｈ）領域５を形成することにより、高閾値電圧（Ｖｔｈ）領域５の両側に位置するロードｐＭＯＳトランジスタ間を電気的に絶縁分離することができる。
【００５９】
また、活性領域パターンと素子分離領域パターンとで構成されるフィールドパターンが、図３の縦方向（ポリシリコン配線３ａ〜３ｅの延在方向）に並ぶ単純なラインアンドスペースパターンとなる。それにより、フィールドパターン形成用のレジストパターン等のマスクパターン形成時に高い光学的解像度を実現することができ、フィールドパターンを容易かつ高精度に形成するとともにパターン間の間隔も縮小することができる。このことも、メモリセル１の面積の縮小に寄与し得る。
【００６０】
次に、高閾値電圧（Ｖｔｈ）領域５の断面構造例について、図４を用いて説明する。図４は、図３におけるＩＶ−ＩＶ線に沿う断面図である。
【００６１】
図４に示すように、本実施の形態２では、素子分離用素子としてＭＯＳトランジスタを採用している。ＭＯＳトランジスタによって素子分離を行なう際には、素子分離用ＭＯＳトランジスタの閾値電圧を１．６Ｖ程度にまで高め、素子間を電気的に分離する。しかし、この素子分離用トランジスタの閾値電圧の上限は通常１．６Ｖ程度であるので、電源電圧が１．６Ｖ以上の場合にはトランジスタ分離を採用することはできない。
【００６２】
ところが、０．１５μｍルール下では電源電圧を１．５Ｖ、０．１３μｍルール下では電源電圧を１．２Ｖ程度に下げることができる。このように電源電圧が１．５Ｖ以下程度にまで低くなった場合には、トランジスタ分離を採用することが可能となる。
【００６３】
高閾値電圧（Ｖｔｈ）領域５は、図４に示すように、ｐＭＯＳトランジスタを有する。該ｐＭＯＳトランジスタは、ｐ型シリコン基板（半導体基板）１０の主表面に形成されたｐ＋不純物領域７ｂ，７ｃと、このｐ＋不純物領域７ｂ，７ｃ間に形成されるｎ−不純物領域８ｂと、ｎ−不純物領域８ｂ上にゲート絶縁膜６ｂを介して形成されたゲート電極（ポリシリコン配線３ｃ）とを有する。
【００６４】
この高閾値電圧（Ｖｔｈ）領域５と隣接して第１ロードｐＭＯＳトランジスタＱ３が形成される。この第１ロードｐＭＯＳトランジスタＱ３は、ｐ＋不純物領域７ａ，７ｂと、チャネル領域に相当するｎ−不純物領域８ａと、ゲート絶縁膜６ｂと、ゲート電極（ポリシリコン配線３ｂ）とを有する。
【００６５】
そして、上記のｐＭＯＳトランジスタのｎ−不純物領域８ｂに含まれるｎ型不純物濃度を、たとえば５×１０１８／ｃｍ３〜５×１０２０／ｃｍ３程度（好ましくは、１×１０１９／ｃｍ３程度）とし、高閾値電圧（Ｖｔｈ）領域５内に形成される素子分離用のｐＭＯＳトランジスタの閾値電圧を１．６Ｖ程度とする。
【００６６】
このとき、第１ロードｐＭＯＳトランジスタＱ３のｎ−不純物領域８ａに含まれるｎ型不純物濃度と、第２ロードｐＭＯＳトランジスタＱ４のｎ−不純物領域に含まれるｎ型不純物濃度とを、ｎ−不純物領域８ｂに含まれるｎ型不純物濃度よりも低くする。それにより、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４の閾値電圧を、素子分離用のｐＭＯＳトランジスタの閾値電圧よりも低くすることができ、該ｐＭＯＳトランジスタによるロードＭＯＳトランジスタ間の分離が可能となる。
【００６７】
このようにｎ−不純物領域８ｂに含まれるｎ型不純物濃度をｎ−不純物領域８ａ等に含まれるｎ型不純物濃度よりも高くするには、たとえばｎ−不純物領域８ａ形成用のｎ型不純物（たとえば砒素）をｎ−不純物領域８ａ等の形成時にｎ−不純物領域８ｂ形成領域にも導入し、さらに別工程で所定量のｎ型不純物をｎ−不純物領域８ｂ形成領域に導入すればよい。
【００６８】
なお、本実施の形態においても、アクセスＭＯＳトランジスタ間の分離幅である第１分離幅ＳＡと、ドライバＭＯＳトランジスタ間の分離幅である第２分離幅ＳＤと、ロードＭＯＳトランジスタ間の分離幅である第３分離幅ＳＬ１とを等しくすることが好ましい。
【００６９】
さらに好ましくは、上記の第１〜第３分離幅と、ロードｐＭＯＳトランジスタのゲート幅方向に隣り合うロードｐＭＯＳトランジスタとドライバｎＭＯＳトランジスタ間の分離幅である第５分離幅ＳＬＤと、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの分離幅である第６分離幅ＳＡＬとを等しくする。
【００７０】
（実施の形態３）
次に、図５〜図１０を用いて、本発明の実施の形態３について説明する。本実施の形態３では、図５に示すように、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を上記ゲート長方向に分割する素子分離領域９を形成している。
【００７１】
この素子分離領域９は、予め該素子分離領域９のパターンを除いた活性領域パターンのベース形状（図３の活性領域パターンの形状と同形状）に対応したベースマスクパターンを形成し、そのベースマスクパターンを加工して該ベースマスクパターンに素子分離領域９の形成用のホールパターンを後工程で追加したマスクパターンを用いて形成される。
【００７２】
図６の例では、素子分離領域９としてトレンチ分離領域を採用している。具体的には、活性領域２ｂ内の所定の領域を貫通するようにトレンチ１１を形成し、該トレンチ１１内にシリコン酸化膜（絶縁膜）１２を埋め込むことで素子分離領域９を形成している。
【００７３】
上記のようにベースマスクパターンの形成後に、さらに素子分離領域９に対応するパターンをベースマスクパターンに付加することにより、ベースマスクパターンを単純なラインアンドスペースパターンとすることができる。それにより、ベースマスクパターン形成時に高い光学的解像度を実現することができ、活性領域間のマージンを小さくすることができる。したがって、実施の形態２の場合と同様にメモリセル１の面積を縮小することができる。
【００７４】
次に、本実施の形態３における素子分離領域９の形成方法について図６〜図１０を用いて説明する。
【００７５】
図７に示すように、シリコン基板１０の主表面上に、熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により３０ｎｍ程度の厚みのシリコン酸化膜１３を形成する。このシリコン酸化膜１３上に、たとえばＣＶＤ等により１５０ｎｍ程度の厚みのシリコン窒化膜１４を形成する。
【００７６】
次に、シリコン窒化膜１４上に、写真製版により、図３の活性領域２ａ〜２ｅと同形状のフォトレジスト膜（マスク膜）を形成する。このとき、フォトレジスト膜は、図３の活性領域２ａ〜２ｅのように縦方向に間隔をあけて並ぶ複数の直線形状のパターン、すなわち単純なラインアンドスペースパターン形状となるように形成すればよいので、高い光学的解像度を実現することができる。したがって、所望形状のフォトレジストパターンが得られる。
【００７７】
上記フォトレジストパターンをマスクとしてシリコン窒化膜１４をエッチングすることにより、該フォトレジストパターンと同形状となるようにシリコン窒化膜１４をパターニングする。それにより、ベースマスクパターンが得られる。その後、フォトレジスト膜を除去する。
【００７８】
次に、図８に示すように、素子分離領域９の形成領域上に開口部を有するフォトレジストパターン１５を形成する。このフォトレジストパターン１５をマスクとしてシリコン窒化膜１４をエッチングすることにより、シリコン窒化膜１４において素子分離領域９の形成領域上に位置する部分を除去する。その後、フォトレジストパターン１５を除去する。
【００７９】
次に、シリコン窒化膜１４をマスクとしてシリコン酸化膜１３をエッチング除去した後、さらにシリコン基板１０を３００ｎｍ程度エッチングする。それにより、図９に示すようにトレンチ１１を形成する。
【００８０】
次に、シリコン基板１０の主表面全面上に、ＣＶＤ法等により５００ｎｍ程度の厚みのシリコン酸化膜１２を堆積し、該シリコン酸化膜１２にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施して平坦化する。それにより、トレンチ１１内にシリコン酸化膜１２を埋め込むとともにシリコン窒化膜１４を露出させることができる。
【００８１】
その後、たとえば熱リン酸を用いてシリコン窒化膜１４を除去し、さらにたとえばフッ酸（ＨＦ）を用いてシリコン酸化膜１３を除去する。それにより、図１０に示すように、素子分離領域（トレンチ分離領域）９を形成する。
【００８２】
続いて、シリコン基板１０の主表面に所定の不純物を注入してウェル等を形成する。その後、熱酸化法等によりシリコン酸化膜を形成し、該シリコン酸化膜上に不純物をドープしたポリシリコン膜を形成する。このポリシリコン膜とシリコン酸化膜とをパターニングすることにより、図６に示すように、ゲート絶縁膜６ａ，６ｂとポリシリコン配線（ゲート電極）３ｂ，３ｃとを形成する。
【００８３】
次に、各活性領域に所定の不純物を注入することにより、各ＭＯＳトランジスタのソース領域あるいはドレイン領域となる不純物領域を形成する。図６の断面では、ボロン等のｐ型不純物を活性領域２ｂに注入することにより、ｐ＋不純物領域７ａ，７ｂを形成する。以上の工程を経て図６に示す構造が得られる。
【００８４】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８５】
【発明の効果】
本発明によれば、アクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくすることにより、全ての活性領域を単純な直線形状とすることができる。活性領域を形成する際には、通常、レジストパターン等の活性領域形成用のマスクパターンを用いるが、上記のように活性領域を単純な直線形状とすることにより、マスクパターン形成時における光学的解像度を向上することができる。それにより、高精度かつ安定して該マスクパターンを形成することができる。かかるマスクパターンを用いて活性領域（活性領域パターン）を形成することができるので、微細化した場合においても活性領域の幅の変動量を低減することができ、結果としてスタティック型半導体記憶装置の信頼性のみならず性能の低下をも抑制することができる。
【００８６】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも狭くした場合には、スタティック型半導体記憶装置の書込み動作を安定化することができる。
【００８７】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも広くした場合には、スタティック型半導体記憶装置の読出し動作を安定化することができる。
【００８８】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅と等しくした場合には、全ての活性領域の幅を等しくすることができ、さらに高精度に活性領域を形成することができる。その結果、活性領域形成の際のマージンを小さくすることができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【００８９】
アクセスＭＯＳトランジスタのゲート幅方向に隣り合うアクセスＭＯＳトランジスタ間の第１分離幅と、ドライバＭＯＳトランジスタのゲート幅方向に隣り合うドライバＭＯＳトランジスタ間の第２分離幅と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタ間の第３分離幅とを等しくした場合には、所定の活性領域間の分離幅を等しくすることができる。このこともスタティック型半導体記憶装置のメモリセルの微細化に寄与し得る。
【００９０】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間の第４分離幅と、上記第１、第２および第３分離幅を等しくした場合には、活性領域パターンの配置をさらに規則的なものとすることができる。このこともスタティック型半導体記憶装置のメモリセルを微細化に寄与し得る。
【００９１】
ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅と、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅と、上記第１、第２および第３分離幅とを等しくした場合には、全ての活性領域間の分離幅を等しくすることができる。それにより、さらにスタティック型半導体記憶装置のメモリセルを微細化することができる。
【００９２】
ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成した場合には、活性領域形成用のマスクパターンを、単純なラインアンドスペースパターンで構成することができる。それにより、さらに高精度に活性領域を形成することができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【００９３】
ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を分割するようにトレンチ分離領域を設ける場合には、たとえば単純なラインアンドスペースパターンよりなる活性領域形成用のベースパターンの形成後に、該ベースパターンの所定位置に上記トレンチ分離領域形成用のパターンを形成して得られた活性領域形成用のマスクパターンを用いて活性領域（活性領域パターン）を形成することができる。この場合にも、ベースパターンを高精度に形成できるので活性領域間のマージンを小さくすることができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図２】本発明のＳＲＡＭのメモリセルアレイにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図３】本発明の実施の形態２におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図４】図３におけるＩＶ−ＩＶ線に沿う断面図である。
【図５】本発明の実施の形態３におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図６】図５におけるＶＩ−ＶＩ線に沿う断面図である。
【図７】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第１工程を示す断面図である。
【図８】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第２工程を示す断面図である。
【図９】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第３工程を示す断面図である。
【図１０】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第４工程を示す断面図である。
【図１１】従来のＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図１２】従来のＳＲＡＭのメモリセルアレイにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【符号の説明】
１ メモリセル、２ａ〜２ｆ 活性領域、３ａ〜３ｅ ポリシリコン配線、４メモリセルアレイ、５ 高閾値電圧領域、６ａ，６ｂ ゲート絶縁膜、７ａ〜７ｃ ｐ＋不純物領域、８ａ，８ｂ ｎ−不純物領域、９ 素子分離領域、１０ シリコン基板、１１ トレンチ、１２，１３ シリコン酸化膜、１４ シリコン窒化膜、１５ フォトレジストパターン、１６ａ〜１６ｃ 細幅部、Ｑ１ 第１ドライバｎＭＯＳトランジスタ、Ｑ２ 第２ドライバｎＭＯＳトランジスタ、Ｑ３ 第１ロードｐＭＯＳトランジスタ、Ｑ４ 第２ロードｐＭＯＳトランジスタ、Ｑ５ 第１アクセスｎＭＯＳトランジスタ、Ｑ６ 第２アクセスｎＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置に関し、特に、６つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むメモリセル（以下「フルＣＭＯＳセル」と称する）を備えたスタティック型半導体記憶装置（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの構造に関する。
【０００２】
【従来の技術】
図１１に、従来のＳＲＡＭのメモリセル１の構造例を示す。なお図１１では、説明の便宜上、各ＭＯＳトランジスタのゲートを形成するポリシリコン配線３ａ〜３ｅまでを図示し、このポリシリコン配線３ａ〜３ｅよりも上層の配線の図示は省略している。
【０００３】
図１１に示すように、メモリセル１は、６つのＭＯＳトランジスタを含む。より詳しくは、メモリセル１は、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４と、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６とを含む。
【０００４】
第１ドライバｎＭＯＳトランジスタＱ１は、活性領域２ａとポリシリコン配線３ｂとの交差部に形成され、第２ドライバｎＭＯＳトランジスタＱ２は、活性領域２ｄとポリシリコン配線３ｃとの交差部に形成され、第１ロードｐＭＯＳトランジスタＱ３は、活性領域２ｂとポリシリコン配線３ｂとの交差部に形成され、第２ロードｐＭＯＳトランジスタＱ４は、活性領域２ｃとポリシリコン配線３ｃとの交差部に形成され、第１アクセスｎＭＯＳトランジスタＱ５は、活性領域２ａとポリシリコン配線３ａとの交差部に形成され、第２アクセスｎＭＯＳトランジスタＱ６は、活性領域２ｄとポリシリコン配線３ｄとの交差部に形成される。
【０００５】
上記の構成を有するメモリセル１を多数配列することにより、図１２に示すように、メモリセルアレイ４が構成されることなる。なお、図１１において、活性領域２ｆ，２ｅおよびポリシリコン配線３ｅは、それぞれ隣接する他のメモリセルの活性領域およびポリシリコン配線である。
【０００６】
ところで、電源電圧が高くなるとメモリセル電流が増加し、それに伴いメモリセルの接地電位（ＧＮＤ電位）が上昇する。そのため、ＳＲＡＭの動作マージンが低下してしまう。
【０００７】
そこで、かかる不具合を防止するために、アクセスｎＭＯＳトランジスタのゲート幅をドライバｎＭＯＳトランジスタのゲート幅よりも狭くすることで、電流を減少させるという対策が採られてきた。具体的には、図１１に示す例では、活性領域２ａ，２ｄ，２ｅに細幅部１６ａ〜１６ｃを設け、メモリセル１内においては、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲート幅ＷＡを、第１と第２ドライバｎＭＯＳトランジスタＱ１，Ｑ２のゲート幅ＷＤよりも狭くしている。
【０００８】
これに対し、たとえば特開昭６３−１００７７１号公報には、トランスファトランジスタとドライバトランジスタが、ともにほぼ同一のゲート幅を有するスタティックメモリが記載されている。しかし、該公報記載のスタティックメモリでは、拡散層自体の形状が複雑な形状である。
【０００９】
【特許文献１】
特開昭６３−１００７７１号公報
【００１０】
【発明が解決しようとする課題】
上記のように活性領域２ａ，２ｄ，２ｅに細幅部１６ａ〜１６ｃを設けることにより、活性領域２ａ，２ｄ，２ｅの形状が複雑となる。そのため、次のような問題が生じることとなる。
【００１１】
活性領域２ａ〜２ｆの形成の際には、通常、写真製版を行なって活性領域２ａ〜２ｆの形状に対応した形状のレジストパターンを形成し、該レジストパターンを用いて所定の処理を行う。このレジストパターンの形成時に、活性領域２ａ，２ｄ，２ｅが上記のような複雑な形状を有していると、光の干渉等によりパターン形成時の解像度が低下し、所望の形状のレジストパターンを得ることが困難となる。このレジストパターンを用いて活性領域２ａ，２ｄ，２ｅ等を形成するため、活性領域２ａ，２ｄ，２ｅ等の形状にもばらつきが生じることとなる。その結果、所望のデバイス特性が得られず、ひいてはＳＲＡＭの信頼性低下を招来するという問題が生じる。
【００１２】
特に、細幅部１６ａ〜１６ｃの幅は、活性領域２ａ，２ｄ，２ｅの他の部分よりも狭いので、幅の変動による影響が大きくなる。そのため、アクセスｎＭＯＳトランジスタのゲート幅ＷＡの変動量が大きくなり、アクセスｎＭＯＳトランジスタの特性のばらつきも大きくなる。このことより、ＳＲＡＭの性能が低下するという問題も生じる。
【００１３】
上記の問題は、ＳＲＡＭのメモリセルの微細化に伴い、さらに顕著となるものと考えられる。また、図１１に示すように、活性領域２ａ〜２ｆが直線形状等の単純な形状の場合には、上記のような細幅部１６ａ〜１６ｃ以外の活性領域２ａ〜２ｆの幅の変動量が小さくなると考えられるので、細幅部１６ａ〜１６ｃにおける幅の変動がデバイス特性に与える影響は大きくなるものと考えられる。
【００１４】
そこで本発明は、微細化した場合においても、高性能かつ信頼性の高いスタティック型半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係るスタティック型半導体記憶装置は、アクセスＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ドライバＭＯＳトランジスタと、ロードＭＯＳトランジスタとを含むメモリセルと、アクセスＭＯＳトランジスタのゲートを形成する第１配線と、第１配線と同じ方向に延在し、ドライバＭＯＳトランジスタのゲートとロードＭＯＳトランジスタのゲートとを形成する第２配線とを備える。そして、アクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくする。
【００１６】
このようにアクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくすることにより、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域に細幅部を設ける必要がなくなる。それにより、当該活性領域を単純な直線形状とすることができ、当該活性領域以外の活性領域も含む全ての活性領域の形状を単純な直線形状とすることができる。
【００１７】
上記ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも狭くしてもよく、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも広くしてもよく、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅と等しくしてもよい。
【００１８】
上記アクセスＭＯＳトランジスタのゲート幅方向に隣り合うアクセスＭＯＳトランジスタ間の第１分離幅（図１の例では分離幅ＳＡに対応）と、ドライバＭＯＳトランジスタのゲート幅方向に隣り合うドライバＭＯＳトランジスタ間の第２分離幅（図１の例では分離幅ＳＤに対応）と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタ間の第３分離幅（図１の例では分離幅ＳＬ１に対応）とを等しくしてもよい。
【００１９】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間の第４分離幅（図１の例では分離幅ＳＬ２に対応）と、上記第１、第２および第３分離幅を等しくしてもよい。
【００２０】
上記ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅（図１の例では分離幅ＳＬＤに対応）と、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅（図１の例では分離幅ＳＡＬに対応）と、上記第１、第２および第３分離幅とを等しくしてもよい。
【００２１】
上記スタティック型半導体記憶装置は、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域を備える。この場合、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成することが好ましい。該素子分離用素子は、ロードＭＯＳトランジスタよりも閾値電圧の高いＭＯＳトランジスタを含むものであってもよい。
【００２２】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を分割するようにトレンチ分離領域を設けてもよい。このトレンチ分離領域は、たとえば単純なラインアンドスペースパターンよりなる活性領域形成用のベースパターンの形成後に、該ベースパターンの所定位置にトレンチ形成用のホールパターンを形成して得られた活性領域形成用パターンを用いて製造することが好ましい。
【００２３】
【発明の実施の形態】
以下、図１〜図１０を用いて、本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１におけるＳＲＡＭ（スタティック型半導体記憶装置）のメモリセル１の平面図である。図２は、本実施の形態１のＳＲＡＭにおけるメモリセルアレイ４を示す平面図である。なお、説明の便宜上、図１，２では、ポリシリコン配線と活性領域のみを示し、ポリシリコン配線よりも上層の配線やコンタクトホールの図示は省略する。
【００２５】
ＳＲＡＭは、図１に示すメモリセル１が形成されるメモリセルアレイ領域と、メモリセル１の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００２６】
メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＭＯＳトランジスタとを有する。第１インバータは、第１ドライバｎＭＯＳトランジスタＱ１と第１ロードｐＭＯＳトランジスタＱ３とを含み、第２インバータは、第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４とを含む。
【００２７】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードに第１アクセスｎＭＯＳトランジスタＱ５のソースが接続され、フリップフロップの第２の記憶ノードに第２アクセスｎＭＯＳトランジスタＱ６のソースが接続される。
【００２８】
メモリセル１は、図１の縦方向（ポリシリコン配線３ａ〜３ｅの延在方向）に並ぶｐウェル領域、ｎウェル領域およびｐウェル領域を備える。一方のｐウェル領域上に、第１ドライバｎＭＯＳトランジスタＱ１と第１アクセスｎＭＯＳトランジスタＱ５とを形成し、中央に位置するｎウェル領域に、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４を形成し、他方のｐウェル領域に、第２ドライバｎＭＯＳトランジスタＱ２と第２アクセスｎＭＯＳトランジスタＱ６とを形成する。
【００２９】
また、ｐウェル領域およびｎウェル領域内に、図１の横方向に延びる複数の活性領域２ａ〜２ｆを選択的に形成し、活性領域２ａ〜２ｆ上に延在するように図１の縦方向に延びるポリシリコン配線（ポリサイド配線も使用可能）３ａ，３ｂ，３ｃ，３ｄ，３ｅを形成する。
【００３０】
図１に示すように、活性領域２ａ〜２ｆとポリシリコン配線３ａ〜３ｅは直線状の単純な形状を有する。このように活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅの形状を単純な形状とすることにより、活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅのパターニングの際のマスクパターン（たとえばレジストパターン）を高精度に形成することができ、活性領域２ａ〜２ｆやポリシリコン配線３ａ〜３ｅの位置ずれや形状のばらつきを抑制することができる。したがって、活性領域２ａ〜２ｆ間やポリシリコン配線３ａ〜３ｅ間に必要なマージンを小さくすることができ、結果的にメモリセル１の面積を縮小することができる。
【００３１】
活性領域２ａは、第１アクセスｎＭＯＳトランジスタＱ５のソース領域およびドレイン領域となるｎ型不純物領域と、第１ドライバｎＭＯＳトランジスタＱ１のソース領域およびドレイン領域となるｎ型不純物領域とを含み、活性領域２ｄは、第２アクセスｎＭＯＳトランジスタＱ６のソース領域およびドレイン領域となるｎ型不純物領域と、第１ドライバｎＭＯＳトランジスタＱ２のソース領域およびドレイン領域となるｎ型不純物領域とを含む。なお、活性領域２ｅは、下側のメモリセルの活性領域であり、ｎ型不純物領域を含む。
【００３２】
活性領域２ｂは、第１ロードｐＭＯＳトランジスタＱ３のソース領域およびドレイン領域となるｐ型不純物領域を含み、活性領域２ｃは、第２ロードｐＭＯＳトランジスタＱ４のソース領域およびドレイン領域となるｐ型不純物領域を含む。なお、活性領域２ｆは、左側のメモリセルの活性領域であり、ｐ型不純物領域を含む。
【００３３】
活性領域２ａとポリシリコン配線３ｂとの交差部に第１ドライバｎＭＯＳトランジスタＱ１が形成され、活性領域２ｄとポリシリコン配線３ｃとの交差部に第２ドライバｎＭＯＳトランジスタＱ２が形成される。活性領域２ｂとポリシリコン配線３ｂとの交差部に第１ロードｐＭＯＳトランジスタＱ３が形成され、活性領域２ｃとポリシリコン配線３ｃとの交差部に第２ロードｐＭＯＳトランジスタＱ４が形成される。活性領域２ａとポリシリコン配線３ａとの交差部に第１アクセスｎＭＯＳトランジスタＱ５が形成され、活性領域２ｄとポリシリコン配線３ｄとの交差部に第２アクセスｎＭＯＳトランジスタＱ６が形成される。
【００３４】
ポリシリコン配線３ｂは、第１ドライバｎＭＯＳトランジスタＱ１と第１ロードｐＭＯＳトランジスタＱ３のゲートとなり、ポリシリコン配線３ｃは、第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４のゲートとなる。ポリシリコン配線３ａ，３ｄは、第１および第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートとなる。第１および第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６のゲートは、図示しないワード線に接続される。
【００３５】
本発明では、図１に示すように、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡと、第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤとを等しくし、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡと、第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤとを等しくしている。それにより、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６の形成部に細幅部を形成する必要がなくなり、活性領域２ａ，２ｄの形状を実質的に均一の幅を有する直線形状（ストレート形状）とすることができる。
【００３６】
このように細幅部を省略することができるので、第１と第２アクセスｎＭＯＳトランジスタＱ５，Ｑ６の形成部における活性領域２ａ，２ｄの幅の変動量を従来例よりも格段に低減することができる。それにより、ＳＲＡＭの信頼性や性能の低下を効果的に抑制することができる。
【００３７】
なお、上記のように第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡと、第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤとを等しくしても、電源電圧を低く（たとえば１．２Ｖ〜１．５Ｖ程度以下）とすることにより、ＳＲＡＭの動作マージンを確保することは可能である。
【００３８】
以下、本実施の形態１のＳＲＡＭのメモリセル１の構造についてより詳しく説明する。
【００３９】
図１に示すように、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ３のゲート幅ＷＤよりも狭くし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤより狭くしてもよい。
【００４０】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅より狭くする。それにより、ロードＭＯＳトランジスタの電流駆動能力よりもドライバＭＯＳトランジスタの電流駆動能力が大きく上回るので、ＳＲＡＭの記憶ノードを強制的にＬｏｗにする（書込動作）ことが容易となり、ＳＲＡＭの書込動作の安定化を図ることができる。
【００４１】
また、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ３のゲート幅ＷＤよりも広くし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤより広くしてもよい。
【００４２】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅より広くする。この場合には、ロードＭＯＳトランジスタの電流駆動能力が向上するので、記憶ノードのＨｉｇｈデータをＶｃｃに保持することが容易となり、読出し動作後のＨｉｇｈ側記憶ノードの電位低下によるデータ破壊を防止でき、ＳＲＡＭの読出動作の安定化を図ることができる。
【００４３】
また、第１ロードｐＭＯＳトランジスタＱ３のゲート幅ＷＬを、第１アクセスｎＭＯＳトランジスタＱ５のゲート幅ＷＡおよび第１ドライバｎＭＯＳトランジスタＱ１のゲート幅ＷＤと等しくし、第２ロードｐＭＯＳトランジスタＱ４のゲート幅ＷＬを、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅ＷＡおよび第２ドライバｎＭＯＳトランジスタＱ２のゲート幅ＷＤと等しくしてもよい。
【００４４】
すなわち、ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅を、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域の幅と等しくする。それにより、全ての活性領域を実質的に均一な幅とすることができ、活性領域形成後の幅のばらつきをさらに抑制することができる。その結果、活性領域間のマージンを少なくすることができ、メモリセル１の面積をさらに縮小することができる。
【００４５】
また、図１に示すように、アクセスＭＯＳトランジスタ間の分離幅である第１分離幅ＳＡと、ドライバＭＯＳトランジスタ間の分離幅である第２分離幅ＳＤと、ロードＭＯＳトランジスタ間の分離幅である第３分離幅ＳＬ１とを等しくすることが好ましい。それにより、図１の上下方向（ポリシリコン配線３ａ〜３ｅの延在方向）に規則的に活性領域を配置することができ、活性領域パターンをさらに高精度に形成することができる。このことも、メモリセル１の面積のさらなる縮小に寄与し得る。
【００４６】
ここで、第１分離幅ＳＡは、たとえば第２アクセスｎＭＯＳトランジスタＱ６のゲート幅（ＷＡ）方向に該第２アクセスｎＭＯＳトランジスタＱ６と隣り合うアクセスｎＭＯＳトランジスタ（第２アクセスＭＯＳトランジスタＱ６の下側に位置する他のメモリセル内のアクセスｎＭＯＳトランジスタ）と、第２アクセスｎＭＯＳトランジスタＱ６との間の分離幅である。
【００４７】
第２分離幅ＳＤは、たとえば第２ドライバｎＭＯＳトランジスタＱ２のゲート幅（ＷＤ）方向に該第２ドライバｎＭＯＳトランジスタＱ２と隣り合うドライバｎＭＯＳトランジスタ（第２ドライバｎＭＯＳトランジスタＱ２の下側に位置する他のメモリセル内のアクセスｎＭＯＳトランジスタ）と、第２ドライバｎＭＯＳトランジスタＱ２との間の分離幅である。
【００４８】
第３分離幅ＳＬ１は、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４のゲート幅（ＷＬ）方向の分離幅である。
【００４９】
また、上述のように第１分離幅ＳＡ、第２分離幅ＳＤおよび第３分離幅ＳＬ１を等しくするとともに、これらの分離幅と下記の第４分離幅ＳＬ２とを等しくすることが好ましい。この場合には、活性領域の配置がさらに規則的となり、メモリセル１の面積のさらなる縮小が可能となる。
【００５０】
ここで、第４分離幅ＳＬ２とは、ロードｐＭＯＳトランジスタのゲート長方向に隣り合うロードｐＭＯＳトランジスタ間の分離幅であり、図１の例では、第２ロードｐＭＯＳトランジスタＱ４のゲート長方向に活性領域２ｃと隣り合う活性領域２ｆと、活性領域２ｃ間の間隔である。
【００５１】
さらに、上記の第１〜第３分離幅ＳＡ，ＳＤ，ＳＬ１と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅ＳＬＤと、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅ＳＡＬとを等しくしてもよい。
【００５２】
この場合には、図１に示す活性領域２ａ〜２ｅ間の間隔を均一にすることができ、活性領域２ａ〜２ｅをさらに精度良く形成することができる。それにより、メモリセル１の面積のさらなる縮小が可能となる。
【００５３】
ここで、第５分離幅ＳＬＤとは、図１の例では、たとえば第２ロードｐＭＯＳトランジスタＱ４のゲート幅（ＷＬ）方向に隣り合う第２ドライバｎＭＯＳトランジスタＱ２と第２ロードｐＭＯＳトランジスタＱ４間の分離幅である。
【００５４】
第６分離幅ＳＡＬとは、図１の例では、第２アクセスｎＭＯＳトランジスタＱ６のゲート幅（ＷＡ）方向に隣り合う第２ロードｐＭＯＳトランジスタＱ４と第２アクセスｎＭＯＳトランジスタＱ６との間の分離幅である。
【００５５】
上述のポリシリコン配線３ａ〜３ｅ上に層間絶縁層を介して複数の金属配線を形成する。この金属配線により、ワード線、電源（ＶＤＤ）線、接地（ＧＮＤ）線、ビット線をそれぞれ形成する。
【００５６】
（実施の形態２）
次に、図３と図４を用いて、本発明の実施の形態２について説明する。本実施の形態２では、図３に示すように、ロードＭＯＳトランジスタのゲート長方向（ゲート幅ＷＬ方向と直交する方向：図１の横方向）に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成している。
【００５７】
図３の例では、ｐ型不純物領域を含む活性領域２ｂを第１ロードｐＭＯＳトランジスタＱ３のゲート長方向に延長して当該ゲート長方向に隣接する他のメモリセル１の活性領域と接続し、活性領域２ｂの所定位置に高閾値電圧（Ｖｔｈ）領域５を形成し、ｐ型不純物領域を含む活性領域２ｃを第２ロードｐＭＯＳトランジスタＱ４のゲート長方向に延長して当該ゲート長方向に隣接する他のメモリセル１の活性領域（図１の例では活性領域２ｆ）と接続し、活性領域２ｃの所定位置に高閾値電圧（Ｖｔｈ）領域５を形成している。それ以外の構成については、実施の形態１と同様である。
【００５８】
上記のように高閾値電圧（Ｖｔｈ）領域５を形成することにより、高閾値電圧（Ｖｔｈ）領域５の両側に位置するロードｐＭＯＳトランジスタ間を電気的に絶縁分離することができる。
【００５９】
また、活性領域パターンと素子分離領域パターンとで構成されるフィールドパターンが、図３の縦方向（ポリシリコン配線３ａ〜３ｅの延在方向）に並ぶ単純なラインアンドスペースパターンとなる。それにより、フィールドパターン形成用のレジストパターン等のマスクパターン形成時に高い光学的解像度を実現することができ、フィールドパターンを容易かつ高精度に形成するとともにパターン間の間隔も縮小することができる。このことも、メモリセル１の面積の縮小に寄与し得る。
【００６０】
次に、高閾値電圧（Ｖｔｈ）領域５の断面構造例について、図４を用いて説明する。図４は、図３におけるＩＶ−ＩＶ線に沿う断面図である。
【００６１】
図４に示すように、本実施の形態２では、素子分離用素子としてＭＯＳトランジスタを採用している。ＭＯＳトランジスタによって素子分離を行なう際には、素子分離用ＭＯＳトランジスタの閾値電圧を１．６Ｖ程度にまで高め、素子間を電気的に分離する。しかし、この素子分離用トランジスタの閾値電圧の上限は通常１．６Ｖ程度であるので、電源電圧が１．６Ｖ以上の場合にはトランジスタ分離を採用することはできない。
【００６２】
ところが、０．１５μｍルール下では電源電圧を１．５Ｖ、０．１３μｍルール下では電源電圧を１．２Ｖ程度に下げることができる。このように電源電圧が１．５Ｖ以下程度にまで低くなった場合には、トランジスタ分離を採用することが可能となる。
【００６３】
高閾値電圧（Ｖｔｈ）領域５は、図４に示すように、ｐＭＯＳトランジスタを有する。該ｐＭＯＳトランジスタは、ｐ型シリコン基板（半導体基板）１０の主表面に形成されたｐ＋不純物領域７ｂ，７ｃと、このｐ＋不純物領域７ｂ，７ｃ間に形成されるｎ−不純物領域８ｂと、ｎ−不純物領域８ｂ上にゲート絶縁膜６ｂを介して形成されたゲート電極（ポリシリコン配線３ｃ）とを有する。
【００６４】
この高閾値電圧（Ｖｔｈ）領域５と隣接して第１ロードｐＭＯＳトランジスタＱ３が形成される。この第１ロードｐＭＯＳトランジスタＱ３は、ｐ＋不純物領域７ａ，７ｂと、チャネル領域に相当するｎ−不純物領域８ａと、ゲート絶縁膜６ｂと、ゲート電極（ポリシリコン配線３ｂ）とを有する。
【００６５】
そして、上記のｐＭＯＳトランジスタのｎ−不純物領域８ｂに含まれるｎ型不純物濃度を、たとえば５×１０１８／ｃｍ３〜５×１０２０／ｃｍ３程度（好ましくは、１×１０１９／ｃｍ３程度）とし、高閾値電圧（Ｖｔｈ）領域５内に形成される素子分離用のｐＭＯＳトランジスタの閾値電圧を１．６Ｖ程度とする。
【００６６】
このとき、第１ロードｐＭＯＳトランジスタＱ３のｎ−不純物領域８ａに含まれるｎ型不純物濃度と、第２ロードｐＭＯＳトランジスタＱ４のｎ−不純物領域に含まれるｎ型不純物濃度とを、ｎ−不純物領域８ｂに含まれるｎ型不純物濃度よりも低くする。それにより、第１と第２ロードｐＭＯＳトランジスタＱ３，Ｑ４の閾値電圧を、素子分離用のｐＭＯＳトランジスタの閾値電圧よりも低くすることができ、該ｐＭＯＳトランジスタによるロードＭＯＳトランジスタ間の分離が可能となる。
【００６７】
このようにｎ−不純物領域８ｂに含まれるｎ型不純物濃度をｎ−不純物領域８ａ等に含まれるｎ型不純物濃度よりも高くするには、たとえばｎ−不純物領域８ａ形成用のｎ型不純物（たとえば砒素）をｎ−不純物領域８ａ等の形成時にｎ−不純物領域８ｂ形成領域にも導入し、さらに別工程で所定量のｎ型不純物をｎ−不純物領域８ｂ形成領域に導入すればよい。
【００６８】
なお、本実施の形態においても、アクセスＭＯＳトランジスタ間の分離幅である第１分離幅ＳＡと、ドライバＭＯＳトランジスタ間の分離幅である第２分離幅ＳＤと、ロードＭＯＳトランジスタ間の分離幅である第３分離幅ＳＬ１とを等しくすることが好ましい。
【００６９】
さらに好ましくは、上記の第１〜第３分離幅と、ロードｐＭＯＳトランジスタのゲート幅方向に隣り合うロードｐＭＯＳトランジスタとドライバｎＭＯＳトランジスタ間の分離幅である第５分離幅ＳＬＤと、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの分離幅である第６分離幅ＳＡＬとを等しくする。
【００７０】
（実施の形態３）
次に、図５〜図１０を用いて、本発明の実施の形態３について説明する。本実施の形態３では、図５に示すように、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を上記ゲート長方向に分割する素子分離領域９を形成している。
【００７１】
この素子分離領域９は、予め該素子分離領域９のパターンを除いた活性領域パターンのベース形状（図３の活性領域パターンの形状と同形状）に対応したベースマスクパターンを形成し、そのベースマスクパターンを加工して該ベースマスクパターンに素子分離領域９の形成用のホールパターンを後工程で追加したマスクパターンを用いて形成される。
【００７２】
図６の例では、素子分離領域９としてトレンチ分離領域を採用している。具体的には、活性領域２ｂ内の所定の領域を貫通するようにトレンチ１１を形成し、該トレンチ１１内にシリコン酸化膜（絶縁膜）１２を埋め込むことで素子分離領域９を形成している。
【００７３】
上記のようにベースマスクパターンの形成後に、さらに素子分離領域９に対応するパターンをベースマスクパターンに付加することにより、ベースマスクパターンを単純なラインアンドスペースパターンとすることができる。それにより、ベースマスクパターン形成時に高い光学的解像度を実現することができ、活性領域間のマージンを小さくすることができる。したがって、実施の形態２の場合と同様にメモリセル１の面積を縮小することができる。
【００７４】
次に、本実施の形態３における素子分離領域９の形成方法について図６〜図１０を用いて説明する。
【００７５】
図７に示すように、シリコン基板１０の主表面上に、熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により３０ｎｍ程度の厚みのシリコン酸化膜１３を形成する。このシリコン酸化膜１３上に、たとえばＣＶＤ等により１５０ｎｍ程度の厚みのシリコン窒化膜１４を形成する。
【００７６】
次に、シリコン窒化膜１４上に、写真製版により、図３の活性領域２ａ〜２ｅと同形状のフォトレジスト膜（マスク膜）を形成する。このとき、フォトレジスト膜は、図３の活性領域２ａ〜２ｅのように縦方向に間隔をあけて並ぶ複数の直線形状のパターン、すなわち単純なラインアンドスペースパターン形状となるように形成すればよいので、高い光学的解像度を実現することができる。したがって、所望形状のフォトレジストパターンが得られる。
【００７７】
上記フォトレジストパターンをマスクとしてシリコン窒化膜１４をエッチングすることにより、該フォトレジストパターンと同形状となるようにシリコン窒化膜１４をパターニングする。それにより、ベースマスクパターンが得られる。その後、フォトレジスト膜を除去する。
【００７８】
次に、図８に示すように、素子分離領域９の形成領域上に開口部を有するフォトレジストパターン１５を形成する。このフォトレジストパターン１５をマスクとしてシリコン窒化膜１４をエッチングすることにより、シリコン窒化膜１４において素子分離領域９の形成領域上に位置する部分を除去する。その後、フォトレジストパターン１５を除去する。
【００７９】
次に、シリコン窒化膜１４をマスクとしてシリコン酸化膜１３をエッチング除去した後、さらにシリコン基板１０を３００ｎｍ程度エッチングする。それにより、図９に示すようにトレンチ１１を形成する。
【００８０】
次に、シリコン基板１０の主表面全面上に、ＣＶＤ法等により５００ｎｍ程度の厚みのシリコン酸化膜１２を堆積し、該シリコン酸化膜１２にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施して平坦化する。それにより、トレンチ１１内にシリコン酸化膜１２を埋め込むとともにシリコン窒化膜１４を露出させることができる。
【００８１】
その後、たとえば熱リン酸を用いてシリコン窒化膜１４を除去し、さらにたとえばフッ酸（ＨＦ）を用いてシリコン酸化膜１３を除去する。それにより、図１０に示すように、素子分離領域（トレンチ分離領域）９を形成する。
【００８２】
続いて、シリコン基板１０の主表面に所定の不純物を注入してウェル等を形成する。その後、熱酸化法等によりシリコン酸化膜を形成し、該シリコン酸化膜上に不純物をドープしたポリシリコン膜を形成する。このポリシリコン膜とシリコン酸化膜とをパターニングすることにより、図６に示すように、ゲート絶縁膜６ａ，６ｂとポリシリコン配線（ゲート電極）３ｂ，３ｃとを形成する。
【００８３】
次に、各活性領域に所定の不純物を注入することにより、各ＭＯＳトランジスタのソース領域あるいはドレイン領域となる不純物領域を形成する。図６の断面では、ボロン等のｐ型不純物を活性領域２ｂに注入することにより、ｐ＋不純物領域７ａ，７ｂを形成する。以上の工程を経て図６に示す構造が得られる。
【００８４】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８５】
【発明の効果】
本発明によれば、アクセスＭＯＳトランジスタのゲート幅と、ドライバＭＯＳトランジスタのゲート幅とを等しくすることにより、全ての活性領域を単純な直線形状とすることができる。活性領域を形成する際には、通常、レジストパターン等の活性領域形成用のマスクパターンを用いるが、上記のように活性領域を単純な直線形状とすることにより、マスクパターン形成時における光学的解像度を向上することができる。それにより、高精度かつ安定して該マスクパターンを形成することができる。かかるマスクパターンを用いて活性領域（活性領域パターン）を形成することができるので、微細化した場合においても活性領域の幅の変動量を低減することができ、結果としてスタティック型半導体記憶装置の信頼性のみならず性能の低下をも抑制することができる。
【００８６】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも狭くした場合には、スタティック型半導体記憶装置の書込み動作を安定化することができる。
【００８７】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅よりも広くした場合には、スタティック型半導体記憶装置の読出し動作を安定化することができる。
【００８８】
ロードＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅およびドライバＭＯＳトランジスタのゲート幅と等しくした場合には、全ての活性領域の幅を等しくすることができ、さらに高精度に活性領域を形成することができる。その結果、活性領域形成の際のマージンを小さくすることができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【００８９】
アクセスＭＯＳトランジスタのゲート幅方向に隣り合うアクセスＭＯＳトランジスタ間の第１分離幅と、ドライバＭＯＳトランジスタのゲート幅方向に隣り合うドライバＭＯＳトランジスタ間の第２分離幅と、ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタ間の第３分離幅とを等しくした場合には、所定の活性領域間の分離幅を等しくすることができる。このこともスタティック型半導体記憶装置のメモリセルの微細化に寄与し得る。
【００９０】
また、ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間の第４分離幅と、上記第１、第２および第３分離幅を等しくした場合には、活性領域パターンの配置をさらに規則的なものとすることができる。このこともスタティック型半導体記憶装置のメモリセルを微細化に寄与し得る。
【００９１】
ロードＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとドライバＭＯＳトランジスタ間の第５分離幅と、アクセスＭＯＳトランジスタのゲート幅方向に隣り合うロードＭＯＳトランジスタとアクセスＭＯＳトランジスタとの間の第６分離幅と、上記第１、第２および第３分離幅とを等しくした場合には、全ての活性領域間の分離幅を等しくすることができる。それにより、さらにスタティック型半導体記憶装置のメモリセルを微細化することができる。
【００９２】
ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間で活性領域を連続的に形成し、当該ロードＭＯＳトランジスタ間に位置する活性領域に素子分離用素子を形成した場合には、活性領域形成用のマスクパターンを、単純なラインアンドスペースパターンで構成することができる。それにより、さらに高精度に活性領域を形成することができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【００９３】
ロードＭＯＳトランジスタのゲート長方向に隣り合うロードＭＯＳトランジスタ間に位置する活性領域を分割するようにトレンチ分離領域を設ける場合には、たとえば単純なラインアンドスペースパターンよりなる活性領域形成用のベースパターンの形成後に、該ベースパターンの所定位置に上記トレンチ分離領域形成用のパターンを形成して得られた活性領域形成用のマスクパターンを用いて活性領域（活性領域パターン）を形成することができる。この場合にも、ベースパターンを高精度に形成できるので活性領域間のマージンを小さくすることができ、スタティック型半導体記憶装置のメモリセルの微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図２】本発明のＳＲＡＭのメモリセルアレイにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図３】本発明の実施の形態２におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図４】図３におけるＩＶ−ＩＶ線に沿う断面図である。
【図５】本発明の実施の形態３におけるＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図６】図５におけるＶＩ−ＶＩ線に沿う断面図である。
【図７】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第１工程を示す断面図である。
【図８】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第２工程を示す断面図である。
【図９】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第３工程を示す断面図である。
【図１０】本発明の実施の形態３におけるＳＲＡＭのメモリセルの製造工程の第４工程を示す断面図である。
【図１１】従来のＳＲＡＭのメモリセルにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【図１２】従来のＳＲＡＭのメモリセルアレイにおけるポリシリコン配線と活性領域のレイアウトを示す平面図である。
【符号の説明】
１ メモリセル、２ａ〜２ｆ 活性領域、３ａ〜３ｅ ポリシリコン配線、４メモリセルアレイ、５ 高閾値電圧領域、６ａ，６ｂ ゲート絶縁膜、７ａ〜７ｃ ｐ＋不純物領域、８ａ，８ｂ ｎ−不純物領域、９ 素子分離領域、１０ シリコン基板、１１ トレンチ、１２，１３ シリコン酸化膜、１４ シリコン窒化膜、１５ フォトレジストパターン、１６ａ〜１６ｃ 細幅部、Ｑ１ 第１ドライバｎＭＯＳトランジスタ、Ｑ２ 第２ドライバｎＭＯＳトランジスタ、Ｑ３ 第１ロードｐＭＯＳトランジスタ、Ｑ４ 第２ロードｐＭＯＳトランジスタ、Ｑ５ 第１アクセスｎＭＯＳトランジスタ、Ｑ６ 第２アクセスｎＭＯＳトランジスタ。
Claims (10)
- アクセスＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ドライバＭＯＳトランジスタと、ロードＭＯＳトランジスタとを含むメモリセルと、
前記アクセスＭＯＳトランジスタのゲートを形成する第１配線と、
前記第１配線と同じ方向に延在し、前記ドライバＭＯＳトランジスタのゲートと前記ロードＭＯＳトランジスタのゲートとを形成する第２配線とを備え、
前記アクセスＭＯＳトランジスタのゲート幅と、前記ドライバＭＯＳトランジスタのゲート幅とを等しくした、スタティック型半導体記憶装置。 - 前記ロードＭＯＳトランジスタのゲート幅を、前記アクセスＭＯＳトランジスタのゲート幅および前記ドライバＭＯＳトランジスタのゲート幅よりも狭くした、請求項１に記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのゲート幅を、前記アクセスＭＯＳトランジスタのゲート幅および前記ドライバＭＯＳトランジスタのゲート幅よりも広くした、請求項１に記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのゲート幅を、前記アクセスＭＯＳトランジスタのゲート幅および前記ドライバＭＯＳトランジスタのゲート幅と等しくした、請求項１に記載のスタティック型半導体記憶装置。
- 前記アクセスＭＯＳトランジスタのゲート幅方向に隣り合う前記アクセスＭＯＳトランジスタ間の第１分離幅と、前記ドライバＭＯＳトランジスタのゲート幅方向に隣り合う前記ドライバＭＯＳトランジスタ間の第２分離幅と、前記ロードＭＯＳトランジスタのゲート幅方向に隣り合う前記ロードＭＯＳトランジスタ間の第３分離幅とを等しくした、請求項１から請求項４のいずれかに記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのゲート長方向に隣り合う前記ロードＭＯＳトランジスタ間の第４分離幅と、前記第１、第２および第３分離幅を等しくした、請求項５に記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのゲート幅方向に隣り合う前記ロードＭＯＳトランジスタと前記ドライバＭＯＳトランジスタ間の第５分離幅と、前記アクセスＭＯＳトランジスタのゲート幅方向に隣り合う前記ロードＭＯＳトランジスタと前記アクセスＭＯＳトランジスタとの間の第６分離幅と、前記第１、第２および第３分離幅とを等しくした、請求項５に記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域を備え、
前記ロードＭＯＳトランジスタのゲート長方向に隣り合う前記ロードＭＯＳトランジスタ間で前記活性領域を連続的に形成し、
当該ロードＭＯＳトランジスタ間に位置する前記活性領域に素子分離用素子を形成した、請求項１から請求項７のいずれかに記載のスタティック型半導体記憶装置。 - 前記素子分離用素子は、前記ロードＭＯＳトランジスタよりも閾値電圧の高いＭＯＳトランジスタを含む、請求項８に記載のスタティック型半導体記憶装置。
- 前記ロードＭＯＳトランジスタのソース領域およびドレイン領域を含む活性領域と、
前記ロードＭＯＳトランジスタのゲート長方向に隣り合う前記ロードＭＯＳトランジスタ間に位置する前記活性領域を分割するように設けられたトレンチ分離領域とを含む、請求項１から請求項７のいずれかに記載のスタティック型半導体記憶装置。
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