KR100460704B1 - 에스램의바텀게이트형박막트랜지스터제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래 기술에 따라 제조된 바텀 게이트형 박막 트랜지스터는 소오스/드레인과 게이트 전극 사이의 게이트 산화막을 통해 노드 정전용량이 형성되기 때문에 노드 정전용량 확보에 어려움이 있었으며, 이러한 노드 정전용량의 감소는 SER(soft error rate)을 증가시켜 메모리 장치의 신뢰도를 저하시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 소오스 측의 게이트 전극 하부까지 소오스를 형성함으로써 노드 정전용량을 증가시킨 반도체 장치의 박막 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
SRAM의 박막 트랜지스터 제조에 이용됨.
Description
본 발명은 SRAM(Static Random Access Memory) 제조 공정 중 바텀 게이트(bottom gate)형 박막 트랜지스터 제조방법에 관한 것으로, 특히 게이트와소오스의 면적을 늘려 노드 정전용량(node capacitance)을 증가시킨 박막 트랜지스터 제조방법에 관한 것이다.
일반적으로, SRAM의 고집적화에 따라 셀 크기가 작아지며, 이에 따라 셀 내의 노드 정전용량이 감소하게 된다. 이러한 노드 정전용량의 감소는 소프트 에러비(soft error rate, 이하 SER이라 약칭함)를 증가시켜 메모리 장치의 신뢰도를 저하시키는 요인이 된다.
첨부된 도면 도 1은 종래 기술에 따라 제조된 바텀 게이트형 박막 트랜지스터를 도시한 것으로, 도면 상에 표시된 도면 부호 10은 층간절연막, 11은 바텀 게이트 전극, 12는 게이트 산화막, 13은 소오스, 14는 드레인, 15는 채널 영역을 각각 나타낸 것이다.
도 1에 도시된 바와 같이 종래 기술에 따라 제조된 바텀 게이트형 박막 트랜지스터는 소오스/드레인(13,14)과 바텀 게이트 전극(11) 사이의 게이트 산화막(12)을 통해 노드 정전용량이 형성되기 때문에 노드 정전용량 확보에 어려움이 있다.
도 2는 SRAM 셀의 회로도를 나타낸 것으로, 박막 트랜지스터의 게이트와 소오스간에 형성되는 정전용량을 가시화한 것이다. 도면 부호 A는 노드 정전용량을 모델링한 캐패시터를 나타내고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 노드 정전용량을 증가시킨 에스램의 바텀 게이트형 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따라 형성된 박막 트랜지스터 단면도.
도 2는 통상적인 SRAM 셀 및 박막 트랜지스터의 노드 정전용량을 나타낸 회로도.
도 3A 내지 도 3C는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 간단한 설명
10,30 : 층간절연막 11,31 : 바텀 게이트 전극
12,33 : 게이트 산화막 13,34 : 소오스
14,35 : 드레인 15,36 : 채널 영역
32 : 포토레지스트 패턴
A : 노드 정전용량을 나타낸 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 층간절연막 상에 바텀 게이트 전극을 형성하는 단계; 상기 바텀 게이트 전극이 형성된 전체구조 상부에 포토레지스트를 도포하는 단계; 소오스/드레인 이온주입 마스크를 사용한 사진 공정을 통해 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 층간절연막을 습식식각하여 상기 바텀 게이트 전극의 소오스측 하부에 언더컷 부위를 형성하는 단계; 노출된 상기 바텀 게이트 전극의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 전체구조 표면을 따라 폴리실리콘막을 형성하는 단계; 및 소오스/드레인 영역의 상기 폴리실리콘막에 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역 및 채널 영역을 정의하는 단계를 포함하는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3A 내지 도 3C는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 공정도이다. 도면 부호 30은 층간절연막, 31은 바텀 게이트 전극, 32는 포토레지스트패턴, 33은 게이트 산화막, 34는 소오스, 35는 드레인, 36은 채널 영역을 각각 나타낸 것이다.
본 실시예에 따른 박막 트랜지스터 제조 공정은, 먼저 도 3A에 도시된 바와같이 하부에 기형성된 n형 또는 p형 전계 효과 트랜지스터(도시되지 않음)와 그 상부에 형성될 박막 트랜지스터 간의 절연을 위한 층간절연막(30) 상부에 게이트 전극용 폴리실리콘막을 증착하고, 이를 패터닝하여 바텀 게이트 전극(31)을 형성한다.
다음으로, 도 3B에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 소오스/드레인 이온주입 마스크를 사용한 노광 및 현상 공정을 통해 채널 영역에 오버랩되는 포토레지스트 패턴(32)을 형성한다. 계속하여, 포토레지스트 패턴(32)을 사용하여 층간절연막(30)을 습식 식각함으로써 게이트 전극(31)의 소오스측 하부에 언더컷(undercut) 부위를 형성한다. 물론, 포토레지스트 패턴(32)은 게이트전극(31)으로부터 드레인 영역까지를 모두 덮도록 형성해도 무방하나, 후속 공정에서 사용되는 소오스/드레인 이온주입 마스크를 사용하면 별도의 포토마스크를 제작하지 않아도 되는 장점이 있다.
이어서, 도 3C에 도시된 바와 같이 포토레지스트 패턴(32)을 제거하고, 전체 구조 표면에 게이트 산화막(33)을 형성한다. 계속하여, 그 상부에 폴리실리콘막을 증착하고, 그 상부에 포토레지스트를 도포한 후, 소오스/드레인 이온주입 마스크를 사용한 노광 및 현상 공정을 실시하여 채널 영역 상에 오버랩되는 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 이온주입 마스크로 사용하여 불순물 이온주입을 실시하여 소오스(34)/드레인(35) 및 채널 영역(36)을 정의한다. 이때, 언더컷부위를 그리 깊게 형성하지 않는 경우에는 일반적인 이온주입 공정(수직 이온주입)을 수행한 후 도펀트 안정화를 위하여 수행되는 통상의 열공정에서의 도펀트 확산이일어나기 때문에 소오스/드레인 형성에 별 어려움이 없다. 한편, 언더컷 부위가 아주 깊어 도펀트 확산만으로는 불완전하다면 경사 이온주입을 실시하면 된다.
상기와 같은 일실시예에 나타난 바와 같이 본 발명은 박막 트랜지스터 형성시 게이트 전극의 소오스측 하부에 언더컷을 형성하여 소오스와 게이트 전극 간의 접촉 면적을 넓힘으로써 정전용량을 증가시켜 SER 특성을 개선한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명을 실시하면 현재 사용하고 있는 소오스/드레인 이온주입 마스크를 사용하므로 별도의 레티클을 제조하지 않고, 간단한 공정을 추가하여 SRAM 셀의 노드 정전용량을 증가시킴으로써 SER 특성 등을 개선하여 반도체 장치의 신뢰도를 향상시키는 효과가 있다.
Claims (1)
- 소정의 층간절연막 상에 바텀 게이트 전극을 형성하는 단계;상기 바텀 게이트 전극이 형성된 전체구조 상부에 포토레지스트를 도포하는 단계;소오스/드레인 이온주입 마스크를 사용한 사진 공정을 통해 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 층간절연막을 습식식각하여 상기 바텀 게이트 전극의 소오스측 하부에 언더컷 부위를 형성하는 단계;노출된 상기 바텀 게이트 전극의 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 전체구조 표면을 따라 폴리실리콘막을 형성하는 단계; 및소오스/드레인 영역의 상기 폴리실리콘막에 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역 및 채널 영역을 정의하는 단계를 포함하는 에스램의 바텀 게이트형 박막 트랜지스터 제조방법.
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