KR920005703B1 - 디램쎌의 제조방법 - Google Patents

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내용 없음.

Description

디램쎌의 제조방법

제1(a)-(c)도는 종래의 스택 캐패시터 디램쎌의 제조공정도.

제2(a)-(d)도는 본 발명에 따른 스택 캐패시터 디램쎌의 제조공정도.

본 발명은 디램(Dynamic Random Access Memory)의 제조방법에 관한 것으로, 특히 스택 축적용량을 가지며 베리드 콘택(Buried contact)을 쉽게 할 수 있는 디램쎌의 제조방법에 관한 것이다.

디램쎌은 드레인-소오스 통로가 비트라인과 쎌노오드 사이에 접속된 하나의 트랜지스터와, 상기 쎌노오드와 쎌플레이트 사이에 접속된 하나의 축적 캐패시터로 구성된다. 디램 메로리 밀도의 증가에 따라 디램쎌이 점유하는 일정한 면적에 대해 스토리지 캐패시터 용량을 극대화하기 위하여 트렌치 구조와 스택구조와 같은 3차원 캐패시터 구조를 갖는 디램쎌들이 개발되어 왔다. 트렌치 구조의 스토리지 캐패시터는 반도체 기판내의 형성된 홈(groove)내에 스토리지 캐패시터를 형성하는 것이고 스택구조의 스토리지 캐패시터는 반도체 기판위에 스토리지 캐패시터를 형성하는 것이다. 스택 캐패시터형의 디램쎌은 트렌치 캐패시터형의 디램쎌보다 쉽게 제조할 수 있으며, 또한 트렌치와 트렌치사이의 누설 및 펀치드로우(punch-through)와 같은 트렌치 캐패시터형의 디램쎌의 전기적 문제점을 갖지 않는다.

제1(a)-(c)도는 종래 스택 캐패시터 디램쎌 제조 공정도이다.

제1(a)도를 참조하면 P형 반도체기판(2)상의 소정 부위에 통상의 LOCOS공정에 의해 5000-7000Å정도 두께의 필드산화막(4)을 형성한후 상기 필드산화막(4)이 형성되어 있지 않은 기판(2)의 표면상에 200-300Å정도 두께의 게이트산화막(6)을 형성한다. 상기 필드산화막(4)은 소자와 소자사이를 분리한다. 상기 필드산화막(4)과 게이트산화막(6)의 상부에 2000-4000Å정도 두께의 다결정 실리콘을 침적한 후 통상의 사진식각(Photolithography)법에 의해 워드라인으로 이용되는 게이트들(8)(10)을 형성한다. 상기 필드산화막(4)의 상부에 형성된 게이트(10)는 이웃하는 쎌의 게이트가 된다. 계속해서 상기 구조의 전면에 As를 에너지 60kgV와 도우즈 1×10¹⁵-7×10¹⁵이온/㎤로 이온을 주입하여 이온주입영역(12)(14)을 형성한다.

제1(b)도를 참조하면 상기 산화막들(4)(6)과 게이트들(8)(10)의 상부에 CVD(Chemical Vapor Deposition)방법에 의해 SiO와 같은 절연막(16)이 1000-2000Å정도 두께로 형성된다. 이때 이온주입영역(12)(14)은 확산되어 소오스와 드레인영역(18)(20)이 된다.

제1(c)도를 참조하면 상기 소오스영역(18) 상부 소정부위의 산화막들(6)(16)을 제거하여 개구(22)를 형성된다. 그후 상기 산화막(22) 및 노출된 기판(2)상에 2000Å정도 두께의 다결정 실리콘을 침적하고 선택적 식각하여 스토리지 폴리영역(24)을 형성한다. 이때 상기 소오스영역(18)과 스토리지 폴리영역(24)은 베리드 콘택(Buried Contact)에 의해 접촉면(23)을 이루게 된다. 이후 계속되는 통상적인 공정에 의해 스택 캐패시터 디램쎌을 완성한다. 상술한 바와같이 스택 캐패시터 디렘쎌에는 스토리지 폴리영역과 소오스영역이 개구를 통하여 베리드 콘택에 의한 접촉면을 이룬다.

그러나 소자가 고집적화됨에 따라 쎌의 크기가 작아지므로 베리드 콘택에 의한 접촉면의 크기가 작아지게 되어 사진공정이 개구가 형성되지 않거나 균일한 크기로 형성되지 않는 심각한 문제점이 있었다.

따라서 본 발명의 목적은 베리드 콘택을 위한 개구를 균일한 크기로 쉽게 형성할 수 있는 디렘쎌의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 제1도전형의 반도체기판 표면의 일부분에 두꺼운 필드산화막을 형성하고 상기 필드산화막이 형성되어 있지 않은 반도체기판 표면에 얇은 게이트산화막을 형성하며 상기 필드산화막과 게이트산화막 상부에 게이트들을 형성하고 제1도전형과 반대 도전형인 제2도전형의 불순물을 주입하여 이온주입영역을 형성하는 제1공정과, 상기 게이트들, 필드산화막 및 게이트산화막 상부 전면에 절연막 및 제1다결정 실리콘을 연속적으로 형성하고 상기 절연막 형성과 동시에 이온주입영역이 확산되어 소오스 및 드레인영역을 형성하며 상기 소오스영역 상부의 제1다결정 실리콘을 가로방향으로 길게 식각하여 제1개구를 형성하는 제2공정과, 상기 제1개구에 해당하는 영역중 소정부분의 절연막과 게이트 산화막을 식각하여 제1개구를 형성하는 제2공정과, 상기 제1개구에 해당하는 영역중 소정부분의 절연막과 게이트 산화막을 식각하여 제2개구를 형성하는 제3공정과, 상기 제1다결정 실리콘, 절연막 및 노출된 기판에 걸쳐 제2다결정 실리콘을 선택적으로 형성하는 제4공정을 구비함을 특징으로 한다.

이하 첨부한 도면을 참조하여 상세히 설명한다.

제2(a)-(d)도는 본 발명에 따른 스택 캐패시터 디램쎌의 제조공정도이다.

제2(a)도를 참조하면 기판(32)은 -10¹⁶이온/㎤의 농도를 가지는 P형 기판이다. 기판(32)은 쉬이트 저항(sheet resistance)이 5-18Ω-cm인 P형 웨이퍼상에 형성된 P형 웰일 수도 있다는 것을 유의하여야 한다. 상기 기판(32)상에는 일반적인 LOCOS(Local Oxidation of Silicon)공정에 의해 메모리 쎌들 사이를 분리하기 위한 5000-7000Å정도 두께의 필드산화막(34)이 형성된다.

그후 상기 필드산화막(34)이 형성되지 않은 노출된 기판(32)상에 200-300Å정도 두께의 게이트산화막(36)이 형성되고, 상기 필드산화막(34)과 게이트산화막(36)상부 전면에 2000-4000Å정도 두께의 다결정 실리콘을 침적시킨후 통상의 사진식각 방법에 의해 워드라인으로 이용되는 게이트(38)(40)가 형성된다. 상기 필드산화막(34)상의 게이트(40)는 이웃하는 쎌의 게이트로 이용되며 상기 게이트(38)가 형성됨과 동시에 형성된다. 여기서 상기 게이트들(38,40)은 세로방향으로 신장되고 가로방향으로 평행하도록 배열된다. 계속해서 전술한 구조의 전면에 As를 에너지 60keV와 도오즈 1×10 15-7×10¹⁵이온/㎤로 이온을 주입시키면 이온주입영역(42)(44)이 형성된다. 그 다음 제2(b)도를 참조하면 실리콘산화막(SiO₂)과 같은 절연막(46)이 상기 게이트들(38)(40), 필드산화막(34) 및 노출된 게이트산화막(36)의 상부 표면에 1000-2000Å정도의 두께로 공지의 CVD(Chemical Vapor Deposition)방법에 의해 형성된다. 그때 상기 이온주입영역(42)(44)은 확산되어 소오스 및 드레인영역(48)(50)이 형성된다. 계속해서 상기 절연막(46)의 전표면에 1000Å정도 두께의 제1다결정 실리콘(52)을 침적시킨후 제1사진 식각공정에 의해 상기 소오스영역(48)상의 제1다결정 실리콘(52)을 제거하여 상기 절연막(46)을 노출시키는 제1개구(53)를 형성한다. 여기서 제1개구(53)는 상기 가로방향으로 신장되어 형성된다. 상기 제1사진 식각 공정시의 마스크 패턴이 한쪽방향이 긴 직사각형이므로 고집적도의 셀에서도 사진식각공정이 용이하다.

그다음 제2(c)도를 참조하면 상기 제1사진 식각 공정시의 마스크 패턴을 제거한 후 상기 소오스영역(48)상의 소정 부위의 절연막(46) 및 게이트산화막(36)을 제2사진 식각공정에 의해 식각하여 제2개구(54)를 형성한다. 상기 제2사진식각공정의 마스크 패턴은 상기 제1사진식각공정시의 마스크 패턴과 직교하도록 형성한다. 상기 제2사진식각공정의 마스크 패턴은 상기 제1사진식각공정시의 마스크 패턴과 직교하도록, 즉 상기 제1개구의 소정영역과 오버랩(overlap)되면서 세로방향으로 신장하도록 형성된다. 상기 제2사진식각공정시의 마스크 패턴 역시 한쪽방향이 긴 직사각형이므로 고집적도의 셀에서도 사진식각공정이 용이하다. 제2(d)도를 참조하면 상기 제1다결정 실리콘(52), 절연막(46) 및 노출된 기판(32)상의 전표면에 1000Å정도 두께의 제2다결정 실리콘(56)이 침적된다.

상기 제2다결정 실리콘(56)은 제2개구(54)를 통하여 소오스영역(48)과 접촉되어 접촉면(60)을 이루게 된다. 그후 상기 제1 및 제2다결정 실리콘(52)(56)을 선택적 식각하면 남아있는 제1 및 제2다결정 실리콘(52)(56)이 스토리지 폴리층(58)이 된다. 이후 계속되는 통상의 공정에 의해 스택 캐패시터 디램쎌을 완성한다.

상술한 본 발명의 일실시예에서는 P형 기판을 예로 들어 설명하였으나 본 발명의 다른 실시예에서는 본 발명의 사상을 벗어나지 않는 범위내에서 다른 실시예도 가능하다.

상술한 바와 같이 본 발명은 디램쎌의 제조방법에 있어서 스택 캐패시터의 스토리지 폴리층과 확산영역과의 접촉을 위한 개구형성시 종래에는 한번의 사진식각공정에 의해 상기 확산영역상면의 소정영역이 노출되는 개구를 형성하였으나, 본 발명에서는 기판상부의 다결정 실리콘상면에 제1방향에 수직한 제2방향으로 신장하는 제2마스크 패턴을 사용하여 제2사진식각 공정을 실시함에 의해 상기 제1마스크 패턴과 제2마스크 패턴이 오버랩되는 부분에 스토리지 폴리층과 확산영역과의 접촉을 위한 제2개구를 형성하였다.

상기와 같이 제1 및 제2사진 식각공정이 서로 직교하는 마스크 패턴을 사용함으로써 쎌이 고집적화되더라도 용이한 사진식각 공정으로 균일한 크기의 베리드 콘택을 형성할 수 있는 효과가 있다.

Claims (3)

1. 스택 캐패시터를 가지는 디램쎌의 제조방법에 있어서, 제1도전형의 반도체기판 표면의 일부분에 두꺼운 필드산화막을 형성하고 상기 필드산화막이 형성되어 있지 않은 반도체기판 표면에 얇은 게이트산화막을 형성하며 상기 필드산화막과 게이트산화막 상부에 게이트들을 형성하고 제1도전형과 반대 도전형인 제2도전형의 불순물을 주입하여 이온주입영역을 형성하는 제1공정과, 상기 게이트들, 필드산화막 및 게이트산화막 상부 전면에 절연막 및 제1다결정 실리콘을 연속적으로 형성하고 상기 절연막 형성과 동시에 이온주입 영역이 확산되어 소오스 및 드레인영역을 형성하며 상기 기판 상면에 상기 소오스 영역 상부에 해당하는 소정영역이 노출되도록 제1방향으로 신장하는 제1마스크 패턴을 형성한 후 상기 제1마스크 패턴에 의해 상기 제1다결정 실리콘을 식각하여 제1개구를 형성하는 제2공정과, 상기 제1마스크 패턴을 제거한 후 상기 기판 상면에 상기 제1개구의 소정영역과 오버랩되면서 상기 제1방향에 수직한 제2마스크 패턴을 형성한 후 상기 제1개구와 제2마스크 패턴이 오버랩되는 영역의 절연막 및 게이트산화막을 식각하여 제2개구를 형성하는 제3공정과, 상기 제2마스크 패턴을 제거한 후 상기 제1다결정 실리콘, 절연막 및 노출된 기판에 걸쳐 제2다결정 실리콘을 선택적으로 형성하는 제4공정을 구비함을 특징으로 하는 디램쎌의 제조방법.
2. 제1항에 있어서, 상기 제1 및 제2마스크 패턴이 오버랩되는 영역이 콘택영역임을 특징으로 하는 디램쎌의 제조방법.
3. 제1항에 있어서, 상기 제1 및 제2다결정 실리콘 영역이 스토리지 폴리층임을 특징으로 하는 디램쎌의 제조방법.

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