TW513858B - Semiconductor integrated circuit - Google Patents

Description

513858 五、發明說明（1) [發明所屬的技術領域] 本發明’係有關於構成將信號輸出至其他半導體積體 「路之差動型之輸出電路之半導體積體電路。 [習知技術] 。第1圖，表示根據習知技術之差動輸出電路。差動輸 出電路，包括η通道MOS電晶體（以下，稱為nM0S電晶 體）Ml、M3、p通道MOS電晶體（以下，稱為pM0S電晶 體）M2、M4 ’定電流源ji、J2與驅動器ini、in2、BU1、 βϋ2。驅動器INI、IN2、BU1、BU2，接受共通的輸入信號 X ’而產生各自應給予至MOS電晶體Ml〜M4之閘極電極之控 制信號Al、A2、Bl、B2。輸入信號X為低（l〇w)準位（以 下’稱為L準位）之時，電晶體Ml、M4開啟，而電晶體M2、 M3關閉。相反地輸入信號X為高（high)準位（以下，稱為η 準位）之時，電晶體Ml、Μ4關閉，而電晶體M2、M3開啟。 因而，互相反相之來邏輯信號Yl、Y2，各自從N1、N2輸 出。 輸出信號Yl、Y2，各自透過傳送路徑1、2，被傳送至 半導體晶片之電路。電阻R被連接在節點Nl、N2之間，而 形成對於傳送路徑1、2之終端電阻之功能。 各個驅動器I N1、I N2，係輸出輸入信號X之反相邏輯 之1個C Μ 0 S反相器電路。驅動器B U1、B U 2，係由被串聯連 接之2個CMOS反相器電路而成，而輸出和輸入信號X相同邏 輯之緩衝器電路。 〜 在第2圖上，表示控制信號Al、A2、B1、B2，與輸出

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信號Y1、Y2之各自波形之波形圖。隨著輸入信號乂之從[準 位變化至Η準位’驅動器ini、ΙΝ2成為在時刻si從η準位變 化至L準位。驅動器BUI、BU2與驅動器ιΝ1、ΙΝ2之構造 上，如第2圖所示地，信號B1、Β2在比時刻sl晚的時刻 s2，從L準位變化至Η準位。 回應時刻sl之信號Al、Α2之準位變化，MOS電晶體Ml 從開啟狀態變化為關閉狀態，M0S電晶體M2從關閉狀態變 化為開啟狀態，而節點N1之電壓從L準位往上升。另一方 面到時刻s2為止，因為MOS電晶體M3照舊為關閉狀態而且 MOS電晶體M4照舊為開啟狀態，所以隨著節點之電壓上 升’透過電阻R郎點N 2之電位亦往上升。之後，回應時刻 s2之信號Bl、B2之準位變化，MOS電晶體M3、M4各自變化 為開啟、關閉狀態，而節點N 2之電壓往下降。隨之，透過 電阻R郎點N1之電壓瞬間往下掉，但是被電晶體Μ2驅 動，而再上升。 隨著輸入信號X之從Η準位變化至L準位，信號A1、Α2 在時刻s3從L準位變化至Η準位之時，信號Bl、B2在比時刻 s 3晚的時刻s 4 ’從Η準位變化至L準位。回應時刻s 3之信號 Al、Α2之準位變化，MOS電晶體Ml從關閉狀態變化為開啟 狀態，MOS電晶體M2從開啟狀態變化為關閉狀態，而節點 N1之電壓從Η準位往下降。另一方面到時刻S4為止，因為 MOS電晶體M3照舊為開啟狀態而且MOS電晶體M4照舊為關閉 狀態，所以隨著節點N1之電壓下降，透過電阻R節點N2之 電位亦下降。於是，回應時刻s4之信號Bl、B2之準位變

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化，MOS電晶體M3、M4各自變化為㈣、開啟狀態，而節 點N:之電壓。1¾著節點N2之上升，透過電阻r節點ni之電 壓瞬間往上升，但是被M0S電晶體M1驅動，而再上升。 [發明所欲解決的課題] 口如此地，對於輸入信號X之信號B1、B2之回應，比信 號Al、A2之回應較遲地，來產生控制信號A1、A2、B1、 B2。其結果，一旦輸入信號χ之邏輯準位變化，如第2圖上 所示地，在輸出信號Y2上，產生瞬間超過}{準位之電壓之 過衝（over shoot)及瞬間比L準位低的下衝（under shoot)。而即使在輸出信號γ!上，產生瞬間地波形往下掉 的部分D1、瞬間地波形往上升的部分D2。這些波形的紊 礼’其原因為Ik著輸入信號X之準位變化，產生M q s電晶體 M3、Μ4 —起開啟，同時地M0S電晶體M1、Μ2 一起關閉之期 間，或是M0S電晶體ΜΙ、M2 —起開啟，同時地M〇s電晶體 M3、M4 —起關閉之期間。 並不是單單只看到如此的輸出信號γ丨、γ2之輸出波形 之紊亂，而是要從信號傳遞性之觀點著眼。例如、如果存 在著終端電阻R，則信號Yl、Y2被反射至傳遞路徑}、2之 終端的程度。此波形之奮亂部份之反射，更造成輸出信# Yl、Y2之波形之紊亂，結果有無法傳送正確的波形至^ ς 目的地之可能性。而如果鄰近傳遞路徑1、2之其他傳 = 徑存在的話，因鄰近傳遞路徑1、2之傳遞路徑間的配線 容’此波形之紊亂使在鄰近的其他傳遞路徑上產生了雜: (noise)，而成為所謂的交叉談話（Cross taik)之原因/

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因而’本發明之目的，在於提供在按照輪入的信號， 而使輸出#號之邏輯準位變化之際，能夠抑制其輸出_费 之波形之紊亂的半導體積體電路。 八 ° [用以解決課題的手段] 根據本發明之半導體積體電路，包括具有被連接至第 1節點之沒極端子之第1導電型之第1M0S電晶體、具有被連 接至第1節點之汲極端子，而和第！導電型不同的第2導電 型之第2M0S電晶體、具有被連接至第2節點之汲極端子和 被連接至第1MOS電晶體之源極端子之源極端子之第j導電 型之第3M0S電晶體、具有被連接至第2節點之汲極端子和 被連接至第2M0S電晶體之源極端子之源極端子之第2導電 型之第4M0S電晶體、以及隨著輸入信號之邏輯準位的變 化，產生其邏輯準位變化之第丨至第4之控制信號，而各自 給予至第1至第4M0S電晶體之閘極端子之驅動電路。 在此第1控制信號，回應輸入信號之從Η準位變化至乙 準位之第1準位變化，在第丨時刻由L準位開始變化至Η準 位’回應輸入信號之從L準位變化至η準位之第2準位變 化’在第2時刻由Η準位開始變化至l準位。第2控制斧號， 回應輸人信號之第1準位變化，在比第！時刻晚二第3、二 由L準位開始變化至η準位，回應輸入信號之上述第2準位 變化，在比第2時刻早的第4時刻由Η準位開始變化至匕 位〇 時刻 第3控制信號，回應輸入信號之第丨準位變化，在第5 由Η準位開始變化至l準位，回應輸入信號之第2準位

五、發明說明 變化’在第6眛 號’回應輪時刻由L準位開始變化至Η準位。又第4控制信 第7時刻"由^ Γ ^號之上述第1準位變化’在比第5時刻早的 第2準^變準位開始變化至L準位，回應輸入信號之上述 至Η準位匕 在比第6時刻晚的第8時刻由L準位開始變化 分，和$地’藉由使第1與第2時刻間之期間之至少一部 3與第4味5與第6之時刻間之期間之至少一部分重覆，使第 期Η > 、刻間之期間之至少一部分，和第7與第8時刻間之 變化， °丨刀重覆，而能夠隨著輸入信號之邏輯準位 部門鲂+ 1至第4之控制信號產生第1至第4之M0S電晶體全 ^ =全部關閉之期間。而這個作用為即使第1與第2節 * : 9二透過電阻元件等之阻抗來連接，亦能夠抑制從第1 =郎點所輸出的信號之過衝與下衝。 5鱼使第1、第2、第3與第4時刻各自和第7、第8、第 騁π #恰刻大致上一致。例如能夠在第1與第4之肋S電晶 口一碭文，而第2與第3之MOS電晶體關閉之時，隨著輸入信 號之準位變化，第2與第3之M〇s電晶體變化為同時開啟 ，者第—1與第4之MOS電晶體變化為同時關閉，而又抑制從 第1與第2節點所輸出信號之波形的紊亂。 特殊地，如果第1與第2M0S電晶體為〇通道型M〇s電晶 體，第3與第4M0S電晶體為p通道型m〇s電晶體，則可声 第1至第4M0S電晶體同時開啟的期間。換句話說 '，在^盥 第2節點上不造成浮動狀態，而能夠抑制因外在因素之雜、、 訊的發生。 ' ^ 2iii-4611-PF(N).ptd 五、發明說明（6) 人按電路’至少各一個地包括被連接至其輸 使A G 亡，人仏號之電壓變化，而電壓變化之節點，並 人被ίίϊϊίΐ壓變：延遲輸出之第1延遲電❺、第1輸 述第1延if雷迖第1延遲電路之輸入，第2輸入被連接至上 而成的第出=由輸出NAND邏輯之NAND邏輯閘 之電壓變化而電路壓、二連//其輸入按照上述輸遞 變化延遲於屮變化之節點，並使其輸入信號之電壓 第2延遲電路Λ 遲電路、以及第1輸入被連接至上述 之輸出，而由私1入，第2輸入被連接至上述第2延遲電路 路。 别出N〇R邏輯之N0R邏輯閘而成的第2邏輯電 以從至小_ 至少一個之H第1邏輯電路所輸出之NANDii輯與從 第4之控制信號^被產=所輸出之⑽1^邏輯當基準的第1至 最好驅動電路，苴凡 電路2個電路， 八 ^為叹置弟1邏輯電路與第2邏輯 ::輸出’被連接至第！邏輯=反相仏唬之反相電 ，信號而輪出之電傳路送：延遲電路之-邊，而接受上述輸 輯電路之第1延遲電路之gate) ’被連接至第1邏 2延遲電路之另之另一邊和第2邏輯電路之第 [發明的實施例] 弟3圖，矣— 上所形成的半導體積體電路 513858 五、發明說明（7) 1 〇，係將持有相互相反相的邏輯準位之2個邏輯信 自從節點Nl、N2輸出，而透過傳送路徑i、2，傳°送u至 半導體晶片之電路之差動輸出電路。+導 具備nM〇S電晶體MA1、MB1、PM0S電晶體ΜΑ2、Μβ2電J1 雷0泣 源M5、M6與電阻元件R。 …nMOS電晶體ΜΑ1，具有被連接至節點Ν3之源極端子和 被連接至卽點Ν1之汲極端子。nM〇s電晶體MB1，具有被連 接至節點N3之源極端子和被連接至節點N2之汲極端子。 PM0S，晶體MA2，具有被連接至節點N4之源極端子和被連 ，至節點N1之汲極端子。pM〇s電晶體〇2，具有被連接至 節點N4之源極端子和被連接至節點N2之汲極端子。 定電流源M5，以具有接受電源電壓VDD之源極端子、 連接至節點N4之汲極端子、接受既定的偏壓電壓之閘極端 子之pMOS電晶體來構成，而供給定電流至節點“。定電流 $M6 ’以具有接受接地電壓GND( = 〇v)之源極端子、連接至 節點N3之沒極端子、接受既定的偏壓電壓之閘極端子之 nMOS電晶體來構成，而供給定電流至節點⑽。定電流源 M5、M6 ’調節流經節點N3、N4間之電流量，而有助於低消 費電力化。亦可只設置定電流源M5、M6中之任一方，而給 予直接電源電壓或接地電位至以前不被設置的節點㈣、 N4 〇 電阻元件R，做為傳送路徑1、2之終端電阻，而被連 接在節點Nl、N2之間。然而，電阻元件r亦可被設置在晶 片的外部。

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半導體積體電路10，具備遵照輸入信號X，而產生各 自給予至MOS電晶體MAI、MA2、MB1、MB2之控制信號A1、 A2、B1、B2之驅動電路12。在驅動電路12上，隨著輸入信 號X之從Η準位變化至l準位，控制信號A1、A2之邏輯準位 從L準位變化至η準位，另一方面控制信號M、β2之邏輯準 =從Η準位變化至L準位。相反地隨著輸入信號\之從L準位 變化至Η準位，控制信號a 1、A2之邏輯準位從η準位變化至 L準位，另一方面控制信號B1、Β2之邏輯準位從[準位變化

至Η準位。在此，η準位相當於電源電壓VDD，乙準位相當於 接地電壓GND(以下亦相同）。 在本實施例，隨著輸入信號X之從Η準位變化至L準位 以及從L準位變化至η準位，控制信號Μ、Α2、Μ、Β2之邏 輯準位之變化時序，藉由驅動電路12，被調整為使M〇s電 晶體MAI、MA2、MB1、MB2全部開啟之期間產生。 第4圖，係驅動電路12電路構造圖。驅動電路12，具 備邏輯電路21〜24、傳送閘15、和CM〇s反相器16。 ’、

反相器16 ’由在源極端子上接受電源電壓VDD，汲極 端子上節點N6被連接，在閘極端子上接受節點N7上之輸入 信號X之pMOS電晶體，和在源極端子上接受接地電壓_， 汲極端子上節點N6被連接，在閘極端子上接受節點N7上之 輸入信號X之nMOS電晶體而成，而輸出將輸入信號χ之邏輯 反相後之信號至節點Ν6。傳送閘丨5，由在閘極端子上接受 電源電壓VDD，而正常時導通的〇_電晶體，和在閘極端 子上接欠接地電壓GND，而正常時導通的㈣⑽電晶體而

513858 五、發明說明（9) 成’此nMOS電晶體和pMOS電晶體，被並聯連接在節點N5、 N 7之間。傳送閘1 5，接受輸入信號X，而輸出照舊的邏輯 準位至節點N5。但是節點N5之邏輯準位之變化，相對於在 輸入信號X之邏輯準位之變化，延遲產生。 邏輯電路21，係輸出遵從節點㈣之信號之控制信號aj 之電路’具體地由使節點N5之信號延遲之延遲電路3〇、以 及輸出節點N5之信號和延遲電路30之輸出信號之NAND邏輯 之NAND邏輯閘31而成。邏輯電路22，係輸出遵從節點N5之 信號之控制信號A2之電路，具體地由使節點N5之信號延遲 之延遲電路32、以及輸出節點N5之信號和延遲電路32之輸 出信號之NOR邏輯之N〇R邏輯閘33而成。 “邏輯電路2 3 ’係輸出遵從節點n 6之信號之控制信號β 1 之電路，而和邏輯電路21為同一之電路構造。具體地邏輯 ，路23，由使節點㈣之信號延遲之延遲電路以、以及輸出 即點Ν6之信號和延遲電路34之輸出信號之ΝΑ〇邏輯之 邏輯閘3 5而成。 邏輯電路24 ’係輸出遵從節點㈣之信號之控制信號β2 之電路，而和邏輯電路22為同一之電路構造。具體地邏輯 ，路24，由使節點㈣之信號延遲之延遲電路36、以及輸出 節點N6之信號和延遲電路36之輸出信號之N〇R邏輯之邏 輯閘3 7而成。 延遲，路3 0、32、34、36，各自為同一之電路構造， 由和反相器16同一之偶數個CMOS反相器（圖上有2個）級聯 (cascade)連接而成，因而反相器之段數愈多，則各延遲

第13頁 513858 、發明說明（ίο) 電路之延遲時間變得愈長。 而為了設計之方便，輸入被連接至邏輯閘31、33、 35、37之各自的輸出上’而連接了將各邏輯閘之輸出信號 緩衝連結之緩衝電路，亦可將此緩衝電路之輸出，各自當 作控制信號Al、A2、Bl、B2。 第5圖，係表示對於輸入信號乂之節點N5、N6之信號、 控制信號Al、A2、Bl、B2之波形之時序圖。在此，假設在 時刻t0從Η準位變化至L準位，在時刻t4&L準位變化至1{準 位。 回應輸入信號X之從Η準位變化至L準位，節點N6上之 信號，藉由反相器1 6從L準位變化至H準位。藉由反相器j 6 之回應延遲，節點N6之信號在時刻tl(>t〇)，從[準位開始 變化至Η準位。另一方面，節點N5，出現因傳送㈣，而 使輸入信號X延遲後之信號。 々因傳送閘1 5之化號延遲，和反相器丨6之回應延遲大約 相等地來構成傳送閘1 5，節點N 5之信號在時刻t丨，從Η 位開始變化至L準位。 ▲ 口在時刻tl為止，控制信號A1、Α2顯示為L準位，控制 信號Bl、B2顯示為Η準位，但是回應在節點N5上之從H準位 變化至L準位，n A N D閘3 1使控制信號A1從L準位變化至η準 位，然而因NAND閘31之回應延遲，在時其準位 ，始變化。另一方面，延遲電路32，使節點.上之信號之 從Η準位至L準位的變化延遲，而給予至N〇R閘33，所以在、 時刻12控制信號a 2依舊為l準位。 第14頁 2111-4611-PF(N).ptd 513858

回應在節點N6上之從L準位變化至 NOR閘37使控制信號B2從II準位變化^准/之k化，糟由 Q7々门處“ π 士士 士， 炎化至L準位，然而因NOR閘 3 7之回應延遲，在日守刻12其準位問私辦儿 八干m開始變化。另一方， 遲電路3 4，使節點N 6上之從l準付昼w、住 半位至Η準位的變化延遲，而 給予至NAND閘35，所以在時刻t2i^制户咕η 你tw控制信號”依舊為η準 位0 如此地，如果延遲電路3 Q Q 丄μ „ /L ,, 殊电格33將在節點Ν5、Ν6之準伯 變化’各自給予至NOR閘33、NAND P以ς _ 温祐、、隹a /ΜΤ、佐^ 1ΝΑ〇閘35，則控制信號Α2之 邏輯準位從L準位變化至η準位，批制

Η丰位化至L準位。肖由延遲電物、以之信號延遲，控 制信號A2、B1之邏輯準位，同時在時刻t3(>t 化。時間（t3-t2)，相當於藉由延遲電路 ^ 延遲時間。 〇 W座玍扪 相反，，回應在時刻4之輸入信號χ之從L準位至11準> =·交化，:點Ν6上之信號，藉由反相器丨6 準位變化至 準位，但是因為反相器1 6之回應延遲，其 時刻為時m5(>時刻⑷。另一方面，因為^傳\化；;5始之 遲準’：。點N5之信號在相同的時刻t5，從L準㈣^

βΐ ϋ5為止，控制信號A1、A2 _準位，&㈣^ 、B2為L準位，但疋回應在節點N5之從L準位變化至η 位，NOR邏輯閘33使控制信號Α2 準位變化至[ :因_邏輯閘33之回應延遲’在時刻t6(>t5)其準位開、: k化。另一方面，延遲電路3〇 ,使節點N5上之信號之從[

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準位至Η準位的變化延遲，而給予至NAND邏輯閘31，所以 在時刻16控制信號A1依舊為Η準位。 回應在節點Ν6上之從Η準位變化至l準位，NAND邏輯閘 35使控制信號Β1從L準位變化至η準位，然而因NAND邏輯閘 35之回應延遲，在時刻t6其準位開始變化。另一方面，延 遲電路36，使節點N6上之信號之從η準位至l準位的變化延 遲，而給予至NOR邏輯閘37，所以在時刻t6控制信號B2依 售為L準位。 如此地，如果延遲電路3 〇、3 6，將節點n 5、N 6之準位 ^化各自給予至NAND閘31、NOR閘37，則控制信號A1之邏 輯準位從Η準位變化至L準位，控制信號β2之邏輯準位從L 準位變化至Η準位。藉由延遲電路3〇、36之信號延遲，其 控制信號A1、Β2之邏輯準位同時在時刻口彳〉“）開始變 化。時間（t7-t6)相當於藉延遲電路32、34所產生的延遲 時間，而和（13 -12 ) —樣長。 第6圖’係表示在第1圖之M〇s電晶體、MA2、Μβ1、 MB2之各自開啟•關閉之遷移，和輸出信號γ 1、γ2之波形 之時序圖。 士在控制仏號Al、Α2為L準位，控制信號βΐ、β2為η準位 之打，M0S電晶體MAI、ΜΒ2關閉，M0S電晶體ΜΑ2、ΜΒ1開 啟。此時輸出信號Υ1為Η準位，輸出信號γ 2為l準位。 如在第5圖上所說明地，藉由驅動電路丨2，在時刻 =，和控制信號Β2從準位Η開始變化至L準位同時地，控制、 信號Α1從L準位開始變化至Η準位。於是在比時刻“晚^時

2111-4611-PF(N).ptd 第16頁 513858 五、發明說明（13) 刻t3，和控制信號B1從準位η開始變化至l準位同時地，控 制#號A 2從L準位開始變化至Η準位。回應控制信號a 1、 B2，於時刻t10(>t2)，MOS電晶體MAI、MB2同時由關閉切 換成開啟。時刻11 0相當於MOS電晶體MA1之閘極端子之電 壓，從接地電壓升高為臨界電壓之時間點，而且相當於 MOS電晶體MB2之閘極端子之電壓，從電源電壓降低為臨界 電壓之時間點。 MOS電晶體MA2、MB1照舊為開啟，但是在時刻t丨〇開啟 之MOS電晶體MA1，將節點N1之電壓從Η準位往下壓，同時 開啟之MOS電晶體ΜΒ2，將節點Ν2之電壓從L準位往上拉。 回應控制信號Α2、Β1，於時刻tll(>t3>tl0)，MOS電 晶體MA2、MB1同時由開啟切換成關閉。時刻U1相當於M〇s 電晶體MA2之閘極端子之電壓，從電源電壓降低為臨界電 壓之時間點’而且相當於M〇s電晶體MB1之閘極端子之電 壓，從接地電壓升高為臨界電壓之時間點。藉由M〇s電晶 體MA2、MB1之關閉，開啟之M〇s電晶體MA1，將節點^之電 壓降低至L準位，同時開啟之M〇s電晶體MB2，將節點N2之 電壓拉高至Η準位。 在輸入#號之從Η準位至L準位之變化中，於時刻 tlO，因為MOS電晶體MAI、ΜΑ2、ΜΒ1、ΜΒ2全部開啟，所以 即使節點N2之電位上升，並不是透過電阻R將節點N1之電 位，又從Η準位往上拉，相反地即使節點N1之電位下降， 並不是透過電阻R將節點N2之電位，又從l準位往下壓。 因而，隨著輸入信號X之從H準位至L準位之變化，輸

513858 五、發明說明（14) 出信號Y1不產生過衝，而從Η準位變化至l準 Υ2不產生下衝，而從l準位變化至η準位。因位輸出信號 輪出信號Y1、Υ2之信號波形之紊亂。°此’能夠抑制 ”：在時刻t6，和控制信號Β1_位開 準位同時地，控制信號Α2從Η準位開始變化至1^準位。匕至Η 時刻t6晚的時刻t7，和控制信號Β2從L準位開始變化^ 位同時地，控制信號A1從!！準位開始變化至L準位。= 制信號A2、B1，於時刻tl2(>t6)，M〇s電晶體ma2、mbi^控 時由關閉切換成開啟。時刻tl2相當於M〇s電晶體MA2之 極端子之電壓，從接地電壓升高為臨界電壓之時間點，甲而 且相當於MOS電晶體MB1之閘極端子之電壓，從電源電壓 低為臨界電壓之時間點。 MOS電晶體MAI、MB2照舊為開啟，在時刻tl2開啟之 MOS電晶體MA2，將節點N1之電壓從L準位往上拉，同時開 啟之MOS電晶體MB1，將節點N2之電麼從η準位往下壓。 回應控制信號A1、Β2，於時刻tl3(>t7>tl2)，MOS電 晶體MAI、MB2同時由開啟切換成關閉。時刻tl3相當於M〇s f晶體Mb2之閘極端子之電壓，從電源電壓降低為臨界電 壓之時間點’而且相當於M〇s電晶體MAi之閘極端子之電 壓’從接地電壓升高為臨界電壓之時間點。藉由M0S電晶 ，ΜΑ1、Μβ2之關閉，開啟之MOS電晶體MA2，將節點N1之電 麼拉高至Η準位’同時關閉之MOS電晶體ΜΒ2，將節點Ν2之 電壓降低至L準位。 、 在輸入信號之從L準位至Η準位之變化中，於時刻 第18頁 2111-4611-PF(N).ptd 513858

2 因為MOS電晶體MAI、MA2、MB1、MB2全部開啟，所p 即使節點N2之電位下降，並不是透過電阻r將節點N1之電' 位’又從L準位往下壓，相反地即使節點n丨之電位上升， 並不是透過電阻R將節點N2之電位，又從η準位往上拉。 因而，隨著輸入信號X之從L準位至Η準位之變化，輪 出信號Υ1不產生下衝，而從L準位變化至η準位，輸出信】號 Υ2不產生過衝，而從Η準位變化至l準位。因此，能夠^ ^ 輸出信號Υ1、Υ2之信號波形之紊亂。

如此地’根據此實施例，產生控制信號A1、A 2、β 1、 B2，以使M0S電晶體MAI、MA2、MB1、MB2隨著信號X之準位 變化’全部開啟。此時並不產生只有M0S電晶體ΜΑι、MBi 開啟或只有M0S電晶體MA2、MB2開啟之期間，而其作用為 抑制輸出信號Y1、Y2之產生之過衝與下衝。而能夠避開從 習知技術所見到之過衝與下衝等的波形之紊亂。

然而’在此實施例，亦可變更為將第4圖之邏輯電路 21、22、23、24之輸出信號，給予至各自M〇s電晶體MA2、 MAI、MB2、MB1之閘極端子。此時，M〇s電晶體MA2、MA1、 MB2、MB1，產生相對於信號x之從[準位變化至H準位及 準位變化至L準位之任一個變化，全部關閉的期間。例 如，M0S電晶體MAI、MB2開啟，M0S電晶體MA2、MB1開啟， 節點Nl、N2成為L準位、h準位。一旦輸入信號乂之邏輯準 位變化，此4個M0S電晶體全部關閉。因此，不產生只有 M0S電晶體MB1、MB2開啟、或只有M〇s電晶體MM、MA2開啟 之狀態，而能夠避開從習知技術所見到的波形之紊亂。但

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疋如果MOS電晶體MAI、MA2、MB1、 點N1、N2即成為浮動狀態。此時， 因素而產生雜訊之可能性。 MB2全部成為開啟，節 有必要注意因為外在的 -致而m吏因傳送閉15之延遲和反相器16之回應延遲 ^:化之時序、與控制信號A2、B1之準位變化之時序亦 致。然而在保證（1)使從控制信號A1&L準位開始變化至Η 準位之時刻，到控制信號Α2從[準位開始變化至Η準位之時 刻為止之期間的一部分，和從控制信號Β2 &Η準位開始變寸 化至L準位之時刻，到控制信號準位開始變化至乙準 位之時刻為止之期間的一部分時間上重覆（2)使從控制信 號A2從Η準位開始變化至L準位之時刻，到控制信號M從^ 間上重覆之私度上’亦可使因傳送閘1 5之延遲和反相器1 6 之回應延遲不同。 準位開始變化至L準位之時刻為止之期間的一部分，和從 控制信號B1從L準位開始變化至Η準位之時刻，到控制信號 Β2從L準位開始變化至η準位之時刻為止之期間的一部分時 即使在此情況下，隨著輸入信號X之邏輯準位變化， 產生了 Μ 0 S電晶體μ A1、Μ A 2、Μ Β1、Μ Β 2同時開啟的期間。 如習知技術，能夠避開只有M0S電晶體MAI、ΜΑ2開啟或是 只有M0S電晶體ΜΒ1、ΜΒ2開啟之狀態。因而，和習知技術 相比，能夠抑制某種程度之輸出信號Υ1、Υ 2上之過衝與下 衝等，而能夠改善輸出信號之波形之紊亂。 實施例2

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,,第7圖，表示代替第3圖之驅動電路12而能夠適 ，驅動電路4。之電路構造圖。驅動電路4〇，且d之別 相同之邏輯電路21、22(但是，輪入信號X被給予至=圖 ::輸入上接受nand邏輯閑31之輸出信號，而從輸出 輸出之傳送開41、在輸入上接受 輸出“谠，而從輸出將控制信號八2輸出之傳送 Ϊ;Β=受咖邏輯間31之輸出信[而從輸出將控制 ;31=，⑽S反相器44 1及在輸入上接受_邏輯 ^。輸出U，而從輸出將控制信號M輸出之cm〇s反相 CM0S反相器43、44，係和第4圖之反相器16為同一構 仏，傳送閘41、42，係和第4圖之傳送閘15為同一構造。 驅動電路4〇，和第4圖同樣地，回應輸入信號 準位至L準位之變化，控制信號Μ在第i時刻由L準位變化 準位、，控制信號A2，在比第}時刻晚的第2時刻由[準位 變化至Η準位，控制信號β2，在和第}時刻同時刻之第3時 亥J由Η準位變化至l準位，控制信號b 1，在和第2時刻同時 ，，而比第3時刻晚的第4時刻，由Η準位變化至[準位。於 疋，在第1時刻和第2時刻之間之期間，和在第3時刻和第4 時刻之間之期間，時間上重複。 又回應輸入信號X之從L準位變化至η準位之變化，控 制h號Α2在第5時刻由η準位變化至l準位，控制信號a 1， 在比第5時刻晚的第6時刻開始由η準位變化至[準位，控制 信號Β1，在和第5時刻同時刻之第7時刻由[準位變化至η準

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五、發明說明（18) 位，控制信號B2，在和第6時 第8時刻，由L準位變化至η準 曰守刻之間之期間’和在第7時 間上重複。 刻同時刻，而比第7時刻晚的 位。於是，在第5時刻和第β 刻和第8時刻之間之期間，時 叩而為了設計之方便，輸入被連接至傳送閘41、42、反 相二43、44之各自的輸出上，而連接將各閘、反相器之輸 出k唬緩衝連結之緩衝電路，亦可將此緩衝電路之 各自當作控制信號A1、八2、B1、B2。 驅動電路40 ’和實施例！同樣地，即使輸入信μ之邏 軏準位變化，輸出信號Y1、γ2亦不會引起過衝與下衝。而 驅動電路4 〇，和驅動電路1 2相比，由較少的電晶體數構 成。IUND邏輯閘、N0R邏輯閘，通常由各2個之電晶體 與PMOS電晶體來構成，所以驅動電路4〇，和驅動電路丨2相 比，由PM0S電晶體、nM〇S電晶體各12個，合計僅24個之較 少數之電晶體來構成。 [發明效果] 藉本务明，在具備了具有被連接至第丨節點之汲極端 子之第1導電型之第1M0S電晶體、具有被連接至第i節點之 汲極端子而和第1導電型不同的第2導電型之第電晶 體具有被連接至第2節點之汲極端子和被連接至第丨M〇s 電晶體之源極端子之源極端子之第i導電型之第3M〇s電晶 組具有被連接至第2節點之汲極端子和被連接至第2M0S 電β曰體之源極端子之源極端子之第2導電型之第電晶 體之半導體積體電路上，、給予至第U第傷§電晶體之問

513858 五、發明說明（19) 極端子上之控制信號，因為隨著輸入信號之邏輯準位變 化，產生第1至第4M0S電晶體全部開啟或全部關閉之期 間，而能夠抑制在第1與第2節點上過衝與下衝等之產生， 而且更能夠抑制從第1與第2節點所輸出之信號之波形之紊 亂0

2111-4611-PF(N).ptd 第23頁 513858 圖式簡單說明 第1圖係表示根據習知技術之差動輸出電路之電路構 造圖。 第2圖係為了說明第1圖之電路之動作之信號波形圖。 第3圖係表示根據本發明之實施例1之半導體積體電路 (差動輸出電路）之電路構造圖。 第4圖係表示在第3圖之驅動電路12之電路構造圖。 第5圖係為了說明驅動電路1 2之動作之信號波形圖。 第6圖係為了說明第1圖之差動輸出電路之動作之信號 波形圖。 第7圖係表示根據本發明之實施例2之驅動電路4 0之電 路構造圖。 [符號說明] MAI 、 MB1 · · · nMOS 電晶體， MA2 、 MB2 · · · pMOS 電晶體，

Al 、 A2 、 Bl 、 B2 · · •控制信號， R · · ·電阻 M5、M6 · ••定電流源 1 2、4 0 · ••驅動電路， 31、35 · · · NAND 邏輯閘 33、37 · ·· NOR 邏輯閘 30、32、34、36· ••延遲電路。

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Claims (1)

1. ^13858 六、申請專利範圍 h 一種半導體積體電路，包括· 第1導電型之第1M〇s電晶體，具有被連接 汲極端子； 乐i即點之 第2導電型之第2M〇s電晶體，具有被連接至 點之及極端子，而和上述第1導電型不同； α 郎 、及極=導Λ型之第3M0S電晶體，具有被連接至第2節點之 ^極知子和被連接至第1MOS電晶體之源極端子之源極端 第2導電型之第4M〇s電晶體，具有被連接至 點之汲極端子和被連接至第2M〇s電晶體 即 端子；以及 瓶 尿極鹕子之源極 驅動電路，回應共通的輸入信 =第1至第4之控制信號，而各自給予至以广準㈣ 4M0S電晶體之閑極端子； 玫第1至第 上述第1控制信號，回應上述輸入信號之從 準準位變化’在第1時刻由低準位開始變化至-準4 ，回應上述輸入信號之從低準位至高準位间 餐化，在第2時刻由高準位開始變化至低準位，·⑽準位 上述第2控制信號，回應上述輸 變化，在比上述第1時刻晚的第3時 σ上述第1準位 高準位，回應上述輸入信號的之第上么低準，開始變化至 述第2時刻早的第4時刻由言準位 位k化，在比上 上述第3控制信號，二上^至低準位； 變化，在第5時刻由高準位^始變=上述第1準位、 G主低準位，回應上述 第25頁 2111-4611-PF(N).ptd J 丄 J 丄 六 、申請專利範圍 —_____ ，入信號之上述第2準位變化， 化至高準位； 在第6時刻由低準位開始變 上述第4控制信號，回應上述輪入# $ 低$，在比上述第5時刻早的第7時刻由°古〜準之上述第1準位 ，位，回應上述輸入信號之上^由二率位開始變化至 ^ 6 ^ ^ ^ ^ af .1 „ p, ^ ^ ^ ^ ^ 上述第1與第2時刻間之期間之至网準位， 5與第6之時刻間之期間之至少 二…和上述第 時刻間之期間之至少一部分，和第3與第4 間之至少一部分重覆。 21第7與第8時刻間之期 中上2述二申：專利範圍Γ項所述的半導體積體電… :上述弟1、第2、第3與第4時刻各自和第 二 第6時刻大致上一致。 τ弟『48、第5與 中上3;上”專利範圍第1項所述的半導體積體電路，复 盘笛HI曰弟2_電晶體^通道型_電晶體，上述第3 /、弟4M0S電晶體為p通道型mqs電晶體。 4· 一種半導體積體電路，包括： 第1 V電型之第1MOS電晶體，具有被連接至第工節點 没極端子； … 第2導電型之第2M0S電晶體，具有被連接至上述第1節 點之没極端子，而和上述第1導電型不同； 第1導電型之第3M0S電晶體，具有被連接至第2節點之 沒極端子和被連接至上述第1M0S電晶體之源極端子之源極 端子； '

   513858 六、申請專利範圍 ___ 第2導電型之第4M0S電晶體，具有被連接 卜 源極端子和被連接至上述第2M0S電晶體之、店上至第2節點之 端子·，以及 原極端子之源極 驅動電路，產生各自回應輸入信號之從言 位之第1準位變化，從低準位變化至高準位，回/位至低準 入信號之從低準位至高準位之第2準位變化，，f上述輸 化至低準位之第1與第2控制信號，與各自回足面準位變 號之上述第1準位變化，從高準位變化至低°準〜位述。輪入信 述輸入信號之上述第2準位變化，從低準位變=s f應上 之第3與第4控制信號， w準位 而將上述第1至第4之控制信號，各自給 之MOS電晶體之閘極端子； 至第4 上述驅動電路，至少各一個地包括·· 第1延遲電路，被連接至其輸入按照上述輪入 電壓變化，而電壓變化之節點，邗祛 D疏之 化延遲輸出； 吏其輸入信號之電壓變 第1邏輯電路’第1輸入被連接至上述第i延遲 二入，第2輸入被連接至上述第！延遲電路 之 出NAND邏輯之NAND邏輯閉而成； 叩宙輪 第2延遲電路，被連接至其輸入按照上述輸入 電壓變化’而電壓變化之㈣，並 入信 之 遲輸出；以及 私&延 第2邏輯電路，第1輸入被連接至JL述第2延遲電路之. 輸入，第2輸入被連接至上述第2延遲電路之輸丨，而由輪 第27頁 2111-4611-PF(N).ptcl 513858