JP3171175B2 - 差動トライステート発生方法及び差動トライステート回路 - Google Patents
差動トライステート発生方法及び差動トライステート回路Info
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Description
態、第2の信号状態、又は高インピーダンス状態の3つ
の状態を出力できるようにする差動トライステート発生
方法及び差動トライステート回路に関する。
号を複数の集積回路相互間で小振幅の伝送信号を2本の
バスラインなどの伝送路を経て伝送するのには、単相伝
送方式と、差動伝送方式とがある。その単相伝送方式
は、信号伝送に利用する1つの小振幅信号が、2本のバ
スラインを経て伝送される方式であるのに対して、差動
伝送方式は、単相伝送方式の転送信号と同等の小振幅信
号を2本のバスラインのうちの一方のラインを経て伝送
されると同時に、前記小振幅信号の位相のみが反転した
信号が2本のバスラインのうちの他方のラインを経て伝
送される方式である。以下の説明においては、差動伝送
方式について述べる。差動伝送方式により、複数の集積
回路相互間で2本のバスラインなどの伝送路を経て上記
2つの信号で論理信号を伝送する場合に、これらの伝送
路に論理信号を送出する出力回路を用いている。この出
力回路によって論理信号を伝送する場合、伝送される論
理信号(伝送信号ともいう。)は、2本の伝送路の一方
が高レベルの電圧で、他方が低レベルの電圧であると
き、論理値の1又は0を表し、2本の伝送路の一方が低
レベルの電圧で、他方が高レベルの電圧であるとき、論
理値の0又は1を表す。この論理値の1又は0を出力回
路が出力しているとき、出力回路は、1状態又は0状態
を出力していると呼ばれる。このような2つの出力状態
における高レベル及び低レベル間の電圧振幅は、従来、
集積回路に供給されている電源電圧に近い値の振幅を持
つものが殆どであった。しかし、近年においては、信号
振幅を極端に小振幅化して伝送する場合が多くなって来
ている。例えば、従来の伝送信号としてCMOSインタ
フェースを例に挙げると、その信号振幅は、供給電源電
圧にほぼ等しい、約5ボルトあるいは約3ボルトという
値が一般的であった。これに対し近年の小振幅による信
号の伝送の例として、LVDS(Low Voltage Diffr
ential Signaling )インタフェース出力回路を挙げる
と、その信号振幅は、約0.3ボルトという極めて小さ
い値になっている。
は、伝送速度の高速化、低消費電力化、信号伝送時に発
生するノイズの低下などに対し非常に大きな効果をもた
らすことが明らかになっているためである。したがっ
て、高速化或るいは低消費電力化を基本思想とする集積
回路には上記効果を得るために、低振幅信号の送出に低
振幅インタフェース出力回路を用いる要請が生じる。こ
のような要請に応え得る低振幅インタフェース出力回路
では、高速化、低電力化、及び低ノイズ化の達成ため
に、その出力振幅に、電源電圧以下の小さな信号振幅を
使用するのが一般的である。その低振幅インタフェース
出力回路としては、上述のLVDSのほか、GTL(G
unning Transceiver Logic)、CTT(Center Tap
ped Termination)、PECL(Pseudo Emitter Co
upled Logic)が知られている。これらの低振幅インタ
フェースのうちのPECLを例に挙げると、電源電圧は
約3ボルト又は約5ボルトを有するが、取り扱う信号の
振幅は、約0.6ボルトである。このような小振幅信号
を転送するための手段は、終端電圧源と終端抵抗を利用
している。
の例を図12に示す。この低振幅インタフェース出力回
路は、差動トライステート回路1Tで構成されている。
低振幅インタフェース出力回路で用いられる終端電圧源
VSと終端抵抗RT1、RT2は、図12では、転送ラ
インL1、L2に接続して構成されているが、図9のよ
うに差動トライステート回路の内部に設けられてもよ
い。但し、内部に設けられる場合であっても、終端電圧
は、転送ラインL1,L2を経て外部に供給される。差
動トライステート回路1Tは、例えば、第1の集積回路
50のCMOS構成の内部回路52に接続される。ま
た、転送ラインL1、L2は、伝送信号を受信する第2
の集積回路54の入力回路1Rへ接続されている。入力
回路1Rは、CMOS内部回路56へ接続されている。
その差動トライステート回路1Tは、図9及び図10に
示すように、電流源2と、電流源4と、PチャンネルM
OSFET P3 のドレインとNチャンネルMOSFE
T N3のドレインとを接続し、PチャンネルMOSF
ET P3のソースを電流源2の流出端NodePに接続
し、かつ、NチャンネルMOSFET N3のソースを
電流源4の流入端NodeNに接続すると共に、Pチャン
ネルMOSFET P4のドレインとNチャンネルMO
SFET N4のドレインとを接続し、PチャンネルM
OSFET P4のソースを電流源2の流出端NodePに
接続し、かつ、NチャンネルMOSFET N4のソー
スを電流源4の流入端NodeNに接続したスイッチング
回路1Sと、スイッチング電圧信号APAを出力する出
力端21をPチャンネルMOSFET P3のゲートに
接続し、スイッチング電圧信号APBを出力する出力端
29をPチャンネルMOSFET P4のゲートに接続
し、スイッチング電圧信号ANAを出力する出力端25
をNチャンネルMOSFET N3のゲートに接続し、
スイッチング電圧信号ANBを出力する出力端31をN
チャンネルMOSFET N4のゲートに接続するスイ
ッチング電圧発生回路10とより構成されている。な
お、スイッチング回路1SのPチャンネルMOSFET
P3とPチャンネルMOSFET P4とは、それぞれ
製造条件を同一とする同一構成のMOSFETであり、
NチャンネルMOSFET N3とNチャンネルMOS
FET N4とは、それぞれ製造条件を同一とする同一
構成のMOSFETである。
トの電圧源VDDにソースを接続しドレインを電流の流
出端NodePに接続したPチャンネルMOSFET P1
と、電圧源VDDにソースを接続すると共に、ゲートを
PチャンネルMOSFETP1のゲートに接続し、か
つ、ゲートとドレインとを接続したPチャンネルMOS
FET P2と、PチャンネルMOSFET P2のドレ
インと大地電位との間に接続された電流源6とにより構
成されている。電流源4は、所定電圧値、例えば、大地
電位にソースを接続しドレインを電流の流出端NodeN
に接続したNチャンネルMOSFET N1と、大地電
位にソースを接続すると共に、ゲートをNチャンネルM
OSFET N1のゲートに接続し、かつ、ゲートとド
レインとを接続したNチャンネルMOSFET N2
と、NチャンネルMOSFET N2のドレインと電圧
源VDDとの間に接続した電流源8とにより構成されて
いる。
子12に直列に接続されたインバータ16、18と、イ
ンバータ18の出力に一方の入力を接続し、イネーブル
端子14に他方の入力を接続したナンド回路20と、イ
ネーブル端子14に入力を接続したインバータ22と、
インバータ18の出力に一方の入力に接続し、インバー
タ22の出力に他方の入力に接続したノア回路24と、
インバータ16の出力に入力を接続したバッファ26
と、バッファ26の出力に一方の入力を接続し、イネー
ブル端子14に他方の入力を接続したナンド回路28
と、バッファ26の出力に一方の入力を接続し、インバ
ータ22の出力に他方の入力を接続したノア回路30と
により、そのスイッチング電圧発生回路部分10Sを構
成している。そして、ナンド回路20の出力端21から
スイッチング電圧信号APAを出力し、ノア回路24の
出力端25からスイッチング電圧信号ANAを出力し、
ナンド回路28の出力端29からスイッチング電圧信号
APBを出力し、ノア回路30の出力端31からスイッ
チング電圧信号ANBを出力するようにして、スイッチ
ング電圧発生回路10の全体が構成されている。
ンとNチャンネルMOSFET N3のドレインとの接
続点が、差動トライステート回路1Tの一方の出力端O
UTAであり、PチャンネルMOSFET P4のドレ
インとNチャンネルMOSFET N4のドレインとの
接続点が、差動トライステート回路1Tの他方の出力端
OUTBである。低振幅インタフェース出力回路1Tの
両出力端OUTA、OUTBの間に、終端抵抗RT1、
RT2が直列に接続され、かつ終端抵抗RT1、RT2
の接続点に終端電源VSが接続されて上述した、例えば
PECLの低振幅インタフェース出力回路が構成されて
いる。
テート回路の動作を図9、図10、及び図11を参照し
て説明する。スイッチング電圧発生回路10の入力端子
12に低レベルの入力信号INが供給され、イネーブル
端子14に低レベルのイネーブル信号ENが供給された
(図11のEN)状態においては、スイッチング電圧信
号APA及びスイッチング電圧信号APBは、差動トラ
イステート回路1Tをディスエイブル状態(高インピー
ダンス状態)にする電圧レベル、すなわち、高レベルに
あり、スイッチング電圧信号ANA及びスイッチング電
圧信号ANBは、差動トライステート回路1Tをディス
エイブル状態にする電圧レベル、すなわち、低レベルに
ある。
AがPチャンネルMOSFET P3のゲートに供給さ
れ、高レベルのスイッチング電圧信号APBがPチャン
ネルMOSFET P4のゲートに供給され、そして低
レベルのスイッチング電圧信号ANAがPチャンネルM
OSFET N3のゲートに供給され、低レベルのスイ
ッチング電圧信号ANBがNチャンネルMOSFET
N4のゲートに供給されると、これらいずれのトランジ
スタも導通していない状態、すなわち、オフとなって電
流源2から電流源4へのいずれの通電路にも流れず、差
動トライステート回路の一方の出力端OUTAも、他方
の出力端OUTBも、終端電源VSの電圧値VTTとな
って高インピーダンス状態を呈している(図11のOU
TA、OUTBの期間)。そして、このときのNode
Pの電圧はVDDとなり、Node Nの電圧は大地電位と
なる。
る状態で(図11のINの期間)、ディスエイブル状
態からイネーブル状態に切り換えられる、例えば、高レ
ベルのイネーブル信号ENが入力されたとき(図11の
ENの期間)、スイッチング電圧発生回路10から発
生されるスイッチング電圧信号APBは低レベルとな
り、スイッチング電圧信号ANAは高レベルとなる。こ
のとき、スイッチング電圧信号APAは高レベルのまま
にあり、スイッチング電圧信号ANBは低レベルのまま
にある。そうすると、PチャンネルMOSFET P3
及びNチャンネルMOSFETN4のゲートには、それ
ぞれディスエイブル状態の場合と同じ高レベルのスイッ
チング電圧信号APA、低レベルのスイッチング電圧信
号ANBが、印加されたままにあるので、これらのトラ
ンジスタをオフとなったままにあるが、低レベルとなっ
たスイッチング電圧信号APBが、PチャンネルMOS
FET P4のゲートに供給され、高レベルとなったス
イッチング電圧信号ANAが、NチャンネルMOSFE
T N3のゲートに印加されるので、これらのトランジ
スタP4、N3は、オンに転じる。したがって、電流源
2からオンしたPチャンネルMOSFET P4、終端
抵抗RT2、RT1、そしてNチャンネルMOSFET
N3を経て電流源4に電流Iが流れる。つまり、出力
端OUTBが高レベルで、出力端OUTAが低レベルの
電圧信号が終端抵抗RT2、RT1間に発生する。これ
らの2つの電圧レベルの出力状態が、1状態又は0状態
を表す。また、スイッチング電圧発生回路10から発生
されるスイッチング電圧信号APAは低レベルにし、ス
イッチング電圧信号ANBは高レベルにすると共に、ス
イッチング電圧信号APBは高レベルのままとし、スイ
ッチング電圧信号ANAは低レベルのままとすることに
より、電流源2からオンしたPチャンネルMOSFET
P3、終端抵抗RT2、RT1、そしてNチャンネル
MOSFET N4を経て電流源4に電流Iが流れる。
つまり、出力端OUTAが高レベルで、出力端OUTB
が低レベルの電圧信号が終端抵抗RT2、RT1間に発
生する。これらの2つの電圧レベルの出力状態が、0状
態又は1状態を表す。
た差動トライステート回路の動作、例えば、図11の信
号出力期間において、イネーブル信号ENの高レベル
への遷移後に電流Iが流れることにより、流出端Node
Pの電圧は、図11のNode Pに示すように、ΔV、例
えば、1ボルトだけ低電圧へ遷移する。この電圧遷移
が、PチャンネルMOSFET P1のドレイン−ゲー
ト間寄生容量CP を介して該トランジスタP1のゲー
ト電圧VGPを過渡的に降下させる(図11の
VGP)。これと同時的に、流出端Node Nの電圧は、
図11のNode Nに示すように、ΔV、例えば、1ボル
トだけ高電圧へ遷移する。この電圧遷移が、Nチャンネ
ルMOSFETN1のドレイン−ゲート間寄生容量C
N を介して該トランジスタN1のゲート電圧VGNを
過渡的に上昇させる(図11のVGN)。したがって、
電流Iは、過渡的に多く流れて出力端OUTBに現れる
電圧は、正の方向に触れ(図11のOUTB)、同時的
に、出力端OUTAに現れる電圧の振幅は、負の方向に
触れる(図11のOUTA)。結果として、出力端OU
TA、OUTB間に発生する出力信号に過渡的な振幅増
加の状態が生じ、そのため規定されている振幅規格を逸
脱してしまうばかりでなく、過渡的なノイズが出力信号
に乗ってしまい、誤動作の原因となるという不都合があ
る。
なされたもので、3つの出力状態を発生するスイッチン
グ回路に電流を通電した状態で該スイッチング回路の出
力端間に高インピーダンス状態を発生し、通電されてい
た電流を前記スイッチング回路内で切り替えて出力端間
に第1の信号状態又は第2の信号状態を発生する差動ト
ライステート発生方法及び差動トライステート回路を提
供することを第1の目的としている。この発明は、3つ
の出力状態を発生するスイッチング回路に通電しない状
態で該スイッチング回路に通電すべき電流を前記スイッ
チング回路をバイパスさせつつ前記スイッチング回路の
出力端間に高インピーダンス状態を発生し、この高イン
ピーダンス状態の発生中に前記スイッチング回路をバイ
パスさせていた電流を前記スイッチング回路に流入させ
てその出力端間に第1の信号状態又は第2の信号状態を
発生する差動トライステート発生方法及び差動トライス
テート回路を提供することを第2の目的としている。こ
の発明は、また、高インピーダンス状態から第1の信号
状態又は第2の信号状態への切り替え時にノイズのない
信号を出力し得る差動トライステート発生回路を提供す
ることを第3の目的としている。
に、請求項1記載の発明は、差動トライステート発生方
法に係り、互いに直列に接続された第1及び第2のトラ
ンジスタと、互いに直列に接続された第3及び第4のト
ランジスタとが並列に接続され、前記第1のトランジス
タと前記第2のトランジスタとの第1の接続点と前記第
3のトランジスタと前記第4のトランジスタとの第2の
接続点との間に抵抗を介設して前記第1及び第2の接続
点をそれぞれ第1及び第2の出力端とし、前記第1及び
第4のトランジスタのオン、及び前記第2及び第3のト
ランジスタのオフを、入力される2値信号の一方の値を
示す信号レベル及びイネーブル信号に応答して生じさ
せ、前記第1及び第2の出力端から前記2値信号の一方
の値を示す信号レベルに対応した第1の信号状態を出力
させ、前記第2及び第3のトランジスタのオン、及び前
記第1及び第4のトランジスタのオフを、入力される2
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して生じさせ、前記第1及び第2の出力端から前
記2値信号の他方の値を示す信号レベルに対応した第2
の信号状態を出力させる差動トライステート発生方法に
おいて、前記第1乃至第4のトランジスタを同時にオン
させたときに前記第1乃至第4のトランジスタの各々が
呈する抵抗値と、前記第1及び第2のトランジスタに通
電される電流値と、前記第3及び第4のトランジスタに
通電される電流値とを、前記第1乃至第4のトランジス
タがすべて同時にオンされる時に前記第1及び第2の出
力点が同電位となるような値に設定され、ディスエイブ
ル信号に応答して前記第1乃至第4のトランジスタを同
時にオンさせて前記第1と第2の出力端間を高インピー
ダンス状態出力とすることを特徴としている。
載の差動トライステート発生方法に係り、第1のトラン
ジスタと第2のトランジスタとのソース−ドレイン路を
互いに直列に接続し、かつ第3のトランジスタと第4の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、前記第1乃至第4のトランジスタを同時にオンさ
せたときに前記第1乃至第4のトランジスタの各々が呈
する抵抗値と、前記第1及び第2のトランジスタに通電
される電流値と、前記第3及び第4のトランジスタに通
電される電流値とを、前記第1乃至第4のトランジスタ
がすべて同時にオンされる時に前記第1及び第2の出力
点が同電位となるような値に設定し、ディスエイブル信
号に応答して前記第1乃至第4のトランジスタを同時に
オンさせて前記第1と第2の出力端間を高インピーダン
ス状態出力とすることを特徴としている。
ト発生方法に係り、互いに直列に接続された第1及び第
2のトランジスタと、互いに直列に接続された第3及び
第4のトランジスタとが互いに並列に接続され、前記第
1のトランジスタと前記第2のトランジスタとの第1の
接続点と前記第3のトランジスタと前記第4のトランジ
スタとの第2の接続点との間に抵抗を介設して前記第1
及び第2の接続点を出力端とし、前記第1及び第4のト
ランジスタのオン、及び前記第2及び第3のトランジス
タのオフを、入力される2値信号の一方の値を示す信号
レベル及びイネーブル信号に応答して生じさせ、前記第
2及び第3のトランジスタのオン、及び前記第1及び第
4のトランジスタのオフを、入力される2値信号の他方
の値を示す信号レベル及びイネーブル信号に応答して生
じさせる差動トライステート発生方法において、イネー
ブル信号に応答して直列に接続された前記第1のトラン
ジスタ及び前記第2のトランジスタと、直列に接続され
た前記第3のトランジスタ及び第4のトランジスタとが
並列に接続された一方の接続点と、他方の接続点との間
に接続されたトランジスタ回路のトランジスタをオフに
して前記第1及び第2の出力端から前記2値信号値を示
す信号レベルに対応した第1及び第2の信号状態を出力
させ、ディスエイブル信号に応答して前記第1乃至第4
のトランジスタをオフにすることで、前記第1及び第2
の出力端から高インピーダンス状態を出力させると同時
に、前記トランジスタ回路のトランジスタをオンして前
記接続点間に電流を流すことを特徴としている。
動トライステート発生方法に係り、前記第1のトランジ
スタと前記第2のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第3のトランジスタと
前記第4のトランジスタとのソース−ドレイン路を互い
に直列に接続し、ディスエイブル信号に応答して直列に
接続された前記第1のトランジスタ及び前記第2のトラ
ンジスタと、直列に接続された前記第3のトランジスタ
及び第4のトランジスタとが並列に接続された一方の接
続点と、他方の接続点との間に接続されたトランジスタ
回路のトランジスタをオンにして前記一方の接続点から
前記他方の接続点へ、前記第1のトランジスタ及び前記
第3のトランジスタのオン並びに前記第3のトランジス
タ及び第4のトランジスタのオフ、又は前記第1のトラ
ンジスタ及び前記第3のトランジスタのオフ並びに前記
第3のトランジスタ及び第4のトランジスタのオン時の
電流をバイパスすると共に、ディスエイブル信号に応答
して前記第1乃至第4のトランジスタを同時にオンさせ
て前記第1と第2の出力端間を高インピーダンス状態出
力とすることを特徴としている。
ト回路に係り、互いに直列に接続された第1及び第2の
トランジスタと、互いに直列に接続された第3及び第4
のトランジスタとが互いに並列に接続され、前記第1の
トランジスタと前記第2のトランジスタとの第1の接続
点と前記第3のトランジスタと前記第4のトランジスタ
との第2の接続点との間に抵抗を介設して前記第1及び
第2の接続点を出力端とするスイッチング回路を有する
差動トライステート回路において、2値信号が入力され
る第1の入力端と、イネーブル/ディスエイブル信号が
入力される第2の入力端と、前記第1及び第2の入力端
に接続され、前記2値信号の一方の値を示す信号レベル
及びイネーブル信号に応答して前記第1及び第4のトラ
ンジスタをオンさせ、前記第2及び第3のトランジスタ
をオフさせる第1のスイッチング電圧信号群を、前記2
値信号の他方の値を示す信号レベル及びイネーブル信号
に応答して前記第2及び第3のトランジスタをオンさ
せ、かつ前記第1及び第4のトランジスタをオフさせる
第2のスイッチング電圧信号群を、ディスエイブル信号
に応答して前記第1乃至第4のトランジスタを同時にオ
ンさせる第3のスイッチング電圧信号群を発生させるス
イッチング電圧発生回路とを設け、かつ、前記第1乃至
第4のトランジスタを同時にオンさせたときに前記第1
乃至第4のトランジスタの各々が呈する抵抗値と、前記
第1及び第2のトランジスタに通電される電流値と、前
記第3及び第4のトランジスタに通電される電流値と
を、前記第1乃至第4のトランジスタがすべて同時にオ
ンされる時に前記第1及び第2の接続点が同電位となる
ような値に設定し、前記第1のスイッチング電圧信号群
が発生されるとき、前記2値信号の一方の値を示す信号
レベルに対応した第1の信号状態を前記出力端から出力
させ、前記第2のスイッチング電圧信号群が発生される
とき、前記2値信号の他方の値を示す信号レベルに対応
した第2の信号状態を前記出力端から出力させ、前記第
3のスイッチング電圧信号群が発生されるとき、高イン
ピーダンス状態を前記出力端から出力させることを特徴
としている。
載の差動トライステート回路に係り、前記4つのトラン
ジスタは、ユニポーラトランジスタであることを特徴と
している。
の差動トライステート回路に係り、前記第1のトランジ
スタと前記第2のトランジスタとのソース−ドレイン路
を互いに直列に接続し、かつ前記第3のトランジスタと
前記第4のトランジスタとのソース−ドレイン路を互い
に直列に接続したことを特徴としている。
7記載の差動トライステート回路に係り、前記第1及び
第3のトランジスタが同一構成のPチャンネルトランジ
スタで形成され、第2及び第4のトランジスタが同一構
成のNチャンネルトランジスタで形成されたことを特徴
としている。
又は8記載の差動トライステート回路に係り、直列に接
続された前記第1のPチャンネルトランジスタ及び前記
第2のNチャンネルトランジスタと、直列に接続された
前記第3のPチャンネルトランジスタ及び第4のNチャ
ンネルトランジスタとの一方の接続点に第1の定電流源
を接続し、直列に接続された前記第1のPチャンネルト
ランジスタ及び前記第2のNチャンネルトランジスタ
と、直列に接続された前記第3のPチャンネルトランジ
スタ及び第4のNチャンネルトランジスタとの他方の接
続点に第2の定電流源を接続したことを特徴としてい
る。
乃至9のいずれか1に記載の差動トライステート回路に
係り、前記抵抗は、第1の終端抵抗と第2の終端抵抗と
が直列に接続されて成り、該両終端抵抗の接続点に終端
電源を接続したことを特徴としている。
0のいずれか1に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第1のユニポー
ラトランジスタのゲートに第1のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第2のユニポーラトランジスタのゲート
に第2のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第3のユニポーラトランジスタのゲートに
第3のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
4のユニポーラトランジスタのゲートに第4のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
ート回路に係り、互いに直列に接続される第1のトラン
ジスタと第2のトランジスタとの接続点と、互いに直列
に接続される第3のトランジスタと第4のトランジスタ
との第2の接続点との間に抵抗を介挿して前記第1及び
第2の接続点を出力端とするスイッチング回路と、2値
信号が入力される第1の入力端と、2値形式のイネーブ
ル/ディスエイブル信号が入力される第2の入力端と、
前記第1及び第2の入力端に接続され、前記2値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第1及び第4のトランジスタをオンさせ、前記第
2及び第3のトランジスタをオフさせる第1のスイッチ
ング電圧信号群を、前記2値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第2及び第3
のトランジスタをオンさせ、かつ前記第1及び第4のト
ランジスタをオフさせる第2のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第1乃至第4の
トランジスタを同時にオンさせる第3のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、前記4つのトランジスタを同時にオンさせた
ときに前記4つのトランジスタの各々が呈する抵抗値
と、前記第1及び第2のトランジスタに通電される電流
値と、前記第3及び第4のトランジスタに通電される電
流値とを、前記4つのトランジスタがすべて同時にオン
される時に前記第1及び第2の接続点が同電位となるよ
うな値に設定し、前記第1のスイッチング電圧信号群が
発生されるとき、前記2値信号の一方の値を示す信号レ
ベルに対応した第1の信号状態を前記出力端から出力さ
せ、前記第2のスイッチング電圧信号群が発生されると
き、前記2値信号の他方の値を示す信号レベルに対応し
た第2の信号状態を前記出力端から出力させ、前記第3
のスイッチング電圧信号群が発生されるとき、高インピ
ーダンス状態を前記出力端から出力させることを特徴と
している。
2記載の差動トライステート回路に係り、前記4つのト
ランジスタは、ユニポーラトランジスタであることを特
徴としている。
3記載の差動トライステート回路に係り、前記第1のト
ランジスタと前記第2のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第3のトランジ
スタと前記第4のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
3、又は14記載の差動トライステート回路に係り、前
記第1及び第3のトランジスタが同一構成のPチャンネ
ルトランジスタで形成され、第2及び第4のトランジス
タが同一構成のNチャンネルトランジスタで形成された
ことを特徴としている。
3、14、又は15記載の差動トライステート回路に係
り、前記第1のPチャンネルトランジスタに第1の定電
流源を接続し、前記第2のNチャンネルトランジスタに
第2の定電流源を接続し、前記第3のPチャンネルトラ
ンジスタに第3の定電流源を接続し、第4のNチャンネ
ルトランジスタに第3の定電流源を接続したことを特徴
としている。
16のいずれか1に記載の差動トライステート回路に係
り、前記抵抗は、第1の終端抵抗と第2の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
17のいずれか1に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号と反転
したイネーブル信号とが入力されて前記第1のユニポー
ラトランジスタのゲートに第1のスイッチング電圧信号
を出力するノア回路と、入力信号とイネーブル信号とが
入力されて前記第2のユニポーラトランジスタのゲート
に第2のスイッチング電圧信号を出力するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第3のユニポーラトランジスタのゲートに
第3のスイッチング電圧信号を発生するノア回路と、反
転した入力信号とイネーブル信号とが入力されて前記第
4のユニポーラトランジスタのゲートに第4のスイッチ
ング電圧信号を発生するナンド回路とから成ることを特
徴としている。
ート回路に係り、互いに直列に接続された第1及び第2
のトランジスタと、互いに直列に接続された第3及び第
4のトランジスタとが互いに並列に接続され、前記第1
のトランジスタと前記第2のトランジスタとの第1の接
続点と前記第3のトランジスタと前記第4のトランジス
タとの第2の接続点との間に抵抗を介設して前記第1及
び第2の接続点を出力端とするスイッチング回路と、直
列に接続された前記第1のトランジスタ及び前記第2の
トランジスタと、直列に接続された前記第3のトランジ
スタ及び第4のトランジスタとが並列に接続された一方
の接続点と、他方の接続点との間に接続されたトランジ
スタ回路と、2値信号が入力される第1の入力端と、2
値形式のイネーブル/ディスエイブル信号が入力される
第2の入力端と、前記第1及び第2の入力端に接続さ
れ、前記2値信号の一方の値を示す信号レベル及びイネ
ーブル信号に応答して前記第1及び第4のトランジスタ
をオンさせ、かつ前記第2及び第3のトランジスタをオ
フさせると共に前記トランジスタ回路のトランジスタを
オフさせる第1のスイッチング電圧信号群を発生させ、
前記2値信号の他方の値を示す信号レベル及びイネーブ
ル信号に応答して前記第2及び第3のトランジスタをオ
ンさせかつ前記第1及び第4のトランジスタをオフさせ
ると共に前記トランジスタ回路のトランジスタをオフさ
せる第2のスイッチング電圧信号群を発生させ、ディス
エイブル信号に応答して前記第1乃至第4のトランジス
タを同時にオフさせ、かつ前記トランジスタ回路をオン
させる第3のスイッチング電圧信号群を発生させるスイ
ッチング電圧発生回路とを設け、前記第1のスイッチン
グ電圧信号群が発生されるとき、前記2値信号の一方の
値を示す信号レベルに対応した第1の信号状態を前記出
力端から出力させ、前記第2のスイッチング電圧信号群
が発生されるとき、前記2値信号の他方の値を示す信号
レベルに対応した第2の信号状態を前記出力端から出力
させ、前記第3のスイッチング電圧信号群が発生される
とき、高インピーダンス状態を前記出力端から出力させ
ることを特徴としている。
の差動トライステート回路に係り、前記4つのトランジ
スタは、ユニポーラトランジスタであることを特徴とし
ている。
0記載の差動トライステート回路に係り、前記第1のト
ランジスタと前記第2のトランジスタとのソース−ドレ
イン路を互いに直列に接続し、かつ前記第3のトランジ
スタと前記第4のトランジスタとのソース−ドレイン路
を互いに直列に接続したことを特徴としている。
0、又は21記載の差動トライステート回路に係り、前
記第1及び第3のトランジスタが同一構成のPチャンネ
ルトランジスタで形成され、第2及び第4のトランジス
タが同一構成のNチャンネルトランジスタで形成された
ことを特徴としている。
0、21、又は21記載の差動トライステート回路に係
り、直列に接続された前記第1のPチャンネルトランジ
スタ及び前記第2のNチャンネルトランジスタと、直列
に接続された前記第3のPチャンネルトランジスタ及び
第4のNチャンネルトランジスタとが並列に接続された
一方の接続点に第1の定電流源を接続し、直列に接続さ
れた前記第1のPチャンネルトランジスタ及び前記第2
のNチャンネルトランジスタと、直列に接続された前記
第3のPチャンネルトランジスタ及び第4のNチャンネ
ルトランジスタとが並列に接続された他方の接続点に第
2の定電流源を接続したことを特徴としている。
23のいずれか1に記載の差動トライステート回路に係
り、前記抵抗は、第1の終端抵抗と第2の終端抵抗とが
直列に接続されて成り、該両終端抵抗の接続点に終端電
源を接続したことを特徴としている。
24のいずれか1に記載の差動トライステート回路に係
り、前記スイッチング電圧発生回路は、入力信号とイネ
ーブル信号とが入力されて前記第1のユニポーラトラン
ジスタのゲートに第1のスイッチング電圧信号を出力す
るナンド回路と、入力信号と反転したイネーブル信号と
が入力されて前記第2のユニポーラトランジスタのゲー
トに第2のスイッチング電圧信号を出力するノア回路
と、反転した入力信号とイネーブル信号とが入力されて
前記第3のユニポーラトランジスタのゲートに第3のス
イッチング電圧信号を発生するナンド回路と、反転した
入力信号と反転したイネーブル信号とが入力されて前記
第4のユニポーラトランジスタのゲートに第4のスイッ
チング電圧信号を発生するノア回路とから成ることを特
徴としている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第1実施例 図1は、この発明の第1実施例である差動トライステー
ト回路の構成を示す図、図2は、スイッチング電圧発生
回路の構成を示す図、また、図3は、同差動トライステ
ート回路の動作のタイミングチャートである。この例の
差動トライステート回路1TAは、ディスエイブル状態
においてスイッチングトランジスタのいずれをもオン状
態にしてディスエイブル状態からイネーブル状態への遷
移時の出力端の電位変動を生じさせないようにした回路
であり、電流源2と、スイッチング回路1Sと、電流源
4と、スイッチング電圧発生回路11とにより構成され
ている。
電圧信号を供給するスイッチング電圧発生回路11が、
図2に示すように、構成されて、この例の差動トライス
テート回路の全体が構成されている。スイッチング電圧
発生回路11のスイッチング電圧発生回路部分10S
は、図10と同じ構成であるが、スイッチング電圧発生
回路11は、スイッチング電圧発生回路部分10Sのナ
ンド回路20の出力端23からスイッチング電圧信号A
NAを出力し、ノア回路24の出力端27からスイッチ
ング電圧信号APAを出力し、ナンド回路28の出力端
33からスイッチング電圧信号ANBを出力し、ノア回
路30の出力端35からスイッチング電圧信号APBを
出力するようにして構成されている。なお、これ以外の
点では、この例の構成は、図9及び図10に示す従来の
差動トライステート回路と同一の構成であるので、図1
及び図2においては、図9及び図10の構成部分と同一
の各部には同一の符号を付してその説明を省略する。
例の動作について説明する。スイッチング電圧発生回路
11のイネーブル端子14に低レベルのイネーブル信号
ENが供給された(図3のENの期間)状態において
は、入力端子12に供給される入力信号INの電圧レベ
ルを問わず、スイッチング電圧信号APA及びスイッチ
ング電圧信号APBは、差動トライステート回路1TA
をディスエイブル状態(高インピーダンス状態)にする
電圧レベル、すなわち、低レベルにあり(図3のAP
A、APB)、スイッチング電圧信号ANA及びスイッ
チング電圧信号ANBは、差動トライステート回路1T
Aをディスエイブル状態にする電圧レベル、すなわち、
高レベルにある(図3のANA、ANB)。その低レベ
ルのスイッチング電圧信号APAがPチャンネルMOS
FET P3のゲートに供給され、低レベルのスイッチ
ング電圧信号APBがPチャンネルMOSFET P4
のゲートに供給され、そして高レベルのスイッチング電
圧信号ANAがNチャンネルMOSFET N3のゲー
トに供給され、高レベルのスイッチング電圧信号ANB
がNチャンネルMOSFET N4のゲートに供給され
るので、これらいずれのトランジスタも導通している状
態、すなわち、オンとなって電流源2から流出する電流
Iは、PチャンネルMOSFET P3及びNチャンネ
ルMOSFET N3と、PチャンネルMOSFET P
4及びNチャンネルMOSFET N4とにI/2ずつ
流れ、そしてこれらのI/2の電流が合流して電流Iと
なって電流源4へ流れ込む。そうすると、出力端OUT
Aも、出力端OUTBも同電位(終端電源VSの電圧値
VTT)となって高インピーダンス状態を呈する。この
場合のNode Pの電圧は、定電流源2においてイネーブ
ル状態と同等の電流値を供給しているためイネーブル状
態に対し大きな電位変動はなく、また定電流源4も同様
にイネーブル状態と同等の電流値を吸収しているためイ
ネーブル状態に対し大きな電位変動は生じない。
態に切り換えられる、例えば、高レベルのイネーブル信
号ENが入力された(図3のENの期間)状態におい
て、入力信号INを低レベルの信号のままにあると(図
3のINの期間)、スイッチング電圧発生回路11か
ら発生されるスイッチング電圧信号APBは低レベルの
ままにあり、スイッチング電圧信号ANAは高レベルの
ままにあるが(図3のAPB、ANA)、スイッチング
電圧信号APAは高レベルとなり(図3のAPA)、ス
イッチング電圧信号ANBは低レベルとなる(図3のA
NB)。そうすると、低レベルのままにあるスイッチン
グ電圧信号APBが、PチャンネルMOSFET P4
のゲートに印加され、高レベルのままにあるスイッチン
グ電圧信号ANAは、NチャンネルMOSFET N3
のゲートに印加されているので、これらのMOSFET
P4、N3はオンとなったままにあるが、高レベルとな
ったスイッチング電圧信号APAが、PチャンネルMO
SFET P3のゲートに印加され、低レベルとなった
スイッチング電圧信号ANBが、NチャンネルMOSF
ET N4のゲートに印加されるので、これらのMOS
FETP3、N4をオフに転じる。したがって、電流源
2からオンしているPチャンネルMOSFET P4、
終端抵抗RT2,RT1、そしてオンしているNチャン
ネルMOSFET N3を経て電流源4へ電流Iが流れ
る。つまり、出力端OUTBが高レベルで、出力端OU
TAが低レベルの電圧信号が終端抵抗RT2,RT1間
に発生する。これらの電圧レベルの状態が、例えば、1
状態を表す。また、これらの電圧レベルの状態が、0状
態を表すものとしてもよい。この出力電圧信号が出力端
OUTA、OUTBに発生するとき、Node Pから流出
する電流Iに変動なく、またNode Nへ流入する電流I
に変動がないので、Node Pの電圧は、ディスエイブル
状態と同じ電圧レベルである2ボルトにあり、Node N
の電圧は、ディスエイブル状態と同じ電圧レベルである
1ボルトにある。したがって、ディスエイブル状態のと
きのNodePの電圧と、イネーブル状態へ切り替えられ
たときのNodePの電圧とは、略同じ値にあるし、また
ディスエイブル状態のときのNodeNの電圧と、イネー
ブル状態へ切り替えられたときのNodeNの電圧とは、
略同じ値にある(図3のNodeP、NodeN)。Node P
の電位も、Node Nの電位も変動しないから、Pチャン
ネルMOSFET P1 の寄生容量CP を介して該ト
ランジスタP1のゲート電圧VGPを過渡的に降下させ
てしまうことも、また、PチャンネルMOSFET N
1 の寄生容量CN を介して該トランジスタN1のゲ
ート電圧VGNを過渡的に上昇させてしまうこともな
い。結果として、出力端OUTBに現れる電圧の正の方
向への振れも、また、同時的に、出力端OUTAに現れ
る電圧の負の方向への振れも殆ど生じない(図3のOU
TB、OUTA)。
イブル状態からイネーブル状態への切り替え時に、Nod
e P及びNode Nの電位変動は殆どなく、出力電圧信号
の電圧振幅の変動は生ぜず、そのためノイズのない出力
電圧信号の発生が可能になり、差動トライステート回路
へ接続される回路の誤動作を防止し得る。
ト回路の構成を示す図、図5は、同差動トライステート
回路の動作のタイミングチャートである。この実施例の
構成が、第1実施例のそれと大きく異なるところは、ス
イッチング回路1SのP型MOSFET P3及びP型
MOSFET P4毎に、電流源2A1、2A2を設
け、N型MOSFET N3及びN型MOSFET N4
毎に電流源4A1、4A2を設けた点にある。電流源2
A1は、所定電圧値、例えば、3ボルトの電圧源VDD
にソースを接続しドレインを電流の流出端NodeP1に
接続したPチャンネルMOSFET P1と、電圧源V
DDにソースを接続すると共に、ゲートをPチャンネル
MOSFETP1のゲートに接続し、かつ、ゲートとソ
ースとを接続したPチャンネルMOSFET P2と、
PチャンネルMOSFET P2のソースと大地電位と
の間に接続された電流源6とにより構成されている。こ
の電流源2A1の流出端Node P1は、P型MOSFE
TP3のソースに接続されている。電流源2A2は、所
定電圧値、例えば、3ボルトの電圧源VDDにソースを
接続しドレインを電流の流出端NodeP2に接続したP
チャンネルMOSFET P5と、電圧源VDDにソー
スを接続すると共に、ゲートをPチャンネルMOSFE
TP5のゲートに接続し、かつ、ゲートとドレインとを
接続したPチャンネルMOSFET P6と、Pチャン
ネルMOSFET P6のドレインと大地電位との間に
接続された電流源7とにより構成されている。この電流
源2A2の流出端Node P2は、P型MOSFETP4
のソースに接続されている。
地電位にソースを接続しドレインを電流の流出端Node
N1 に接続したNチャンネルMOSFET N1と、大
地電位にソースを接続すると共に、ゲートをNチャンネ
ルMOSFET N1 のゲートに接続し、かつ、ゲート
とドレインとを接続したNチャンネルMOSFETN2
と、NチャンネルMOSFET N2のドレインと電圧
源VDDとの間に接続した電流源8とにより構成されて
いる。この電流源4A1の流入端Node N1は、N型M
OSFETN3のソースに接続されている。電流源4A
2は、所定電圧値、例えば、大地電位にソースを接続し
ドレインを電流の流出端Node N2に接続したN型MO
SFET N5 と、大地電位にソースを接続すると共
に、ゲートをN型MOSFET N5のゲートに接続
し、 かつゲートとドレインとを接続したN型MOSF
ET N6と、N型MOSFET N6のドレインと電圧
源VDDとの間に接続した電流源9とにより構成されて
いる。この電流源4A2の流入端Node N2は、N型M
OSFET N4 のソースに接続されている。なお、こ
れ以外の点では、この例の構成は、第1実施例と同一の
構成であるので、図4においては、図1の構成部分と同
一の各部には同一の符号を付してその説明を省略する。
また、この実施例の差動トライステート回路へ供給され
るスイッチング電圧発生回路は、図2と同一構成である
ことを述べてその説明を省略する。
の実施例の動作を説明する。この実施例において、差動
トライステート回路がディスエイブル状態(図5の期間
)にある、すなわち、イネーブル信号ENが低レベル
にあると、入力信号INの電圧レベルの如何を問わず、
スイッチング電圧発生回路11は、第1実施例と同様の
スイッチング電圧信号APA、APB、ANA、ANB
を発生するから、P型MOSFET P3、P型MOS
FET P4、N型MOSFET N3、及びN型MOS
FET N4は、いずれもオンにあるので、P型MOS
FETP3、及びN型MOSFET N3にも、また、
P型MOSFET P4、及びN型MOSFET N4に
も、電流Iが流れる。これにより、出力端OUTAも、
出力端OUTBも同電位(終端電源VSの電圧値
VTT)となって高インピーダンス状態を呈する。そし
て、入力信号Iが低レベルのままにある状態で、イネー
ブル信号ENが高レベルへ遷移すると(図5の期間
)、第1実施例で説明したと同様に、スイッチング電
圧発生回路11から発生されるスイッチング電圧信号A
PBは低レベルのままにあり(図5のAPB)、スイッ
チング電圧信号ANAは高レベルのままにあるが(図5
のANA)、スイッチング電圧信号APAは高レベルと
なり(図5のAPA)、スイッチング電圧信号ANBは
低レベルとなる(図5のANB)。
チング電圧信号APBは、PチャンネルMOSFET
P4のゲートに印加され、高レベルのままにあるスイッ
チング電圧信号ANAは、NチャンネルMOSFET
N3のゲートに印加されているので、これらのトランジ
スタは、オンのままにあるが、高レベルとなったスイッ
チング電圧信号APAが、PチャンネルMOSFET
P3のゲートに印加され、低レベルになったスイッチン
グ電圧信号ANBが、NチャンネルMOSFET N4
のゲートに印加されるので、これらのMOSFET P
3、N4をオフに転じる。したがって、電流源2A2か
らオンしているPチャンネルMOSFETP4、終端抵
抗RT2、RT1、そしてオンしているNチャンネルM
OSFET N3を経て電流源4A1に電流Iが流れ
る。つまり、出力端OUTBが高レベルで、出力端OU
TAが低レベルの電圧信号が終端抵抗RT2、RT1間
に発生する。これらの電圧レベルの状態が、例えば、1
状態を表す。また、これらの電圧レベルの状態が、0状
態を表すものとしてもよい。このディスエイブル状態か
らイネーブル状態へ切り替えられるとき、P型MOSF
ET P4、及びN型MOSFET N3には、期間の
ときと同じ電流Iが流れているので、Node P2の電位
も変動しないし(図5のNode P2)、Node N1の電
位も変動しない(図5のNode N1)。Node P2の電
位も、Node N1の電位も変動しないから、Pチャンネ
ルMOSFET P5 の寄生容量CP を介して該トラ
ンジスタP5のゲート電圧VG Pを過渡的に降下させて
しまうことも、また、PチャンネルMOSFET N1
の寄生容量CN を介して該トランジスタN1のゲート
電圧VGNを過渡的に上昇させてしまうこともない。
ーブル状態への切り替え時に、電流源2A2からP型M
OSFET P4、終端抵抗RT2、RT1、N型MO
SFET N1を経て電流源4A1へ流れる電流の増加
は生じい。結果として、出力端OUTAに現れる電圧の
正の方向への振れも生じないし(図5のOUTB)、ま
た、同時的に、出力端OUTAに現れる電圧の負の方向
への振れも生じない(図5のOUTA)。
端OUTB、OUTA間に発生される電圧信号の振幅の
変動はなくなり、ノイズのない出力電圧信号の発生が可
能になり、差動トライステート回路へ接続される回路の
誤動作を防止し得る。
ト回路の構成を示す図、図7は、スイッチング電圧発生
回路の構成を示す図、また、図8は、同差動トライステ
ート回路の動作のタイミングチャートである。この実施
例の構成が、第1実施例のそれと大きく異なるところ
は、第1実施例のスイッチング回路1Sを従来回路と同
様にそのスイッチングトランジスタをすべてオフにし、
そのスイッチング回路と並列にスイッチング回路がイネ
ーブル状態において通電している電流をディスエイブル
状態においてバイパスするトランジスタ回路1SAを設
けた点である。すなわち、トランジスタ回路1SAは、
PチャンネルMOSFET P7と、PチャンネルMO
SFET P7のドレインにドレインを接続したNチャ
ンネルMOSFET N7とから成る。そして、Pチャ
ンネルMOSFET P7のソースをスイッチング回路
1SのNode Pに接続し、NチャンネルMOSFET
N7のソースをスイッチング回路1SのNode Nを接続
している。これに加えて、トランジスタ回路1SAのP
チャンネルMOSFET P7のゲートに図7のイネー
ブル信号ENの入力端12を接続し、図7のインバータ
22の出力端37をNチャンネルMOSFETN7のゲ
ートに接続してスイッチング電圧発生回路11Aを構成
することにより、第3実施例の差動トライステート回路
1TCの全体が構成されている。
及びNチャンネルMOSFET N4、並びにPチャン
ネルMOSFET P4及びNチャンネルMOSFET
N3と、PチャンネルMOSFET P7及びNチャン
ネルMOSFET N7とは、同一基板上で、そのゲー
トチャネル長L及びゲートチャネル幅Wを同じにして導
通抵抗成分を同じにする。また、ここでは、抵抗RT
1,RT2の抵抗成分を無視したが、抵抗RT1,RT
2の値を加味した所望の値の導通抵抗値に設定すること
も容易に可能である。このこの場合は、PチャンネルM
OSFET P7,NチャンネルMOSFET N7のゲ
ートチャネル幅、ゲートチャネル長を調節することで容
易に実現できる。なお、これ以外の点では、この例の構
成は、第1実施例の差動トライステート回路のスイッチ
ング回路1S及び図10に示すスイッチング電圧発生回
路と同一の構成であるので、図6及び図7においては、
図1及び図10の構成部分と同一の各部には同一の符号
を付してその説明を省略する。
例の動作について説明する。スイッチング電圧発生回路
11Aのイネーブル端子14に低レベルのイネーブル信
号ENが供給された(図8のENの期間)状態、すな
わち、ディスエイブル状態においては、入力端子12に
供給される入力信号INの電圧レベルの如何を問わず、
従来回路と同様に、高レベルにあるスイッチング電圧信
号APA及びスイッチング電圧信号APB(図8のAP
A、APB)が、それぞれPチャンネルMOSFET
P3、P4のゲートに印加され、低レベルにあるスイッ
チング電圧信号ANA及びスイッチング電圧信号ANB
(図8のANA、ANB)が、それぞれNチャンネルM
OSFET N3、N4のゲートに印加されるから、ス
イッチング回路1SのいずれのMOSFETも、オフに
されて電流源2から電流源4へのいずれの通電路にも流
れず、差動トライステート回路の一方の出力端OUTA
も、他方の出力端OUTBも、終端電源VSの電圧値V
TTとなって(図8のOUTA、OUTB)、高インピ
ーダンス状態を呈する。そして、このときのNode Pの
電圧はVDD−ΔV=3ー1=2ボルトとなり、Node
Nの電圧は大地電位+ΔV=0+1=1ボルトとなる。
このとき、低レベルにあるイネーブル信号ENが、Pチ
ャンネルMOSFETP7のゲートに印加され、高レベ
ルにあるスイッチング電圧信号ENBが、Nチャンネル
MOSFET N7のゲートに印加されるので、これら
のMOSFETP7、N7がオンする。したがって、電
流源2からオンしているPチャンネルMOSFET P
7及びNチャンネルMOSFET N7を経て電流源4
へ電流Iが流れる。
る状態で(図8のINの期間)、ディスエイブル状態
からイネーブル状態に切り換えられる、例えば、高レベ
ルのイネーブル信号ENが入力されたとき(図8のEN
の期間)、従来回路と同様、スイッチング電圧発生回
路10から発生されるスイッチング電圧信号APBは低
レベルとなり、スイッチング電圧信号ANAは高レベル
となる。このとき、スイッチング電圧信号APAは高レ
ベルのままにあり、スイッチング電圧信号ANBは低レ
ベルのままにある。このとき、スイッチング電圧発生回
路のインバータ22からは、低レベルのスイッチング電
圧信号ENBが発生する。そうすると、PチャンネルM
OSFET P3及びNチャンネルMOSFETN4の
ゲートには、それぞれディスエイブル状態の場合と同じ
高レベルのスイッチング電圧信号APA、低レベルのス
イッチング電圧信号ANBが、印加されたままにあるの
で、これらのトランジスタMOSFET P3、N4は
オフとなったままにあるが、低レベルとなったスイッチ
ング電圧信号APBが、PチャンネルMOSFET P
4のゲートに供給され、高レベルとなったスイッチング
電圧信号ANAが、NチャンネルMOSFET N3の
ゲートに印加されるので、これらのトランジスタP4、
N3は、オンに転じ、同時に、PチャンネルMOSFE
T P7及びNチャンネルMOSFET N7はオフに転
じる。
ンネルMOSFET P4、終端抵抗RT2、RT1、
そしてNチャンネルMOSFET N3を経て電流源4
に電流Iが流れる。この電流Iは、PチャンネルMOS
FET P7及びNチャンネルMOSFET N7に流れ
ていた電流Iが、オンしたPチャンネルMOSFET
P4、終端抵抗RT2、RT1、そしてNチャンネルM
OSFET N3を経て流れる。つまり、出力端OUT
Bが高レベルで、出力端OUTAが低レベルの電圧信号
が終端抵抗RT2、RT1間に発生する。これらの電圧
レベルの状態が、例えば、1状態を表す。また、これら
の電圧レベルの状態が、0状態を表すものとしてもよ
い。この出力状態が発生する場合、終端抵抗RT1、R
T2の抵抗値は、上述のように、PチャンネルMOSF
ET P4及びNチャンネルMOSFET N3の導通抵
抗成分の抵抗値に比して、無視し得る程度であるから、
上述した電流の切り替えによって、流出端Node Pの電
位も、また流入端Node Nの電位も変動しない。Node
Pの電位も、Node Nの電位も変動しないから、Pチャ
ンネルMOSFET P5の寄生容量CP を介して該
トランジスタP5のゲート電圧VGPを過渡的に降下さ
せてしまうことも、また、NチャンネルMOSFET
N1の寄生容量CN を介して該トランジスタN1のゲ
ート電圧VGNを過渡的に上昇させてしまうこともな
い。
ーブル状態への切り替え時に、電流源2からP型MOS
FET P4、終端抵抗RT2、RT1、N型MOSF
ETN3を経て電流源4へ流れる電流の増加は生じい。
結果として、出力端OUTAに現れる電圧の正の方向へ
の振れも、また、同時的に、出力端OUTBに現れる電
圧の負の方向への振れも生じない。このように、この例
の構成によれば、出力端OUTB、OUTA間に発生さ
れる電圧信号の振幅の変動はなくなり、ノイズのない出
力電圧信号の発生が可能になり、差動トライステート回
路へ接続される回路の誤動作を防止し得る。
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、ディスエイブル状態からイネーブル状態へ
の切り替えを上記各実施例とは逆にする、すなわち、P
チャンネルMOSFET P3及びNチャンネルMOS
FET N4を導通させ、かつ、PチャンネルMOSF
ET P4及びNチャンネルMOSFET N3を非導通
にさせる構成においても、この発明を実施し得る。この
場合に、出力端OUTAに高レベルの電圧が発生し、出
力端OUTBに低レベルの電圧が発生するが、これらの
電圧レベルの状態が、0状態又は1状態を表す。また、
スイッチング回路のいずれのMOSFETも、Pチャン
ネル型、又はNチャンネル型として実施することができ
る。また、PチャンネルMOSFET、NチャンネルM
OSFETを用いる例について説明したが、これらのト
ランジスタをデプリーション型のユニポーラトランジス
タを用いて実施し得る。また、上記実施例は、ユニポー
ラトランジスタを用いる例を説明したが、バイポーラト
ランジスタを用いて実施し得る。そして、いずれの場合
にも、それぞれのユニポーラトランジスタ、バイポーラ
トランジスタのディメンションを同一の製造条件の下で
異にして構成される場合でもよいが、各トランジスタが
同時にオンするときに、各トランジスタが呈する抵抗と
各トランジスタに流れる電流との関係が出力端OUT
A,OUTBの電位を同電位にする条件を満たすことが
必要である。
よれば、3つの信号状態を発生するスイッチング回路に
電流を通電した状態で該スイッチング回路の出力端間に
高インピーダンス状態を発生させ、通電されていた電流
を前記スイッチング回路内で切り替えて出力端間に第1
の信号状態又は第2の信号状態を発生させることができ
る。そして、この構成におけるディスエイブル状態から
イネーブル状態への切り替え時に、差動トライステート
回路の電流源からの流出端及び電流源への流入端の電位
変動を防止し得るように構成したので、差動トライステ
ート回路の一方の出力端に現れる電圧の正の方向への振
れも、また、同時的に生ずる他方の出力端に現れる電圧
の負の方向への振れも生ぜず、ノイズのない出力電圧信
号の発生が可能になり、規定されている振幅規格の逸脱
を排除し、また、差動トライステート回路に接続される
回路の誤動作の発生も無くなる。また、3つの出力状態
を発生するスイッチング回路に通電しない状態で該スイ
ッチング回路に通電すべき電流を前記スイッチング回路
をバイパスさせつつ前記スイッチング回路の出力端間に
高インピーダンス状態を発生させ、この高インピーダン
ス状態の発生中に前記スイッチング回路をバイパスされ
ていた電流を前記スイッチング回路に流入させてその出
力端間に第1の信号状態又は第2の信号状態を発生させ
ることができる。そして、この構成におけるディスエイ
ブル状態からイネーブル状態への切り替え時に、差動ト
ライステート回路の電流源からの流出端及び電流源への
流入端の電位変動を防止し得るように構成したので、差
動トライステート回路の一方の出力端に現れる電圧の正
の方向への振れも、また、同時的に生ずる他方の出力端
に現れる電圧の負の方向への振れも生ぜず、ノイズのな
い出力電圧信号の発生が可能になり、規定されている振
幅規格の逸脱を排除し、また、差動トライステート回路
に接続される回路の誤動作の発生も無くなる。
ト回路を示す図である。
発生回路を示す図である。
チャートである。
ト回路を示す図である。
チャートである。
ト回路を示す図である。
発生回路を示す図である。
チャートである。
である。
圧発生回路を示す図である。
グチャートである。
を示す図である。
スタ) P4 PチャンネルMOSFET(第3のトランジ
スタ) P7 PチャンネルMOSFET(トランジスタ回
路の一部) N3 NチャンネルMOSFET(第2のトランジ
スタ) N4 NチャンネルMOSFET(第4のトランジ
スタ) N7 NチャンネルMOSFET(トランジスタ回
路の残部)
Claims (25)
- 【請求項1】 互いに直列に接続された第1及び第2の
トランジスタと、互いに直列に接続された第3及び第4
のトランジスタとが並列に接続され、前記第1のトラン
ジスタと前記第2のトランジスタとの第1の接続点と前
記第3のトランジスタと前記第4のトランジスタとの第
2の接続点との間に抵抗を介設して前記第1及び第2の
接続点をそれぞれ第1及び第2の出力端とし、 前記第1及び第4のトランジスタのオン、及び前記第2
及び第3のトランジスタのオフを、入力される2値信号
の一方の値を示す信号レベル及びイネーブル信号に応答
して生じさせ、前記第1及び第2の出力端から前記2値
信号の一方の値を示す信号レベルに対応した第1の信号
状態を出力させ、 前記第2及び第3のトランジスタのオン、及び前記第1
及び第4のトランジスタのオフを、入力される2値信号
の他方の値を示す信号レベル及びイネーブル信号に応答
して生じさせ、前記第1及び第2の出力端から前記2値
信号の他方の値を示す信号レベルに対応した第2の信号
状態を出力させる差動トライステート発生方法におい
て、 前記第1乃至第4のトランジスタを同時にオンさせたと
きに前記第1乃至第4のトランジスタの各々が呈する抵
抗値と、前記第1及び第2のトランジスタに通電される
電流値と、前記第3及び第4のトランジスタに通電され
る電流値とを、前記第1乃至第4のトランジスタがすべ
て同時にオンされる時に前記第1及び第2の出力点が同
電位となるような値に設定され、 ディスエイブル信号に応答して前記第1乃至第4のトラ
ンジスタを同時にオンさせて前記第1と第2の出力端間
を高インピーダンス状態出力とすることを特徴とする差
動トライステート発生方法。 - 【請求項2】 第1のトランジスタと第2のトランジス
タとのソース−ドレイン路を互いに直列に接続し、かつ
第3のトランジスタと第4のトランジスタとのソース−
ドレイン路を互いに直列に接続し、 前記第1乃至第4のトランジスタを同時にオンさせたと
きに前記第1乃至第4のトランジスタの各々が呈する抵
抗値と、前記第1及び第2のトランジスタに通電される
電流値と、前記第3及び第4のトランジスタに通電され
る電流値とを、前記第1乃至第4のトランジスタがすべ
て同時にオンされる時に前記第1及び第2の出力点が同
電位となるような値に設定し、 ディスエイブル信号に応答して前記第1乃至第4のトラ
ンジスタを同時にオンさせて前記第1と第2の出力端間
を高インピーダンス状態出力とすることを特徴とする請
求項1記載の差動トライステート発生方法。 - 【請求項3】 互いに直列に接続された第1及び第2の
トランジスタと、互いに直列に接続された第3及び第4
のトランジスタとが互いに並列に接続され、前記第1の
トランジスタと前記第2のトランジスタとの第1の接続
点と前記第3のトランジスタと前記第4のトランジスタ
との第2の接続点との間に抵抗を介設して前記第1及び
第2の接続点を出力端とし、前記第1及び第4のトラン
ジスタのオン、及び前記第2及び第3のトランジスタの
オフを、入力される2値信号の一方の値を示す信号レベ
ル及びイネーブル信号に応答して生じさせ、 前記第2及び第3のトランジスタのオン、及び前記第1
及び第4のトランジスタのオフを、入力される2値信号
の他方の値を示す信号レベル及びイネーブル信号に応答
して生じさせる差動トライステート発生方法において、 イネーブル信号に応答して直列に接続された前記第1の
トランジスタ及び前記第2のトランジスタと、直列に接
続された前記第3のトランジスタ及び第4のトランジス
タとが並列に接続された一方の接続点と、他方の接続点
との間に接続されたトランジスタ回路のトランジスタを
オフにして前記第1及び第2の出力端から前記2値信号
値を示す信号レベルに対応した第1及び第2の信号状態
を出力させ、 ディスエイブル信号に応答して前記第1乃至第4のトラ
ンジスタをオフにすることで、前記第1及び第2の出力
端から高インピーダンス状態を出力させると同時に、前
記トランジスタ回路のトランジスタをオンして前記接続
点間に電流を流すことを特徴とする差動トライステート
発生方法。 - 【請求項4】 前記第1のトランジスタと前記第2のト
ランジスタとのソース−ドレイン路を互いに直列に接続
し、かつ前記第3のトランジスタと前記第4のトランジ
スタとのソース−ドレイン路を互いに直列に接続し、 ディスエイブル信号に応答して直列に接続された前記第
1のトランジスタ及び前記第2のトランジスタと、直列
に接続された前記第3のトランジスタ及び第4のトラン
ジスタとが並列に接続された一方の接続点と、他方の接
続点との間に接続されたトランジスタ回路のトランジス
タをオンにして前記一方の接続点から前記他方の接続点
へ、前記第1のトランジスタ及び前記第3のトランジス
タのオン並びに前記第3のトランジスタ及び第4のトラ
ンジスタのオフ、又は前記第1のトランジスタ及び前記
第3のトランジスタのオフ並びに前記第3のトランジス
タ及び第4のトランジスタのオン時の電流をバイパスす
ると共に、 ディスエイブル信号に応答して前記第1乃至第4のトラ
ンジスタを同時にオンさせて前記第1と第2の出力端間
を高インピーダンス状態出力とすることを特徴とする請
求項3記載の差動トライステート発生方法。 - 【請求項5】 互いに直列に接続された第1及び第2の
トランジスタと、互いに直列に接続された第3及び第4
のトランジスタとが互いに並列に接続され、前記第1の
トランジスタと前記第2のトランジスタとの第1の接続
点と前記第3のトランジスタと前記第4のトランジスタ
との第2の接続点との間に抵抗を介設して前記第1及び
第2の接続点を出力端とするスイッチング回路を有する
差動トライステート回路において、 2値信号が入力される第1の入力端と、 イネーブル/ディスエイブル信号が入力される第2の入
力端と、 前記第1及び第2の入力端に接続され、前記2値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第1及び第4のトランジスタをオンさせ、前記第
2及び第3のトランジスタをオフさせる第1のスイッチ
ング電圧信号群を、前記2値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第2及び第3
のトランジスタをオンさせ、かつ前記第1及び第4のト
ランジスタをオフさせる第2のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第1乃至第4の
トランジスタを同時にオンさせる第3のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、 前記第1乃至第4のトランジスタを同時にオンさせたと
きに前記第1乃至第4のトランジスタの各々が呈する抵
抗値と、前記第1及び第2のトランジスタに通電される
電流値と、前記第3及び第4のトランジスタに通電され
る電流値とを、前記第1乃至第4のトランジスタがすべ
て同時にオンされる時に前記第1及び第2の接続点が同
電位となるような値に設定し、 前記第1のスイッチング電圧信号群が発生されるとき、
前記2値信号の一方の値を示す信号レベルに対応した第
1の信号状態を前記出力端から出力させ、 前記第2のスイッチング電圧信号群が発生されるとき、
前記2値信号の他方の値を示す信号レベルに対応した第
2の信号状態を前記出力端から出力させ、 前記第3のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項6】 前記4つのトランジスタは、ユニポーラ
トランジスタであることを特徴とする請求項5記載の差
動トライステート回路。 - 【請求項7】 前記第1のトランジスタと前記第2のト
ランジスタとのソース−ドレイン路を互いに直列に接続
し、かつ前記第3のトランジスタと前記第4のトランジ
スタとのソース−ドレイン路を互いに直列に接続したこ
とを特徴とする請求項5又6記載の差動トライステート
回路。 - 【請求項8】 前記第1及び第3のトランジスタが同一
構成のPチャンネルトランジスタで形成され、 第2及び第4のトランジスタが同一構成のNチャンネル
トランジスタで形成されたことを特徴とする請求項5、
6又は7記載の差動トライステート回路。 - 【請求項9】 直列に接続された前記第1のPチャンネ
ルトランジスタ及び前記第2のNチャンネルトランジス
タと、直列に接続された前記第3のPチャンネルトラン
ジスタ及び第4のNチャンネルトランジスタとの一方の
接続点に第1の定電流源を接続し、 直列に接続された前記第1のPチャンネルトランジスタ
及び前記第2のNチャンネルトランジスタと、直列に接
続された前記第3のPチャンネルトランジスタ及び第4
のNチャンネルトランジスタとの他方の接続点に第2の
定電流源を接続してなることを特徴とする請求項5、
6、7又は8記載の差動トライステート回路。 - 【請求項10】 前記抵抗は、第1の終端抵抗と第2の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項5乃
至9のいずれか1に記載の差動トライステート回路。 - 【請求項11】 前記スイッチング電圧発生回路は、入
力信号と反転したイネーブル信号とが入力されて前記第
1のユニポーラトランジスタのゲートに第1のスイッチ
ング電圧信号を出力するノア回路と、入力信号とイネー
ブル信号とが入力されて前記第2のユニポーラトランジ
スタのゲートに第2のスイッチング電圧信号を出力する
ナンド回路と、反転した入力信号と反転したイネーブル
信号とが入力されて前記第3のユニポーラトランジスタ
のゲートに第3のスイッチング電圧信号を発生するノア
回路と、反転した入力信号とイネーブル信号とが入力さ
れて前記第4のユニポーラトランジスタのゲートに第4
のスイッチング電圧信号を発生するナンド回路とから成
ることを特徴とする請求項5乃至10のいずれか1に記
載の差動トライステート回路。 - 【請求項12】 互いに直列に接続される第1のトラン
ジスタと第2のトランジスタとの接続点と、互いに直列
に接続される第3のトランジスタと第4のトランジスタ
との第2の接続点との間に抵抗を介挿して前記第1及び
第2の接続点を出力端とするスイッチング回路と、 2値信号が入力される第1の入力端と、 2値形式のイネーブル/ディスエイブル信号が入力され
る第2の入力端と、 前記第1及び第2の入力端に接続され、前記2値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第1及び第4のトランジスタをオンさせ、前記第
2及び第3のトランジスタをオフさせる第1のスイッチ
ング電圧信号群を、前記2値信号の他方の値を示す信号
レベル及びイネーブル信号に応答して前記第2及び第3
のトランジスタをオンさせ、かつ前記第1及び第4のト
ランジスタをオフさせる第2のスイッチング電圧信号群
を、ディスエイブル信号に応答して前記第1乃至第4の
トランジスタを同時にオンさせる第3のスイッチング電
圧信号群を発生させるスイッチング電圧発生回路とを設
け、かつ、 前記4つのトランジスタを同時にオンさせたときに前記
4つのトランジスタの各々が呈する抵抗値と、前記第1
及び第2のトランジスタに通電される電流値と、前記第
3及び第4のトランジスタに通電される電流値とを、前
記4つのトランジスタがすべて同時にオンされる時に前
記第1及び第2の接続点が同電位となるような値に設定
し、 前記第1のスイッチング電圧信号群が発生されるとき、
前記2値信号の一方の値を示す信号レベルに対応した第
1の信号状態を前記出力端から出力させ、 前記第2のスイッチング電圧信号群が発生されるとき、
前記2値信号の他方の値を示す信号レベルに対応した第
2の信号状態を前記出力端から出力させ、 前記第3のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項13】 前記4つのトランジスタは、ユニポー
ラトランジスタであることを特徴とする請求項12記載
の差動トライステート回路。 - 【請求項14】 前記第1のトランジスタと前記第2の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、かつ前記第3のトランジスタと前記第4のトラン
ジスタとのソース−ドレイン路を互いに直列に接続した
ことを特徴とする請求項12又13記載の差動トライス
テート回路。 - 【請求項15】 前記第1及び第3のトランジスタが同
一構成のPチャンネルトランジスタで形成され、 第2及び第4のトランジスタが同一構成のNチャンネル
トランジスタで形成されたことを特徴とする請求項1
2、13、又は14記載の差動トライステート回路。 - 【請求項16】 前記第1のPチャンネルトランジスタ
に第1の定電流源を接続し、前記第2のNチャンネルト
ランジスタに第2の定電流源を接続し、前記第3のPチ
ャンネルトランジスタに第3の定電流源を接続し、第4
のNチャンネルトランジスタに第3の定電流源を接続し
たことを特徴とする請求項12、13、14、又は15
記載の差動トライステート回路。 - 【請求項17】 前記抵抗は、第1の終端抵抗と第2の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項12
乃至16のいずれか1に記載の差動トライステート回
路。 - 【請求項18】 前記スイッチング電圧発生回路は、入
力信号と反転したイネーブル信号とが入力されて前記第
1のユニポーラトランジスタのゲートに第1のスイッチ
ング電圧信号を出力するノア回路と、入力信号とイネー
ブル信号とが入力されて前記第2のユニポーラトランジ
スタのゲートに第2のスイッチング電圧信号を出力する
ナンド回路と、反転した入力信号と反転したイネーブル
信号とが入力されて前記第3のユニポーラトランジスタ
のゲートに第3のスイッチング電圧信号を発生するノア
回路と、反転した入力信号とイネーブル信号とが入力さ
れて前記第4のユニポーラトランジスタのゲートに第4
のスイッチング電圧信号を発生するナンド回路とから成
ることを特徴とする請求項12乃至17のいずれか1に
記載の差動トライステート回路。 - 【請求項19】 互いに直列に接続された第1及び第2
のトランジスタと、互いに直列に接続された第3及び第
4のトランジスタとが互いに並列に接続され、前記第1
のトランジスタと前記第2のトランジスタとの第1の接
続点と前記第3のトランジスタと前記第4のトランジス
タとの第2の接続点との間に抵抗を介設して前記第1及
び第2の接続点を出力端とするスイッチング回路と、直
列に接続された前記第1のトランジスタ及び第2のトラ
ンジスタと、直列に接続された前記第3のトランジスタ
及び第4のトランジスタとが並列に接続された一方の接
続点と、他方の接続点との間に接続されたトランジスタ
回路と、 2値信号が入力される第1の入力端と、 2値形式のイネーブル/ディスエイブル信号が入力され
る第2の入力端と、 前記第1及び第2の入力端に接続され、前記2値信号の
一方の値を示す信号レベル及びイネーブル信号に応答し
て前記第1及び第4のトランジスタをオンさせ、かつ前
記第2及び第3のトランジスタをオフさせると共に前記
トランジスタ回路のトランジスタをオフさせる第1のス
イッチング電圧信号群を発生させ、前記2値信号の他方
の値を示す信号レベル及びイネーブル信号に応答して前
記第2及び第3のトランジスタをオンさせかつ前記第1
及び第4のトランジスタをオフさせると共に前記トラン
ジスタ回路のトランジスタをオフさせる第2のスイッチ
ング電圧信号群を発生させ、ディスエイブル信号に応答
して前記第1乃至第4のトランジスタを同時にオフさ
せ、かつ前記トランジスタ回路をオンさせる第3のスイ
ッチング電圧信号群を発生させるスイッチング電圧発生
回路とを設け、 前記第1のスイッチング電圧信号群が発生されるとき、
前記2値信号の一方の値を示す信号レベルに対応した第
1の信号状態を前記出力端から出力させ、 前記第2のスイッチング電圧信号群が発生されるとき、
前記2値信号の他方の値を示す信号レベルに対応した第
2の信号状態を前記出力端から出力させ、 前記第3のスイッチング電圧信号群が発生されるとき、
高インピーダンス状態を前記出力端から出力させること
を特徴とする差動トライステート回路。 - 【請求項20】 前記4つのトランジスタは、ユニポー
ラトランジスタであることを特徴とする請求項19記載
の差動トライステート回路。 - 【請求項21】 前記第1のトランジスタと前記第2の
トランジスタとのソース−ドレイン路を互いに直列に接
続し、かつ前記第3のトランジスタと前記第4のトラン
ジスタとのソース−ドレイン路を互いに直列に接続した
ことを特徴とする請求項19又20記載の差動トライス
テート回路。 - 【請求項22】 前記第1及び第3のトランジスタが同
一構成のPチャンネルトランジスタで形成され、 第2及び第4のトランジスタが同一構成のNチャンネル
トランジスタで形成されたことを特徴とする請求項1
9、20、又は21記載の差動トライステート回路。 - 【請求項23】 直列に接続された前記第1のPチャン
ネルトランジスタ及び前記第2のNチャンネルトランジ
スタと、直列に接続された前記第3のPチャンネルトラ
ンジスタ及び第4のNチャンネルトランジスタとが並列
に接続された一方の接続点に第1の定電流源を接続し、 直列に接続された前記第1のPチャンネルトランジスタ
及び前記第2のNチャンネルトランジスタと、直列に接
続された前記第3のPチャンネルトランジスタ及び第4
のNチャンネルトランジスタとが並列に接続された他方
の接続点に第2の定電流源を接続したことを特徴とする
請求項19、20、21、又は21記載の差動トライス
テート回路。 - 【請求項24】 前記抵抗は、第1の終端抵抗と第2の
終端抵抗とが直列に接続されて成り、該両終端抵抗の接
続点に終端電源を接続したことを特徴とする請求項19
乃至23のいずれか1に記載の差動トライステート回
路。 - 【請求項25】 前記スイッチング電圧発生回路は、入
力信号とイネーブル信号とが入力されて前記第1のユニ
ポーラトランジスタのゲートに第1のスイッチング電圧
信号を出力するナンド回路と、入力信号と反転したイネ
ーブル信号とが入力されて前記第2のユニポーラトラン
ジスタのゲートに第2のスイッチング電圧信号を出力す
るノア回路と、反転した入力信号とイネーブル信号とが
入力されて前記第3のユニポーラトランジスタのゲート
に第3のスイッチング電圧信号を発生するナンド回路
と、反転した入力信号と反転したイネーブル信号とが入
力されて前記第4のユニポーラトランジスタのゲートに
第4のスイッチング電圧信号を発生するノア回路とから
成ることを特徴とする請求項19乃至24のいずれか1
に記載の差動トライステート回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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