JP3927953B2 - 振幅変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は振幅変換回路に関し、特に、信号の振幅を変換するための振幅変換回路に関する。
【０００２】
【従来の技術】
図１７は、従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【０００３】
図１７において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ５１と、ＭＯＳＴ型集積回路であるレベルシフタ５２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置５３とを備える。
【０００４】
制御用ＬＳＩ５１は、液晶表示装置５３用の制御信号を生成する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ５２は、制御用ＬＳＩ５１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示装置５３は、レベルシフタ５２からの内部制御信号に従って画像を表示する。
【０００５】
図１８は、レベルシフタ５２の構成を示す回路図である。図１８において、このレベルシフタ５２は、ＰチャネルＭＯＳトランジスタ５４，５５およびＮチャネルＭＯＳトランジスタ５６，５７を含む。ＰチャネルＭＯＳトランジスタ５４，５５は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ５１と出力ノードＮ５４，Ｎ５５との間に接続され、それらのゲートはそれぞれ出力ノードＮ５５，Ｎ５４に接続される。ＮチャネルＭＯＳトランジスタ５６，５７は、それぞれ出力ノードＮ５４，Ｎ５５と接地電位ＧＮＤのノードとの間に接続され、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを受ける。
【０００６】
今、入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされているものとする。このとき、ＭＯＳトランジスタ５４，５７が導通し、ＭＯＳトランジスタ５５，５６が非導通になっている。
【０００７】
この状態で、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯＳトランジスタ５６が導通して出力ノードＮ５４の電位が低下する。出力ノードＮ５４の電位が、電源電位ＶＣＣからＰチャネルＭＯＳトランジスタ５５のしきい値電圧の絶対値を減算した電位よりも低くなると、ＰチャネルＭＯＳトランジスタ５５が導通し始め、出力ノードＮ５５の電位が上昇し始める。出力ノードＮ５５の電位が上昇し始めると、ＰチャネルＭＯＳトランジスタ５４のソース−ゲート間の電圧が小さくなってＰチャネルＭＯＳトランジスタ５４の導通抵抗値が高くなり、出力ノードＮ５４の電位がさらに低下する。したがって、回路は正帰還的に動作し、出力ノードＶＯ，／ＶＯがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）になってレベル変換動作が完了する。
【０００８】
図１９は、従来の他のレベルシフタ６０の構成を示す回路図である。図１９を参照して、このレベルシフタ６０が図１８のレベルシフタ５２と異なる点は、ＰチャネルＭＯＳトランジスタ６１，６２が追加されている点である。ＰチャネルＭＯＳトランジスタ６１は、ＰチャネルＭＯＳトランジスタ５４のドレインと出力ノードＮ５４との間に介挿され、そのゲートは入力信号ＶＩを受ける。ＰチャネルＭＯＳトランジスタ６２は、ＰチャネルＭＯＳトランジスタ５５のドレインと出力ノードＮ５５との間に介挿され、そのゲートは入力信号／ＶＩを受ける。
【０００９】
このレベルシフタ６０では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ＰチャネルＭＯＳトランジスタ６１が導通状態から非導通状態になり、電源電位ＶＣＣのノードＮ５１から出力ノードＮ５４に流れる電流が低減されるので、出力ノードＮ５４の電位が低下しやすくなる。この結果、ＰチャネルＭＯＳトランジスタ５５が導通して出力ノードＮ５５の電位が上昇しやすくなるので、図１８のレベルシフタ５２よりも動作マージンが大きくなる。
【００１０】
このように、従来のレベルシフタ５２，６０では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応じてＮチャネルＭＯＳトランジスタ５６が導通することが動作の前提となる。ＮチャネルＭＯＳトランジスタ５６が導通するためには、ＮチャネルＭＯＳトランジスタ５６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３Ｖ）以下である必要がある。
【００１１】
一般的な半導体ＬＳＩではトランジスタのしきい値電圧を３Ｖ以下にすることは容易であるが、液晶表示装置に含まれている低温ポリシリコンＴＦＴはしきい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧を３Ｖ以下にすることは困難である。このため、図１７で示したように、高耐圧のＭＯＳトランジスタで構成されたレベルシフタ５２または６０を制御用ＬＳＩ５１と液晶表示装置５３との間に設けて信号の論理レベルの変換を行なっている。
【００１２】
【発明が解決しようとする課題】
しかし、このようなレベルシフタ５２，６０を設けると、レベルシフタ５２，６０のコストがシステムコストに加算されることになり、システムコストの上昇を招く。
【００１３】
それゆえに、この発明の主たる目的は、入力トランジスタのしきい値電圧よりも入力信号の振幅電圧が低い場合でも正常に動作する振幅変換回路を提供することである。
【００１４】
【課題を解決するための手段および効果】
この発明に係る振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するものである。この振幅変換回路では、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の後縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とが設けられる。
【００１５】
この駆動回路は、第３のトランジスタの入力電極および第２の電極間に接続された第１の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第３のトランジスタの入力電極に接続された第１のキャパシタと、第４のトランジスタの入力電極および第２の電極間に接続された第２の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第４のトランジスタの入力電極に接続された第２のキャパシタとを含み、第１の信号およびその相補信号をそれぞれ第３および第４のトランジスタの第２の電極に与える。したがって、第１の信号の前縁または後縁に応答して第１の信号の振幅電圧である第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えるので、第１の信号の振幅電圧が第３および第４のトランジスタのしきい値電圧よりも低い場合でも動作する。
【００１６】
また好ましくは、第１の抵抗素子は、第３のトランジスタの入力電極および第２の電極間に接続され、その入力電極が第４の電圧を受ける第５のトランジスタを含む。第２の抵抗素子は、第４のトランジスタの入力電極および第２の電極間に接続され、その入力電極が第４の電圧を受ける第６のトランジスタを含む。この場合は、第１および第２の抵抗素子の占有面積が小さくて済む。
【００１７】
また好ましくは、第５および第６のトランジスタは第２の導電形式であり、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００１８】
また好ましくは、第１の抵抗素子は、第３のトランジスタの入力電極および第２の電極間に接続された第５のトランジスタを含む。第２の抵抗素子は、第４のトランジスタの入力電極および第２の電極間に接続された第６のトランジスタを含む。駆動回路は、さらに、第１の信号の前縁に応答して第５のトランジスタの抵抗値をパルス的に高くし、第１の信号の後縁に応答して第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む。この場合は、第３および第４のトランジスタの入力電極の電位低下を緩やかにすることができる。
【００１９】
また好ましくは、第５および第６のトランジスタは第２の導電形式である。パルス発生回路は、第２の電圧と同極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ降圧される。
【００２０】
また好ましくは、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００２１】
また好ましくは、第５および第６のトランジスタは第１の導電形式である。パルス発生回路は、第２の電圧と逆極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ昇圧される。
【００２２】
また好ましくは、駆動回路は、さらに、第３のトランジスタの第２の電極および入力電極間に接続された第１のダイオード素子と、第４のトランジスタの第２の電極および入力電極間に接続された第２のダイオード素子とを含む。この場合は、第３または第４のトランジスタの入力電極を第１の電圧に迅速に充電することができる。
【００２３】
また、この発明に係る他の振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するものである。この振幅変換回路では、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の後縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とが設けられる。この駆動回路は、第３のトランジスタの第２の電極と基準電圧のノードとの間に接続された第１の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第３のトランジスタの第２の電極に接続された第１のキャパシタと、第４のトランジスタの第２の電極と基準電圧のノードとの間に接続された第２の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第４のトランジスタの第２の電極に接続された第２のキャパシタとを含み、第１の信号およびその相補信号をそれぞれ第４および第３のトランジスタの入力電極に与える。したがって、第１の信号の前縁または後縁に応答して第１の信号の振幅電圧である第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えるので、第１の信号の振幅電圧が第３および第４のトランジスタのしきい値電圧よりも低い場合でも動作する。
【００２４】
また好ましくは、第１の抵抗素子は、第３のトランジスタの第２の電極と基準電圧のノードとの間に接続された第５のトランジスタを含む。第２の抵抗素子は、第２のトランジスタの第２の電極と基準電圧のノードとの間に接続された第６のトランジスタを含む。駆動回路は、さらに、第１の信号の前縁に応答して第５のトランジスタの抵抗値をパルス的に高くし、第１の信号の後縁に応答して第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む。この場合は、第３および第４のトランジスタの入力電極の電圧上昇を緩やかにすることができる。
【００２５】
また好ましくは、第５および第６のトランジスタは第２の導電形式である。パルス発生回路は、第２の電圧と同極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ降圧される。
【００２６】
また好ましくは、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００２７】
また好ましくは、さらに、第１および第２の出力ノードの電位をラッチするためのラッチ回路が設けられる。この場合は、第１および第２の出力ノードの電位を安定に保持することができる。
【００２８】
また好ましくは、ラッチ回路は、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ第１の信号およびその相補信号を受け、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む。この場合は、ラッチ回路を容易に構成することができる。
【００２９】
また好ましくは、ラッチ回路は、それぞれ第１および第２の出力ノードと基準電圧のノードとの間に接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む。この場合は、第１の信号およびその相補信号の駆動力が小さくて済む。
【００３０】
また好ましくは、さらに、第１のトランジスタの第２の電極と第１の出力ノードとの間に介挿され、その入力電極が第３のトランジスタの入力電極に接続された第１の導電形式の第５のトランジスタと、第２のトランジスタの第２の電極と第２の出力ノードとの間に介挿され、その入力電極が第４のトランジスタの入力電極に接続された第１の導電形式の第６のトランジスタとが設けられる。この場合は、第２の電圧のノードから第１および第２の出力ノードに流れる電流を小さくすることができ、消費電流の低減化を図ることができる。
【００３１】
また好ましくは、第１〜第４のトランジスタは薄膜トランジスタである。この発明は、この場合に特に有効である。
【００３２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【００３３】
図１において、この携帯電話機は、ＭＯＳＴ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００３４】
制御用ＬＳＩ１は、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ３は、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００３５】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１０、抵抗素子１１，１２およびキャパシタ１３，１４を含む。Ｐ型ＴＦＴ５，６は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１と出力ノードＮ５，Ｎ６との間に接続され、それらのゲートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出力ノードＮ５，Ｎ６に現われる信号は、それぞれ、このレベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型ＴＦＴ７は、出力ノードＮ５と入力ノードＮ１１との間に接続され、そのゲートは出力ノードＮ６に接続される。Ｎ型ＴＦＴ８は、出力ノードＮ６と入力ノードＮ１２との間に接続され、そのゲートは出力ノードＮ５に接続される。入力ノードＮ１１，Ｎ１２は、それぞれ入力信号ＶＩ，／ＶＩを受ける。Ｐ型ＴＦＴ５，６およびＮ型ＴＦＴ７，８は、出力ノードＮ５，Ｎ６のレベルをラッチするためのラッチ回路を構成する。
【００３６】
Ｎ型ＴＦＴ９は、入力ノードＮ１１と出力ノードＮ５との間に接続され、そのゲートはノードＮ９に接続される。Ｎ型ＴＦＴ１０は、入力ノードＮ１１と出力ノードＮ６との間に接続され、そのゲートはノードＮ１０に接続される。抵抗素子１１はノードＮ９とＮ１１の間に接続され、抵抗素子１２はノードＮ１０とＮ１２の間に接続される。キャパシタ１３は入力ノードＮ１３とノードＮ９との間に接続され、キャパシタ１４は入力ノードＮ１４とノードＮ１０との間に接続される。入力ノードＮ１３，Ｎ１４は、それぞれ入力信号／ＶＩ，ＶＩを受ける。抵抗素子１１およびキャパシタ１３は昇圧回路を構成し、抵抗素子１２およびキャパシタ１４は昇圧回路を構成する。
【００３７】
図３は、図２に示したレベルシフタ３の動作を示すタイムチャートである。図３を参照して、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。このとき、ノードＮ９は抵抗素子１１によって入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は抵抗素子１２によって入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００３８】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。このときの電位上昇分は、キャパシタ１３の容量値とノードＮ９の寄生容量（図示せず）の容量値との比でほぼ決まる。キャパシタ１３が容量値をノードＮ９の寄生容量の容量値よりも十分大きな値に設定すると、ノードＮ９は入力信号ＶＩ，／ＶＩの振幅電圧（３Ｖ）の２倍の６Ｖ近くまで上昇する。
【００３９】
一方、入力信号ＶＩは／ＶＩと同時に「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるので、ノードＮ９の電荷が抵抗素子１１を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。ここで、抵抗素子１１の抵抗値を適切に設定することにより、ノードＮ９の電位を所定時間だけ３Ｖ以上の所定電位に保持させることができる。ノードＮ９の電位が所定電位になるとＮ型ＴＦＴ９が導通し、出力ノードＮ５の電位が低下する。出力ノードＮ５の電位が低下すると、Ｐ型ＴＦＴ６が導通して出力ノードＮ６の電位が上昇する。これにより、Ｐ型ＴＦＴ５が非導通になるとともに、Ｎ型ＴＦＴ７が導通し、出力ノードＮ５の電位が急速に「Ｌ」レベル（０Ｖ）に低下する。
【００４０】
一方、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）への電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖから−３Ｖ近くまで低下する。しかし、Ｎ型ＴＦＴ１０は既に非導通になっているので、回路動作への影響はない。
【００４１】
以上の結果、出力信号ＶＯが「Ｈ」レベル（７．５Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに出力信号／ＶＯが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（７．５Ｖ）に立上げられ、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００４２】
ノードＮ９，Ｎ１０の電位は、それぞれ抵抗素子１１，１２によって時間の経過とともにそれぞれ入力信号ＶＩ，／ＶＩのレベルにシフトされる。時刻ｔ２では、ノードＮ９，Ｎ１０の電位は、それぞれ入力信号ＶＩ，／ＶＩのレベルになっている。時刻ｔ２において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、上記と逆の電位関係で回路が動作する。
【００４３】
この実施の形態１では、入力信号ＶＩの立下がりエッジに応答して入力信号ＶＩの振幅電圧（３Ｖ）よりも高い電圧（約６Ｖ）を生成してＮ型ＴＦＴ９のゲート−ソース間に与えるので、入力信号ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦＴ９のしきい値電圧よりも低い場合でもレベルシフタ３が動作する。したがって、図１に示したように、レベルシフタ３と液晶表示部４を１つの液晶表示装置２（ＴＦＴ型集積回路）にすることができる。よって、レベルシフタ５２と液晶表示装置５３とを別個に設ける必要があった従来に比べ、部品数が少なくて済み、システムコストが低くなる。
【００４４】
また、動作の途中で過渡的に電源電流が流れるが、出力ノードＮ５，Ｎ６のレベルが決まった後はＴＦＴ５，８，１０またはＴＦＴ６，７，９が非導通になるので、電源電位ＶＣＣのノードＮ１から入力ノードＮ１１〜Ｎ１４への直流電流は流れない。したがって、回路の消費電力も極めて小さくなる。
【００４５】
なお、この実施の形態１では、ＴＦＴ５〜１０を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振幅がＭＯＳトランジスタのしきい値電圧よりも小さい場合でも動作する。
【００４６】
また、この実施の形態１では、絶縁ゲート型電界効果トランジスタであるＴＦＴを用いたが、他の形式の電界効果トランジスタを用いてもよいことは言うまでもない。
【００４７】
以下、この実施の形態１の種々の変更例について説明する。図４のレベルシフタ１５では、Ｎ型ＴＦＴ７，８のソースが接地される。この変更例では、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ１１，Ｎ１２に流さずに接地電位ＧＮＤのラインに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくて済む。
【００４８】
図５のレベルシフタ１６が図２のレベルシフタ３と異なる点は、Ｐ型ＴＦＴ１７，１８が追加されている点である。Ｐ型ＴＦＴ１７は、Ｐ型ＴＦＴ５のドレインとノードＮ５との間に介挿され、そのゲートはノードＮ９に接続される。Ｐ型ＴＦＴ１８は、Ｐ型ＴＦＴ６のドレインとノードＮ６との間に介挿され、そのゲートはノードＮ１０に接続される。この変更例では、たとえば、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたときに（図３の時刻ｔ１参照）、Ｐ型ＴＦＴ１７が導通状態から非導通状態に変化し、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に流入する電流を抑制するので、出力ノードＮ５の電位が低下しやすくなる。この結果、Ｐ型ＴＦＴ６が迅速に導通してノードＮ６の電位が上昇しやすくなる。また、上述のように、Ｐ型ＴＦＴ１７，１８が非導通になることによって電源電位ＶＣＣのノードＮ１から出力ノードＮ５，Ｎ６に流入する電流が抑制されるので、消費電力が小さくて済む。
【００４９】
図６のレベルシフタ２０が図２のレベルシフタ３と異なる点は、抵抗素子１１，１２がそれぞれＮ型ＴＦＴ２１，２２で置換されている点である。Ｎ型ＴＦＴ２１は、ノードＮ９とＮ１１の間に接続され、そのゲートは電源電位ＶＣＣを受ける。Ｎ型ＴＦＴ２２は、ノードＮ１０とＮ１２の間に接続され、そのゲートは電源電位ＶＣＣを受ける。Ｎ型ＴＦＴ２１，２２の各々は、等価的に抵抗素子の働きをする。図２の抵抗素子１１，１２に比べて単位寸法当りの抵抗値が高いので、抵抗素子としての占有面積が小さくなる。なお、Ｎ型ＴＦＴ２１，２２の各々をＰ型ＴＦＴで置換してもよい。ただし、この場合はＰ型ＴＦＴのゲートに負電圧（−７．５Ｖ）を与える必要がある。
【００５０】
図７のレベルシフタ２３が図５のレベルシフタ１６と異なる点は、抵抗素子１１，１２がそれぞれＮ型ＴＦＴ２１，２２で置換されている点である。したがって、この変更例では、図５の変更例と図６の変更例の両方の効果を有する。
【００５１】
図８のレベルシフタ２５は、図５のレベルシフタ１６にダイオード素子２６，２７を追加したものである。ダイオード素子２６はノードＮ１１とＮ９の間に接続され、ダイオード素子２７はノードＮ１２とＮ１４の間に接続される。ダイオード素子２６は、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたとき、ノードＮ９の「Ｈ」レベル（３Ｖ）への上昇を速くする（図３参照）。これにより、次に入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたときにノードＮ９の「Ｈ」レベル（３Ｖ）への立上がりが速くなり、Ｎ型ＴＦＴ９は迅速に導通する。ダイオード素子２７は、Ｎ型ＴＦＴ１０に対してダイオード素子２６と同じ働きをする。したがって、この変更例では、入力信号ＶＩ，／ＶＩのレベル変化に対する出力信号ＶＯ，／ＶＯのレベル変化が速くなる。
【００５２】
［実施の形態２］
図９は、この発明の実施の形態２によるレベルシフタ３０の構成を示す回路図であって、図７と対比される図である。図９を参照して、このレベルシフタ３０が図７のレベルシフタ２３と異なる点は、抵抗素子３１，３２およびキャパシタ３３，３４が追加されている点である。抵抗素子３１は電源電位ＶＣＣのノードＮ１とＮ型ＴＦＴ２１のゲート（ノードＮ２１）との間に介挿され、抵抗素子３２はノードＮ１とＮ型ＴＦＴ２２のゲート（ノードＮ２２）との間に介挿される。キャパシタ３３はノードＮ１１とＮ２１の間に接続され、キャパシタ３４はノードＮ１２とＮ２２の間に接続される。
【００５３】
図１０は、レベルシフタ３０の動作を示すタイムチャートである。図１０において、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ２１，Ｎ２２はそれぞれ抵抗素子３１，３２を介して電源電位ＶＣＣ（７．５Ｖ）を受けているので、Ｎ型ＴＦＴ２１，２２は導通している。したがって、ノードＮ９は入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１６およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０，１７は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，１６を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００５４】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。同時に、入力信号ＶＩの電位変化がキャパシタ３３を介してノードＮ２９に伝達され、ノードＮ２１の電位は３Ｖ程度低下する。ノードＮ２１の電位が低下するとノードＮ１から抵抗素子３１を介してノードＮ２１に電力が流入し、ノードＮ２１が電源電位ＶＣＣ（７．５Ｖ）に戻る。ノードＮ２１が７．５Ｖよりも低下している期間はＮ型ＴＦＴ２１の抵抗値は高くなる。
【００５５】
また、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ９の電荷がＮ型ＴＦＴ２１を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。
【００５６】
このとき、Ｎ型ＴＦＴ２１の抵抗値は所定時間だけ比較的高くなるので、ノードＮ１のレベル低下が図７のレベルシフタ２３に比べて緩やかになる。これにより、Ｎ型ＴＦＴ９の導通時間が長くなりノードＮ５の電位低下が容易になる。
【００５７】
他方、ノードＮ１０側では、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖ以下の電位に低下する。同時に、入力信号／ＶＩの電位変化がキャパシタ３４を介してノードＮ２２に伝達され、ノードＮ２２の電位は３Ｖ程度上昇する。ノードＮ２２の電位が上昇するとノードＮ２２から抵抗素子３２を介してノードＮ２１に電流が流出し、ノードＮ２２が電源電位ＶＣＣ（７．５Ｖ）に戻る。ノードＮ２２の電位が７．５Ｖよりも高い期間はＮ型ＴＦＴ２２の抵抗値は低くなる。
【００５８】
また、時刻ｔ１において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ１２からＮ型ＴＦＴ２２を介してノードＮ１０に電流が流入する。したがって、ノードＮ１０の電位は、０Ｖから低下してピーク値に達した後、３Ｖまで徐々に上昇する。
【００５９】
このとき、Ｎ型ＴＦＴ２２の抵抗値が所定時間だけ比較的低くなるので、ノードＮ１０のレベル上昇が図７のレベルシフタ２３に比べて速くなる。これにより、次の時刻ｔ２におけるノードＮ１０の昇圧を容易に行なうことができる。
【００６０】
以上より、このレベルシフタ３０の動作マージンはレベルシフタ２３の動作マージンよりも大きくなる。
【００６１】
なお、この実施の形態２では、抵抗素子３１，３２の一方電極を電源電位ＶＣＣ（７．５Ｖ）のノードＮ１に接続したが、電源電位ＶＣＣとは異なる正の電源電位のノードに接続してもよい。
【００６２】
また、抵抗素子３１，３２の各々をＮ型ＴＦＴまたはＰ型ＴＦＴで構成してもよい。Ｎ型ＴＦＴのゲートには電源電位ＶＣＣよりも高い正電位を与え、Ｐ型ＴＦＴのゲートには電源電位ＶＣＣよりも低い電位を与えるとよい。また、Ｐ型ＴＦＴ１６，１７を削除してもよい。
【００６３】
［実施の形態３］
図１１は、この発明の実施の形態３によるレベルシフタ３５の構成を示す回路図であって、図９と対比される図である。図１１を参照して、このレベルシフタ３５が図９のレベルシフタ３０と異なる点は、Ｎ型ＴＦＴ２１，２２がＰ型ＴＦＴ３６，３７で置換されている点である。Ｐ型ＴＦＴ３６は、ノードＮ９とＮ１１の間に接続され、そのゲートはノードＮ２１に接続される。Ｐ型ＴＦＴ３７は、ノードＮ１０とＮ１２の間に接続され、そのゲートはノードＮ２２に接続される。
【００６４】
また、抵抗素子３１は、ノードＮ２１と負の電源電位−ＶＣＣ（−７．５Ｖ）のノードＮ３１との間に接続される。抵抗素子３２は、ノードＮ２２と負の電源電位−ＶＣＣ（−７．５Ｖ）のノードＮ３２との間に接続される。キャパシタ３３はノードＮ１３とＮ２１の間に接続され、キャパシタ３４はノードＮ１４とＮ２２の間に接続される。
【００６５】
図１２は、レベルシフタ３５の動作を示すタイムチャートである。図１２において、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ２１，Ｎ２２はそれぞれ抵抗素子３１，３２を介して負の電源電位−ＶＣＣ（−７．５Ｖ）を受けているので、Ｐ型ＴＦＴ３６，３７は導通している。したがって、ノードＮ９は入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１６およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０，１７は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，１６を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００６６】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。同時に、入力信号／ＶＩの電位変化がキャパシタ３３を介してノードＮ２１に伝達され、ノードＮ２１の電位は３Ｖ程度上昇する。ノードＮ２１の電位が上昇するとノードＮ２１から抵抗素子３１を介してノードＮ３１に電流が流出し、ノードＮ２１は負の電源電位−ＶＣＣ（−７．５Ｖ）に戻る。ノードＮ２１の電位が−７．５Ｖよりも高い期間はＰ型ＴＦＴ３６の抵抗値は高くなる。
【００６７】
また、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ９の電荷がＰ型ＴＦＴ３６を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。
【００６８】
このとき、Ｐ型ＴＦＴ３６の抵抗値が所定時間だけ比較的高くなるので、ノードＮ９のレベル低下が図７のレベルシフタ２３に比べて緩やかになる。これにより、Ｎ型ＴＦＴ９の導通時間が長くなりノードＮ５の電位低下が容易になる。
【００６９】
他方、ノードＮ１０側では、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号ＶＩの電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖ以下の電位に低下する。同時に入力信号ＶＩの電位変化がキャパシタ３４を介してノードＮ２２に伝達され、ノードＮ２２の電位は３Ｖ程度低下する。ノードＮ２２の電位が低下するとノードＮ３２から抵抗素子３２を介してノードＮ２０に電流が流入し、ノードＮ２２が負の電源電位−ＶＣＣ（−７．５Ｖ）に戻る。ノードＮ２２の電位が−７．５Ｖよりも低い期間はＰ型ＴＦＴ３７の抵抗値は低くなる。
【００７０】
また、時刻ｔ１において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ１２からＰ型ＴＦＴ３７を介してノードＮ１０に電流が流入する。したがって、ノードＮ１０の電位は、０Ｖから低下してピーク値に達した後、３Ｖまで徐々に上昇する。
【００７１】
このとき、Ｐ型ＴＦＴ３７の抵抗値が所定時間だけ比較的低くなるので、ノードＮ１０のレベル上昇は図７のレベルシフタ２３に比べて早くなる。これにより、次の時刻ｔ２におけるノードＮ１０の昇圧を容易に行なうことができる。
【００７２】
以上より、このレベルシフタ３５の動作マージンはレベルシフタ２３の動作マージンよりも大きくなる。
【００７３】
なお、抵抗素子３１，３２の各々をＮ型ＴＦＴまたはＰ型ＴＦＴで構成してもよい。Ｎ型ＴＦＴのゲートには正の電源電位ＶＣＣよりも高い電位を与え、Ｐ型ＴＦＴのゲートには負の電源電位−ＶＣＣよりも低い負電位を与えるとよい。また、Ｐ型ＴＦＴ１６，１７を削除してもよい。
【００７４】
［実施の形態４］
図１３は、この発明の実施の形態４によるレベルシフタ４０の構成を示す回路図であって、図５と対比される図である。
【００７５】
図１３において、このレベルシフタ４０が図５のレベルシフタ１６と異なる点は、Ｎ型ＴＦＴ７，８のソースがともに接地され、抵抗素子１１，１２およびキャパシタ１３，１４が抵抗素子４１，４２およびキャパシタ４３，４４で置換されている点である。
【００７６】
キャパシタ４３は入力ノードＮ１１とＮ型ＴＦＴ９のソース（ノードＮ４１）との間に接続され、キャパシタ４４は入力ノードＮ１２とＮ型ＴＦＴ１０のソース（ノードＮ４２）との間に接続される。抵抗素子４１，４２は、それぞれノードＮ４１，Ｎ４２と接地電位ＧＮＤのラインとの間に接続される。入力信号／ＶＩはＴＦＴ９，１７のゲートに直接与えられ、入力信号ＶＩはＴＦＴ１０，１８のゲートに直接与えられる。
【００７７】
図１４は、レベルシフタ４０の動作を示すタイムチャートである。図１４を参照して、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ４１，Ｎ４２は、抵抗素子４１，４２によって接地電位ＧＮＤにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１７およびＮ型ＴＦＴ８，１０が導通し、他のＴＦＴ６，７，９，１８は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，７を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して接地電位ＧＮＤ（０Ｖ）を受けている。
【００７８】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号ＶＩの電位変化がキャパシタ４３を介してノードＮ４１に伝達され、ノードＮ４１は接地電位ＧＮＤ（０Ｖ）以下の電位に低下する。電位の低下分は、キャパシタ４３の容量値とノードＮ４１の寄生容量（図示せず）の容量値との比で決まる。キャパシタ４３の容量値を寄生容量の容量値よりも十分大きな値に設定すると、ノードＮ４１の電位は入力信号ＶＩの振幅電圧分だけ低下し、−３Ｖまで低下する。
【００７９】
ノードＮ４１の電位が約−３Ｖまで低下すると、接地電位ＧＮＤのラインから抵抗素子４１を介してノードＮ４１に電流が流入する。したがって、ノードＮ４１の電位は、０Ｖから低下してピーク値に達した後、０Ｖまで徐々に上昇する。ここで、抵抗素子４１の抵抗値を適切に設定することにより、ノードＮ４１の電位を所定時間だけ０Ｖ以下の所定電位に保持させることができる。
【００８０】
ノードＮ４１が所定電位になると、Ｎ型ＴＦＴ９のゲート−ソース間の電圧が３Ｖ〜６Ｖになり、Ｎ型ＴＦＴ９が導通してノードＮ５の電位が低下する。ノードＮ５の電位が低下すると、Ｐ型ＴＦＴ６が導通してノードＮ６の電位が上昇する。このように、Ｐ型ＴＦＴ５が非導通になるとともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位が急速に「Ｌ」レベル（０Ｖ）に低下する。
【００８１】
一方、入力信号／ＶＩの「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）への電位変化がキャパシタ４４を介してノードＮ４２に伝達され、ノードＮ４２の電位は０Ｖから３Ｖ近くまで上昇する。しかし、Ｎ型ＴＦＴ１０は既に非導通になっているので、回路動作への影響はない。
【００８２】
以上の結果、出力信号ＶＯが「Ｈ」レベル（７．５Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに出力信号／ＶＯが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（７．５Ｖ）に立上げられ、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００８３】
ノードＮ４１，Ｎ４２の電位は、それぞれ、抵抗素子４１，４２によって時間の経過とともにそれぞれ接地電位ＧＮＤに近づき、時刻ｔ２ではノードＮ４１，Ｎ４２の電位はほぼ接地電位ＧＮＤになっている。時刻ｔ２において、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、上記と逆の電位関係で回路が動作する。
【００８４】
この実施の形態４でも、実施の形態１と同じ効果が得られる。
なお図１５に示すように、実施の形態２に従って、抵抗素子４１，４２をそれぞれＮ型ＴＦＴ２１，２２で置換し、Ｎ型ＴＦＴ２１，２２のゲート（ノードＮ２１，Ｎ２２）とノードＮ１との間にそれぞれ抵抗素子３１，３２を接続し、ノードＮ１１，Ｎ１２とノードＮ２１，Ｎ２２との間にそれぞれキャパシタ３３，３４を接続してもよい。図１６に示すように、時刻ｔ１において入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ２１の電位が約３Ｖ低下し、所定時間だけ電源電位ＶＣＣ（７．５Ｖ）よりも低くなる。ノードＮ２１の電位が７．５Ｖよりも低くなると、Ｎ型ＴＦＴ２１の抵抗値は高くなる。したがって、ノードＮ４１のレベル上昇が図１３のレベルシフタ４０よりも緩やかになり、出力ノードＮ５を「Ｌ」レベルに引下げやすくなる。また、時刻ｔ１において入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ２２の電位が約３Ｖ上昇し、所定時間だけ電源電位ＶＣＣ（７．５Ｖ）よりも高くなる。ノードＮ２１の電位が７．５Ｖよりも高くなると、Ｎ型ＴＦＴ２２の抵抗値が低くなる。したがって、ノードＮ４２のレベル低下が図１３のレベルシフタ４０よりも早くなり、次の時刻ｔ２におけるノードＮ４２の降圧動作を容易に行なうことができる。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による携帯電話機の画像表示に関連する部分を示すブロック図である。
【図２】 図１に示したレベルシフタの構成を示す回路図である。
【図３】 図２に示したレベルシフタの動作を示すタイムチャートである。
【図４】 実施の形態１の変更例を示す回路図である。
【図５】 実施の形態１の他の変更例を示す回路図である。
【図６】 実施の形態１のさらに他の変更例を示す回路図である。
【図７】 実施の形態１のさらに他の変更例を示す回路図である。
【図８】 実施の形態１のさらに他の変更例を示す回路図である。
【図９】 この発明の実施の形態２によるレベルシフタの構成を示す回路図である。
【図１０】 図９に示したレベルシフタの動作を示すタイムチャートである。
【図１１】 この発明の実施の形態３によるレベルシフタの構成を示す回路図である。
【図１２】 図１１に示したレベルシフタの動作を示すタイムチャートである。
【図１３】 この発明の実施の形態４によるレベルシフタの構成を示す回路図である。
【図１４】 図１３に示したレベルシフタの動作を示すタイムチャートである。
【図１５】 実施の形態４の変更例を示す回路図である。
【図１６】 図１５に示したレベルシフタの動作を示すタイムチャートである。
【図１７】 従来の携帯電話機の画像表示に関連する部分を示すブロック図である。
【図１８】 図１７に示したレベルシフタの構成を示す回路図である。
【図１９】 従来の他のレベルシフタの構成を示す回路図である。
【発明の属する技術分野】
この発明は振幅変換回路に関し、特に、信号の振幅を変換するための振幅変換回路に関する。
【０００２】
【従来の技術】
図１７は、従来の携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【０００３】
図１７において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ５１と、ＭＯＳＴ型集積回路であるレベルシフタ５２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置５３とを備える。
【０００４】
制御用ＬＳＩ５１は、液晶表示装置５３用の制御信号を生成する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ５２は、制御用ＬＳＩ５１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示装置５３は、レベルシフタ５２からの内部制御信号に従って画像を表示する。
【０００５】
図１８は、レベルシフタ５２の構成を示す回路図である。図１８において、このレベルシフタ５２は、ＰチャネルＭＯＳトランジスタ５４，５５およびＮチャネルＭＯＳトランジスタ５６，５７を含む。ＰチャネルＭＯＳトランジスタ５４，５５は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ５１と出力ノードＮ５４，Ｎ５５との間に接続され、それらのゲートはそれぞれ出力ノードＮ５５，Ｎ５４に接続される。ＮチャネルＭＯＳトランジスタ５６，５７は、それぞれ出力ノードＮ５４，Ｎ５５と接地電位ＧＮＤのノードとの間に接続され、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを受ける。
【０００６】
今、入力信号ＶＩ，／ＶＩがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされているものとする。このとき、ＭＯＳトランジスタ５４，５７が導通し、ＭＯＳトランジスタ５５，５６が非導通になっている。
【０００７】
この状態で、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯＳトランジスタ５６が導通して出力ノードＮ５４の電位が低下する。出力ノードＮ５４の電位が、電源電位ＶＣＣからＰチャネルＭＯＳトランジスタ５５のしきい値電圧の絶対値を減算した電位よりも低くなると、ＰチャネルＭＯＳトランジスタ５５が導通し始め、出力ノードＮ５５の電位が上昇し始める。出力ノードＮ５５の電位が上昇し始めると、ＰチャネルＭＯＳトランジスタ５４のソース−ゲート間の電圧が小さくなってＰチャネルＭＯＳトランジスタ５４の導通抵抗値が高くなり、出力ノードＮ５４の電位がさらに低下する。したがって、回路は正帰還的に動作し、出力ノードＶＯ，／ＶＯがそれぞれ「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）になってレベル変換動作が完了する。
【０００８】
図１９は、従来の他のレベルシフタ６０の構成を示す回路図である。図１９を参照して、このレベルシフタ６０が図１８のレベルシフタ５２と異なる点は、ＰチャネルＭＯＳトランジスタ６１，６２が追加されている点である。ＰチャネルＭＯＳトランジスタ６１は、ＰチャネルＭＯＳトランジスタ５４のドレインと出力ノードＮ５４との間に介挿され、そのゲートは入力信号ＶＩを受ける。ＰチャネルＭＯＳトランジスタ６２は、ＰチャネルＭＯＳトランジスタ５５のドレインと出力ノードＮ５５との間に介挿され、そのゲートは入力信号／ＶＩを受ける。
【０００９】
このレベルシフタ６０では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ＰチャネルＭＯＳトランジスタ６１が導通状態から非導通状態になり、電源電位ＶＣＣのノードＮ５１から出力ノードＮ５４に流れる電流が低減されるので、出力ノードＮ５４の電位が低下しやすくなる。この結果、ＰチャネルＭＯＳトランジスタ５５が導通して出力ノードＮ５５の電位が上昇しやすくなるので、図１８のレベルシフタ５２よりも動作マージンが大きくなる。
【００１０】
このように、従来のレベルシフタ５２，６０では、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応じてＮチャネルＭＯＳトランジスタ５６が導通することが動作の前提となる。ＮチャネルＭＯＳトランジスタ５６が導通するためには、ＮチャネルＭＯＳトランジスタ５６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３Ｖ）以下である必要がある。
【００１１】
一般的な半導体ＬＳＩではトランジスタのしきい値電圧を３Ｖ以下にすることは容易であるが、液晶表示装置に含まれている低温ポリシリコンＴＦＴはしきい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧を３Ｖ以下にすることは困難である。このため、図１７で示したように、高耐圧のＭＯＳトランジスタで構成されたレベルシフタ５２または６０を制御用ＬＳＩ５１と液晶表示装置５３との間に設けて信号の論理レベルの変換を行なっている。
【００１２】
【発明が解決しようとする課題】
しかし、このようなレベルシフタ５２，６０を設けると、レベルシフタ５２，６０のコストがシステムコストに加算されることになり、システムコストの上昇を招く。
【００１３】
それゆえに、この発明の主たる目的は、入力トランジスタのしきい値電圧よりも入力信号の振幅電圧が低い場合でも正常に動作する振幅変換回路を提供することである。
【００１４】
【課題を解決するための手段および効果】
この発明に係る振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するものである。この振幅変換回路では、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の後縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とが設けられる。
【００１５】
この駆動回路は、第３のトランジスタの入力電極および第２の電極間に接続された第１の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第３のトランジスタの入力電極に接続された第１のキャパシタと、第４のトランジスタの入力電極および第２の電極間に接続された第２の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第４のトランジスタの入力電極に接続された第２のキャパシタとを含み、第１の信号およびその相補信号をそれぞれ第３および第４のトランジスタの第２の電極に与える。したがって、第１の信号の前縁または後縁に応答して第１の信号の振幅電圧である第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えるので、第１の信号の振幅電圧が第３および第４のトランジスタのしきい値電圧よりも低い場合でも動作する。
【００１６】
また好ましくは、第１の抵抗素子は、第３のトランジスタの入力電極および第２の電極間に接続され、その入力電極が第４の電圧を受ける第５のトランジスタを含む。第２の抵抗素子は、第４のトランジスタの入力電極および第２の電極間に接続され、その入力電極が第４の電圧を受ける第６のトランジスタを含む。この場合は、第１および第２の抵抗素子の占有面積が小さくて済む。
【００１７】
また好ましくは、第５および第６のトランジスタは第２の導電形式であり、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００１８】
また好ましくは、第１の抵抗素子は、第３のトランジスタの入力電極および第２の電極間に接続された第５のトランジスタを含む。第２の抵抗素子は、第４のトランジスタの入力電極および第２の電極間に接続された第６のトランジスタを含む。駆動回路は、さらに、第１の信号の前縁に応答して第５のトランジスタの抵抗値をパルス的に高くし、第１の信号の後縁に応答して第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む。この場合は、第３および第４のトランジスタの入力電極の電位低下を緩やかにすることができる。
【００１９】
また好ましくは、第５および第６のトランジスタは第２の導電形式である。パルス発生回路は、第２の電圧と同極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ降圧される。
【００２０】
また好ましくは、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００２１】
また好ましくは、第５および第６のトランジスタは第１の導電形式である。パルス発生回路は、第２の電圧と逆極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ昇圧される。
【００２２】
また好ましくは、駆動回路は、さらに、第３のトランジスタの第２の電極および入力電極間に接続された第１のダイオード素子と、第４のトランジスタの第２の電極および入力電極間に接続された第２のダイオード素子とを含む。この場合は、第３または第４のトランジスタの入力電極を第１の電圧に迅速に充電することができる。
【００２３】
また、この発明に係る他の振幅変換回路は、その振幅が第１の電圧である第１の信号を、その振幅が第１の電圧よりも高い第２の電圧である第２の信号に変換するものである。この振幅変換回路では、それらの第１の電極がともに第２の電圧を受け、それらの第２の電極が第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタと、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタと、第１の信号およびその相補信号によって駆動され、第１の信号の前縁に応答して第１の電圧よりも高い第３の電圧を第３のトランジスタの入力電極および第２の電極間に与えて第３のトランジスタを導通させ、第１の信号の後縁に応答して第３の電圧を第４のトランジスタの入力電極および第２の電極間に与えて第４のトランジスタを導通させる駆動回路とが設けられる。この駆動回路は、第３のトランジスタの第２の電極と基準電圧のノードとの間に接続された第１の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第３のトランジスタの第２の電極に接続された第１のキャパシタと、第４のトランジスタの第２の電極と基準電圧のノードとの間に接続された第２の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第４のトランジスタの第２の電極に接続された第２のキャパシタとを含み、第１の信号およびその相補信号をそれぞれ第４および第３のトランジスタの入力電極に与える。したがって、第１の信号の前縁または後縁に応答して第１の信号の振幅電圧である第１の電圧よりも高い第３の電圧を第３または第４のトランジスタの入力電極および第２の電極間に与えるので、第１の信号の振幅電圧が第３および第４のトランジスタのしきい値電圧よりも低い場合でも動作する。
【００２４】
また好ましくは、第１の抵抗素子は、第３のトランジスタの第２の電極と基準電圧のノードとの間に接続された第５のトランジスタを含む。第２の抵抗素子は、第２のトランジスタの第２の電極と基準電圧のノードとの間に接続された第６のトランジスタを含む。駆動回路は、さらに、第１の信号の前縁に応答して第５のトランジスタの抵抗値をパルス的に高くし、第１の信号の後縁に応答して第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む。この場合は、第３および第４のトランジスタの入力電極の電圧上昇を緩やかにすることができる。
【００２５】
また好ましくは、第５および第６のトランジスタは第２の導電形式である。パルス発生回路は、第２の電圧と同極性の第４の電圧のノードと第５のトランジスタの入力電極との間に接続された第３の抵抗素子と、その一方電極が第１の信号を受け、その他方電極が第５のトランジスタの入力電極に接続された第３のキャパシタと、第４の電圧のノードと第６のトランジスタの入力電極との間に接続された第４の抵抗素子と、その一方電極が第１の信号の相補信号を受け、その他方電極が第６のトランジスタの入力電極に接続された第４のキャパシタとを含む。この場合は、第３または第４の抵抗素子を介して第４の電圧に充電された第５または第６のトランジスタの入力電極が第３または第４のキャパシタを介して第１の電圧分だけ降圧される。
【００２６】
また好ましくは、第４の電圧は第２の電圧に等しい。この場合は、電圧源の数が少なくて済む。
【００２７】
また好ましくは、さらに、第１および第２の出力ノードの電位をラッチするためのラッチ回路が設けられる。この場合は、第１および第２の出力ノードの電位を安定に保持することができる。
【００２８】
また好ましくは、ラッチ回路は、それらの第１の電極がそれぞれ第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ第１の信号およびその相補信号を受け、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む。この場合は、ラッチ回路を容易に構成することができる。
【００２９】
また好ましくは、ラッチ回路は、それぞれ第１および第２の出力ノードと基準電圧のノードとの間に接続され、それらの入力電極がそれぞれ第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む。この場合は、第１の信号およびその相補信号の駆動力が小さくて済む。
【００３０】
また好ましくは、さらに、第１のトランジスタの第２の電極と第１の出力ノードとの間に介挿され、その入力電極が第３のトランジスタの入力電極に接続された第１の導電形式の第５のトランジスタと、第２のトランジスタの第２の電極と第２の出力ノードとの間に介挿され、その入力電極が第４のトランジスタの入力電極に接続された第１の導電形式の第６のトランジスタとが設けられる。この場合は、第２の電圧のノードから第１および第２の出力ノードに流れる電流を小さくすることができ、消費電流の低減化を図ることができる。
【００３１】
また好ましくは、第１〜第４のトランジスタは薄膜トランジスタである。この発明は、この場合に特に有効である。
【００３２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。
【００３３】
図１において、この携帯電話機は、ＭＯＳＴ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００３４】
制御用ＬＳＩ１は、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号は１つとする。レベルシフタ３は、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００３５】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１０、抵抗素子１１，１２およびキャパシタ１３，１４を含む。Ｐ型ＴＦＴ５，６は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１と出力ノードＮ５，Ｎ６との間に接続され、それらのゲートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出力ノードＮ５，Ｎ６に現われる信号は、それぞれ、このレベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型ＴＦＴ７は、出力ノードＮ５と入力ノードＮ１１との間に接続され、そのゲートは出力ノードＮ６に接続される。Ｎ型ＴＦＴ８は、出力ノードＮ６と入力ノードＮ１２との間に接続され、そのゲートは出力ノードＮ５に接続される。入力ノードＮ１１，Ｎ１２は、それぞれ入力信号ＶＩ，／ＶＩを受ける。Ｐ型ＴＦＴ５，６およびＮ型ＴＦＴ７，８は、出力ノードＮ５，Ｎ６のレベルをラッチするためのラッチ回路を構成する。
【００３６】
Ｎ型ＴＦＴ９は、入力ノードＮ１１と出力ノードＮ５との間に接続され、そのゲートはノードＮ９に接続される。Ｎ型ＴＦＴ１０は、入力ノードＮ１１と出力ノードＮ６との間に接続され、そのゲートはノードＮ１０に接続される。抵抗素子１１はノードＮ９とＮ１１の間に接続され、抵抗素子１２はノードＮ１０とＮ１２の間に接続される。キャパシタ１３は入力ノードＮ１３とノードＮ９との間に接続され、キャパシタ１４は入力ノードＮ１４とノードＮ１０との間に接続される。入力ノードＮ１３，Ｎ１４は、それぞれ入力信号／ＶＩ，ＶＩを受ける。抵抗素子１１およびキャパシタ１３は昇圧回路を構成し、抵抗素子１２およびキャパシタ１４は昇圧回路を構成する。
【００３７】
図３は、図２に示したレベルシフタ３の動作を示すタイムチャートである。図３を参照して、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。このとき、ノードＮ９は抵抗素子１１によって入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は抵抗素子１２によって入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００３８】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。このときの電位上昇分は、キャパシタ１３の容量値とノードＮ９の寄生容量（図示せず）の容量値との比でほぼ決まる。キャパシタ１３が容量値をノードＮ９の寄生容量の容量値よりも十分大きな値に設定すると、ノードＮ９は入力信号ＶＩ，／ＶＩの振幅電圧（３Ｖ）の２倍の６Ｖ近くまで上昇する。
【００３９】
一方、入力信号ＶＩは／ＶＩと同時に「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるので、ノードＮ９の電荷が抵抗素子１１を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。ここで、抵抗素子１１の抵抗値を適切に設定することにより、ノードＮ９の電位を所定時間だけ３Ｖ以上の所定電位に保持させることができる。ノードＮ９の電位が所定電位になるとＮ型ＴＦＴ９が導通し、出力ノードＮ５の電位が低下する。出力ノードＮ５の電位が低下すると、Ｐ型ＴＦＴ６が導通して出力ノードＮ６の電位が上昇する。これにより、Ｐ型ＴＦＴ５が非導通になるとともに、Ｎ型ＴＦＴ７が導通し、出力ノードＮ５の電位が急速に「Ｌ」レベル（０Ｖ）に低下する。
【００４０】
一方、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）への電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖから−３Ｖ近くまで低下する。しかし、Ｎ型ＴＦＴ１０は既に非導通になっているので、回路動作への影響はない。
【００４１】
以上の結果、出力信号ＶＯが「Ｈ」レベル（７．５Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに出力信号／ＶＯが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（７．５Ｖ）に立上げられ、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００４２】
ノードＮ９，Ｎ１０の電位は、それぞれ抵抗素子１１，１２によって時間の経過とともにそれぞれ入力信号ＶＩ，／ＶＩのレベルにシフトされる。時刻ｔ２では、ノードＮ９，Ｎ１０の電位は、それぞれ入力信号ＶＩ，／ＶＩのレベルになっている。時刻ｔ２において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、上記と逆の電位関係で回路が動作する。
【００４３】
この実施の形態１では、入力信号ＶＩの立下がりエッジに応答して入力信号ＶＩの振幅電圧（３Ｖ）よりも高い電圧（約６Ｖ）を生成してＮ型ＴＦＴ９のゲート−ソース間に与えるので、入力信号ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦＴ９のしきい値電圧よりも低い場合でもレベルシフタ３が動作する。したがって、図１に示したように、レベルシフタ３と液晶表示部４を１つの液晶表示装置２（ＴＦＴ型集積回路）にすることができる。よって、レベルシフタ５２と液晶表示装置５３とを別個に設ける必要があった従来に比べ、部品数が少なくて済み、システムコストが低くなる。
【００４４】
また、動作の途中で過渡的に電源電流が流れるが、出力ノードＮ５，Ｎ６のレベルが決まった後はＴＦＴ５，８，１０またはＴＦＴ６，７，９が非導通になるので、電源電位ＶＣＣのノードＮ１から入力ノードＮ１１〜Ｎ１４への直流電流は流れない。したがって、回路の消費電力も極めて小さくなる。
【００４５】
なお、この実施の形態１では、ＴＦＴ５〜１０を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振幅がＭＯＳトランジスタのしきい値電圧よりも小さい場合でも動作する。
【００４６】
また、この実施の形態１では、絶縁ゲート型電界効果トランジスタであるＴＦＴを用いたが、他の形式の電界効果トランジスタを用いてもよいことは言うまでもない。
【００４７】
以下、この実施の形態１の種々の変更例について説明する。図４のレベルシフタ１５では、Ｎ型ＴＦＴ７，８のソースが接地される。この変更例では、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ１１，Ｎ１２に流さずに接地電位ＧＮＤのラインに流すので、入力信号ＶＩ，／ＶＩの駆動力が小さくて済む。
【００４８】
図５のレベルシフタ１６が図２のレベルシフタ３と異なる点は、Ｐ型ＴＦＴ１７，１８が追加されている点である。Ｐ型ＴＦＴ１７は、Ｐ型ＴＦＴ５のドレインとノードＮ５との間に介挿され、そのゲートはノードＮ９に接続される。Ｐ型ＴＦＴ１８は、Ｐ型ＴＦＴ６のドレインとノードＮ６との間に介挿され、そのゲートはノードＮ１０に接続される。この変更例では、たとえば、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたときに（図３の時刻ｔ１参照）、Ｐ型ＴＦＴ１７が導通状態から非導通状態に変化し、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に流入する電流を抑制するので、出力ノードＮ５の電位が低下しやすくなる。この結果、Ｐ型ＴＦＴ６が迅速に導通してノードＮ６の電位が上昇しやすくなる。また、上述のように、Ｐ型ＴＦＴ１７，１８が非導通になることによって電源電位ＶＣＣのノードＮ１から出力ノードＮ５，Ｎ６に流入する電流が抑制されるので、消費電力が小さくて済む。
【００４９】
図６のレベルシフタ２０が図２のレベルシフタ３と異なる点は、抵抗素子１１，１２がそれぞれＮ型ＴＦＴ２１，２２で置換されている点である。Ｎ型ＴＦＴ２１は、ノードＮ９とＮ１１の間に接続され、そのゲートは電源電位ＶＣＣを受ける。Ｎ型ＴＦＴ２２は、ノードＮ１０とＮ１２の間に接続され、そのゲートは電源電位ＶＣＣを受ける。Ｎ型ＴＦＴ２１，２２の各々は、等価的に抵抗素子の働きをする。図２の抵抗素子１１，１２に比べて単位寸法当りの抵抗値が高いので、抵抗素子としての占有面積が小さくなる。なお、Ｎ型ＴＦＴ２１，２２の各々をＰ型ＴＦＴで置換してもよい。ただし、この場合はＰ型ＴＦＴのゲートに負電圧（−７．５Ｖ）を与える必要がある。
【００５０】
図７のレベルシフタ２３が図５のレベルシフタ１６と異なる点は、抵抗素子１１，１２がそれぞれＮ型ＴＦＴ２１，２２で置換されている点である。したがって、この変更例では、図５の変更例と図６の変更例の両方の効果を有する。
【００５１】
図８のレベルシフタ２５は、図５のレベルシフタ１６にダイオード素子２６，２７を追加したものである。ダイオード素子２６はノードＮ１１とＮ９の間に接続され、ダイオード素子２７はノードＮ１２とＮ１４の間に接続される。ダイオード素子２６は、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたとき、ノードＮ９の「Ｈ」レベル（３Ｖ）への上昇を速くする（図３参照）。これにより、次に入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたときにノードＮ９の「Ｈ」レベル（３Ｖ）への立上がりが速くなり、Ｎ型ＴＦＴ９は迅速に導通する。ダイオード素子２７は、Ｎ型ＴＦＴ１０に対してダイオード素子２６と同じ働きをする。したがって、この変更例では、入力信号ＶＩ，／ＶＩのレベル変化に対する出力信号ＶＯ，／ＶＯのレベル変化が速くなる。
【００５２】
［実施の形態２］
図９は、この発明の実施の形態２によるレベルシフタ３０の構成を示す回路図であって、図７と対比される図である。図９を参照して、このレベルシフタ３０が図７のレベルシフタ２３と異なる点は、抵抗素子３１，３２およびキャパシタ３３，３４が追加されている点である。抵抗素子３１は電源電位ＶＣＣのノードＮ１とＮ型ＴＦＴ２１のゲート（ノードＮ２１）との間に介挿され、抵抗素子３２はノードＮ１とＮ型ＴＦＴ２２のゲート（ノードＮ２２）との間に介挿される。キャパシタ３３はノードＮ１１とＮ２１の間に接続され、キャパシタ３４はノードＮ１２とＮ２２の間に接続される。
【００５３】
図１０は、レベルシフタ３０の動作を示すタイムチャートである。図１０において、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ２１，Ｎ２２はそれぞれ抵抗素子３１，３２を介して電源電位ＶＣＣ（７．５Ｖ）を受けているので、Ｎ型ＴＦＴ２１，２２は導通している。したがって、ノードＮ９は入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１６およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０，１７は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，１６を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００５４】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。同時に、入力信号ＶＩの電位変化がキャパシタ３３を介してノードＮ２９に伝達され、ノードＮ２１の電位は３Ｖ程度低下する。ノードＮ２１の電位が低下するとノードＮ１から抵抗素子３１を介してノードＮ２１に電力が流入し、ノードＮ２１が電源電位ＶＣＣ（７．５Ｖ）に戻る。ノードＮ２１が７．５Ｖよりも低下している期間はＮ型ＴＦＴ２１の抵抗値は高くなる。
【００５５】
また、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ９の電荷がＮ型ＴＦＴ２１を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。
【００５６】
このとき、Ｎ型ＴＦＴ２１の抵抗値は所定時間だけ比較的高くなるので、ノードＮ１のレベル低下が図７のレベルシフタ２３に比べて緩やかになる。これにより、Ｎ型ＴＦＴ９の導通時間が長くなりノードＮ５の電位低下が容易になる。
【００５７】
他方、ノードＮ１０側では、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖ以下の電位に低下する。同時に、入力信号／ＶＩの電位変化がキャパシタ３４を介してノードＮ２２に伝達され、ノードＮ２２の電位は３Ｖ程度上昇する。ノードＮ２２の電位が上昇するとノードＮ２２から抵抗素子３２を介してノードＮ２１に電流が流出し、ノードＮ２２が電源電位ＶＣＣ（７．５Ｖ）に戻る。ノードＮ２２の電位が７．５Ｖよりも高い期間はＮ型ＴＦＴ２２の抵抗値は低くなる。
【００５８】
また、時刻ｔ１において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ１２からＮ型ＴＦＴ２２を介してノードＮ１０に電流が流入する。したがって、ノードＮ１０の電位は、０Ｖから低下してピーク値に達した後、３Ｖまで徐々に上昇する。
【００５９】
このとき、Ｎ型ＴＦＴ２２の抵抗値が所定時間だけ比較的低くなるので、ノードＮ１０のレベル上昇が図７のレベルシフタ２３に比べて速くなる。これにより、次の時刻ｔ２におけるノードＮ１０の昇圧を容易に行なうことができる。
【００６０】
以上より、このレベルシフタ３０の動作マージンはレベルシフタ２３の動作マージンよりも大きくなる。
【００６１】
なお、この実施の形態２では、抵抗素子３１，３２の一方電極を電源電位ＶＣＣ（７．５Ｖ）のノードＮ１に接続したが、電源電位ＶＣＣとは異なる正の電源電位のノードに接続してもよい。
【００６２】
また、抵抗素子３１，３２の各々をＮ型ＴＦＴまたはＰ型ＴＦＴで構成してもよい。Ｎ型ＴＦＴのゲートには電源電位ＶＣＣよりも高い正電位を与え、Ｐ型ＴＦＴのゲートには電源電位ＶＣＣよりも低い電位を与えるとよい。また、Ｐ型ＴＦＴ１６，１７を削除してもよい。
【００６３】
［実施の形態３］
図１１は、この発明の実施の形態３によるレベルシフタ３５の構成を示す回路図であって、図９と対比される図である。図１１を参照して、このレベルシフタ３５が図９のレベルシフタ３０と異なる点は、Ｎ型ＴＦＴ２１，２２がＰ型ＴＦＴ３６，３７で置換されている点である。Ｐ型ＴＦＴ３６は、ノードＮ９とＮ１１の間に接続され、そのゲートはノードＮ２１に接続される。Ｐ型ＴＦＴ３７は、ノードＮ１０とＮ１２の間に接続され、そのゲートはノードＮ２２に接続される。
【００６４】
また、抵抗素子３１は、ノードＮ２１と負の電源電位−ＶＣＣ（−７．５Ｖ）のノードＮ３１との間に接続される。抵抗素子３２は、ノードＮ２２と負の電源電位−ＶＣＣ（−７．５Ｖ）のノードＮ３２との間に接続される。キャパシタ３３はノードＮ１３とＮ２１の間に接続され、キャパシタ３４はノードＮ１４とＮ２２の間に接続される。
【００６５】
図１２は、レベルシフタ３５の動作を示すタイムチャートである。図１２において、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ２１，Ｎ２２はそれぞれ抵抗素子３１，３２を介して負の電源電位−ＶＣＣ（−７．５Ｖ）を受けているので、Ｐ型ＴＦＴ３６，３７は導通している。したがって、ノードＮ９は入力信号ＶＩと同電位の３Ｖにされ、ノードＮ１０は入力信号／ＶＩと同電位の０Ｖにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１６およびＮ型ＴＦＴ８が導通し、他のＴＦＴ６，７，９，１０，１７は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，１６を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して入力信号／ＶＩの電位（０Ｖ）を受けている。
【００６６】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号／ＶＩの電位変化がキャパシタ１３を介してノードＮ９に伝達され、ノードＮ９の電位は３Ｖ以上の電位に上昇する。同時に、入力信号／ＶＩの電位変化がキャパシタ３３を介してノードＮ２１に伝達され、ノードＮ２１の電位は３Ｖ程度上昇する。ノードＮ２１の電位が上昇するとノードＮ２１から抵抗素子３１を介してノードＮ３１に電流が流出し、ノードＮ２１は負の電源電位−ＶＣＣ（−７．５Ｖ）に戻る。ノードＮ２１の電位が−７．５Ｖよりも高い期間はＰ型ＴＦＴ３６の抵抗値は高くなる。
【００６７】
また、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ９の電荷がＰ型ＴＦＴ３６を介してノードＮ１１に放電される。したがって、ノードＮ９の電位は、３Ｖから上昇してピーク値に達した後、０Ｖまで徐々に低下する。
【００６８】
このとき、Ｐ型ＴＦＴ３６の抵抗値が所定時間だけ比較的高くなるので、ノードＮ９のレベル低下が図７のレベルシフタ２３に比べて緩やかになる。これにより、Ｎ型ＴＦＴ９の導通時間が長くなりノードＮ５の電位低下が容易になる。
【００６９】
他方、ノードＮ１０側では、時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号ＶＩの電位変化がキャパシタ１４を介してノードＮ１０に伝達され、ノードＮ１０の電位は０Ｖ以下の電位に低下する。同時に入力信号ＶＩの電位変化がキャパシタ３４を介してノードＮ２２に伝達され、ノードＮ２２の電位は３Ｖ程度低下する。ノードＮ２２の電位が低下するとノードＮ３２から抵抗素子３２を介してノードＮ２０に電流が流入し、ノードＮ２２が負の電源電位−ＶＣＣ（−７．５Ｖ）に戻る。ノードＮ２２の電位が−７．５Ｖよりも低い期間はＰ型ＴＦＴ３７の抵抗値は低くなる。
【００７０】
また、時刻ｔ１において、入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ１２からＰ型ＴＦＴ３７を介してノードＮ１０に電流が流入する。したがって、ノードＮ１０の電位は、０Ｖから低下してピーク値に達した後、３Ｖまで徐々に上昇する。
【００７１】
このとき、Ｐ型ＴＦＴ３７の抵抗値が所定時間だけ比較的低くなるので、ノードＮ１０のレベル上昇は図７のレベルシフタ２３に比べて早くなる。これにより、次の時刻ｔ２におけるノードＮ１０の昇圧を容易に行なうことができる。
【００７２】
以上より、このレベルシフタ３５の動作マージンはレベルシフタ２３の動作マージンよりも大きくなる。
【００７３】
なお、抵抗素子３１，３２の各々をＮ型ＴＦＴまたはＰ型ＴＦＴで構成してもよい。Ｎ型ＴＦＴのゲートには正の電源電位ＶＣＣよりも高い電位を与え、Ｐ型ＴＦＴのゲートには負の電源電位−ＶＣＣよりも低い負電位を与えるとよい。また、Ｐ型ＴＦＴ１６，１７を削除してもよい。
【００７４】
［実施の形態４］
図１３は、この発明の実施の形態４によるレベルシフタ４０の構成を示す回路図であって、図５と対比される図である。
【００７５】
図１３において、このレベルシフタ４０が図５のレベルシフタ１６と異なる点は、Ｎ型ＴＦＴ７，８のソースがともに接地され、抵抗素子１１，１２およびキャパシタ１３，１４が抵抗素子４１，４２およびキャパシタ４３，４４で置換されている点である。
【００７６】
キャパシタ４３は入力ノードＮ１１とＮ型ＴＦＴ９のソース（ノードＮ４１）との間に接続され、キャパシタ４４は入力ノードＮ１２とＮ型ＴＦＴ１０のソース（ノードＮ４２）との間に接続される。抵抗素子４１，４２は、それぞれノードＮ４１，Ｎ４２と接地電位ＧＮＤのラインとの間に接続される。入力信号／ＶＩはＴＦＴ９，１７のゲートに直接与えられ、入力信号ＶＩはＴＦＴ１０，１８のゲートに直接与えられる。
【００７７】
図１４は、レベルシフタ４０の動作を示すタイムチャートである。図１４を参照して、初期状態では、入力信号ＶＩ，／ＶＩがそれぞれ「Ｈ」レベル（３Ｖ）および「Ｌ」レベル（０Ｖ）にされ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている。ノードＮ４１，Ｎ４２は、抵抗素子４１，４２によって接地電位ＧＮＤにされている。これらの電位関係により、Ｐ型ＴＦＴ５，１７およびＮ型ＴＦＴ８，１０が導通し、他のＴＦＴ６，７，９，１８は非導通になっている。つまり、出力ノードＮ５はＰ型ＴＦＴ５，７を介して電源電位ＶＣＣ（７．５Ｖ）を受け、出力ノードＮ６はＮ型ＴＦＴ８を介して接地電位ＧＮＤ（０Ｖ）を受けている。
【００７８】
次に、ある時刻ｔ１において、入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、入力信号ＶＩの電位変化がキャパシタ４３を介してノードＮ４１に伝達され、ノードＮ４１は接地電位ＧＮＤ（０Ｖ）以下の電位に低下する。電位の低下分は、キャパシタ４３の容量値とノードＮ４１の寄生容量（図示せず）の容量値との比で決まる。キャパシタ４３の容量値を寄生容量の容量値よりも十分大きな値に設定すると、ノードＮ４１の電位は入力信号ＶＩの振幅電圧分だけ低下し、−３Ｖまで低下する。
【００７９】
ノードＮ４１の電位が約−３Ｖまで低下すると、接地電位ＧＮＤのラインから抵抗素子４１を介してノードＮ４１に電流が流入する。したがって、ノードＮ４１の電位は、０Ｖから低下してピーク値に達した後、０Ｖまで徐々に上昇する。ここで、抵抗素子４１の抵抗値を適切に設定することにより、ノードＮ４１の電位を所定時間だけ０Ｖ以下の所定電位に保持させることができる。
【００８０】
ノードＮ４１が所定電位になると、Ｎ型ＴＦＴ９のゲート−ソース間の電圧が３Ｖ〜６Ｖになり、Ｎ型ＴＦＴ９が導通してノードＮ５の電位が低下する。ノードＮ５の電位が低下すると、Ｐ型ＴＦＴ６が導通してノードＮ６の電位が上昇する。このように、Ｐ型ＴＦＴ５が非導通になるとともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位が急速に「Ｌ」レベル（０Ｖ）に低下する。
【００８１】
一方、入力信号／ＶＩの「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）への電位変化がキャパシタ４４を介してノードＮ４２に伝達され、ノードＮ４２の電位は０Ｖから３Ｖ近くまで上昇する。しかし、Ｎ型ＴＦＴ１０は既に非導通になっているので、回路動作への影響はない。
【００８２】
以上の結果、出力信号ＶＯが「Ｈ」レベル（７．５Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられるとともに出力信号／ＶＯが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（７．５Ｖ）に立上げられ、３Ｖから７．５Ｖへの論理レベルの変換が行なわれたことになる。
【００８３】
ノードＮ４１，Ｎ４２の電位は、それぞれ、抵抗素子４１，４２によって時間の経過とともにそれぞれ接地電位ＧＮＤに近づき、時刻ｔ２ではノードＮ４１，Ｎ４２の電位はほぼ接地電位ＧＮＤになっている。時刻ｔ２において、入力信号ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとともに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、上記と逆の電位関係で回路が動作する。
【００８４】
この実施の形態４でも、実施の形態１と同じ効果が得られる。
なお図１５に示すように、実施の形態２に従って、抵抗素子４１，４２をそれぞれＮ型ＴＦＴ２１，２２で置換し、Ｎ型ＴＦＴ２１，２２のゲート（ノードＮ２１，Ｎ２２）とノードＮ１との間にそれぞれ抵抗素子３１，３２を接続し、ノードＮ１１，Ｎ１２とノードＮ２１，Ｎ２２との間にそれぞれキャパシタ３３，３４を接続してもよい。図１６に示すように、時刻ｔ１において入力信号ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」レベル（０Ｖ）に立下げられると、ノードＮ２１の電位が約３Ｖ低下し、所定時間だけ電源電位ＶＣＣ（７．５Ｖ）よりも低くなる。ノードＮ２１の電位が７．５Ｖよりも低くなると、Ｎ型ＴＦＴ２１の抵抗値は高くなる。したがって、ノードＮ４１のレベル上昇が図１３のレベルシフタ４０よりも緩やかになり、出力ノードＮ５を「Ｌ」レベルに引下げやすくなる。また、時刻ｔ１において入力信号／ＶＩが「Ｌ」レベル（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられると、ノードＮ２２の電位が約３Ｖ上昇し、所定時間だけ電源電位ＶＣＣ（７．５Ｖ）よりも高くなる。ノードＮ２１の電位が７．５Ｖよりも高くなると、Ｎ型ＴＦＴ２２の抵抗値が低くなる。したがって、ノードＮ４２のレベル低下が図１３のレベルシフタ４０よりも早くなり、次の時刻ｔ２におけるノードＮ４２の降圧動作を容易に行なうことができる。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による携帯電話機の画像表示に関連する部分を示すブロック図である。
【図２】 図１に示したレベルシフタの構成を示す回路図である。
【図３】 図２に示したレベルシフタの動作を示すタイムチャートである。
【図４】 実施の形態１の変更例を示す回路図である。
【図５】 実施の形態１の他の変更例を示す回路図である。
【図６】 実施の形態１のさらに他の変更例を示す回路図である。
【図７】 実施の形態１のさらに他の変更例を示す回路図である。
【図８】 実施の形態１のさらに他の変更例を示す回路図である。
【図９】 この発明の実施の形態２によるレベルシフタの構成を示す回路図である。
【図１０】 図９に示したレベルシフタの動作を示すタイムチャートである。
【図１１】 この発明の実施の形態３によるレベルシフタの構成を示す回路図である。
【図１２】 図１１に示したレベルシフタの動作を示すタイムチャートである。
【図１３】 この発明の実施の形態４によるレベルシフタの構成を示す回路図である。
【図１４】 図１３に示したレベルシフタの動作を示すタイムチャートである。
【図１５】 実施の形態４の変更例を示す回路図である。
【図１６】 図１５に示したレベルシフタの動作を示すタイムチャートである。
【図１７】 従来の携帯電話機の画像表示に関連する部分を示すブロック図である。
【図１８】 図１７に示したレベルシフタの構成を示す回路図である。
【図１９】 従来の他のレベルシフタの構成を示す回路図である。
Claims (17)
- その振幅が第１の電圧である第１の信号を、その振幅が前記第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、
それらの第１の電極がともに前記第２の電圧を受け、それらの第２の電極が前記第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタ、および
前記第１の信号およびその相補信号によって駆動され、前記第１の信号の前縁に応答して前記第１の電圧よりも高い第３の電圧を前記第３のトランジスタの入力電極および第２の電極間に与えて前記第３のトランジスタを導通させ、前記第１の信号の後縁に応答して前記第３の電圧を前記第４のトランジスタの入力電極および第２の電極間に与えて前記第４のトランジスタを導通させる駆動回路を備え、
前記駆動回路は、
前記第３のトランジスタの入力電極および第２の電極間に接続された第１の抵抗素子、
その一方電極が前記第１の信号の相補信号を受け、その他方電極が前記第３のトランジスタの入力電極に接続された第１のキャパシタ、
前記第４のトランジスタの入力電極および第２の電極間に接続された第２の抵抗素子、および
その一方電極が前記第１の信号を受け、その他方電極が前記第４のトランジスタの入力電極に接続された第２のキャパシタを含み、
前記第１の信号およびその相補信号をそれぞれ前記第３および第４のトランジスタの第２の電極に与える、振幅変換回路。 - 前記第１の抵抗素子は、前記第３のトランジスタの入力電極および第２の電極間に接続され、その入力電極が第４の電圧を受ける第５のトランジスタを含み、
前記第２の抵抗素子は、前記第４のトランジスタの入力電極および第２の電極間に接続され、その入力電極が前記第４の電圧を受ける第６のトランジスタを含む、請求項１に記載の振幅変換回路。 - 前記第５および第６のトランジスタは第２の導電形式であり、
前記第４の電圧は前記第２の電圧に等しい、請求項２に記載の振幅変換回路。 - 前記第１の抵抗素子は、前記第３のトランジスタの入力電極および第２の電極間に接続された第５のトランジスタを含み、
前記第２の抵抗素子は、前記第４のトランジスタの入力電極および第２の電極間に接続された第６のトランジスタを含み、
前記駆動回路は、さらに、前記第１の信号の前縁に応答して前記第５のトランジスタの抵抗値をパルス的に高くし、前記第１の信号の後縁に応答して前記第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む、請求項１に記載の振幅変換回路。 - 前記第５および第６のトランジスタは第２の導電形式であり、
前記パルス発生回路は、
前記第２の電圧と同極性の第４の電圧のノードと前記第５のトランジスタの入力電極との間に接続された第３の抵抗素子、
その一方電極が前記第１の信号を受け、その他方電極が前記第５のトランジスタの入力電極に接続された第３のキャパシタ、
前記第４の電圧のノードと前記第６のトランジスタの入力電極との間に接続された第４の抵抗素子、および
その一方電極が前記第１の信号の相補信号を受け、その他方電極が前記第６のトランジスタの入力電極に接続された第４のキャパシタを含む、請求項４に記載の振幅変換回路。 - 前記第４の電圧は前記第２の電圧に等しい、請求項５に記載の振幅変換回路。
- 前記第５および第６のトランジスタは第１の導電形式であり、
前記パルス発生回路は、
前記第２の電圧と逆極性の第４の電圧のノードと前記第５のトランジスタの入力電極との間に接続された第３の抵抗素子、
その一方電極が前記第１の信号の相補信号を受け、その他方電極が前記第５のトランジスタの入力電極に接続された第３のキャパシタ、
前記第４の電圧のノードと前記第６のトランジスタの入力電極との間に接続された第４の抵抗素子、および
その一方電極が前記第１の信号を受け、その他方電極が前記第６のトランジスタの入力電極に接続された第４のキャパシタを含む、請求項４に記載の振幅変換回路。 - 前記駆動回路は、
さらに、前記第３のトランジスタの第２の電極および入力電極間に接続された第１のダイオード素子、および
前記第４のトランジスタの第２の電極および入力電極間に接続された第２のダイオード素子を含む、請求項１に記載の振幅変換回路。 - その振幅が第１の電圧である第１の信号を、その振幅が前記第１の電圧よりも高い第２の電圧である第２の信号に変換する振幅変換回路であって、
それらの第１の電極がともに前記第２の電圧を受け、それらの第２の電極が前記第２の信号およびその相補信号を出力するための第１および第２の出力ノードにそれぞれ接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第１および第２のトランジスタ、
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続された第２の導電形式の第３および第４のトランジスタ、および
前記第１の信号およびその相補信号によって駆動され、前記第１の信号の前縁に応答して前記第１の電圧よりも高い第３の電圧を前記第３のトランジスタの入力電極および第２の電極間に与えて前記第３のトランジスタを導通させ、前記第１の信号の後縁に応答して前記第３の電圧を前記第４のトランジスタの入力電極および第２の電極間に与えて前記第４のトランジスタを導通させる駆動回路を備え、
前記駆動回路は、
前記第３のトランジスタの第２の電極と基準電圧のノードとの間に接続された第１の抵抗素子、
その一方電極が前記第１の信号を受け、その他方電極が前記第３のトランジスタの第２の電極に接続された第１のキャパシタ、
前記第４のトランジスタの第２の電極と前記基準電圧のノードとの間に接続された第２の抵抗素子、および
その一方電極が前記第１の信号の相補信号を受け、その他方電極が前記第４のトランジスタの第２の電極に接続された第２のキャパシタを含み、
前記第１の信号およびその相補信号をそれぞれ前記第４および第３のトランジスタの入力電極に与える、振幅変換回路。 - 前記第１の抵抗素子は、前記第３のトランジスタの第２の電極と前記基準電圧のノードとの間に接続された第５のトランジスタを含み、
前記第２の抵抗素子は、前記第４のトランジスタの第２の電極と前記基準電圧のノードとの間に接続された第６のトランジスタを含み、
前記駆動回路は、さらに、前記第１の信号の前縁に応答して前記第５のトランジスタの抵抗値をパルス的に高くし、前記第１の信号の後縁に応答して前記第６のトランジスタの抵抗値をパルス的に高くするためのパルス発生回路を含む、請求項９に記載の振幅変換回路。 - 前記第５および第６のトランジスタは第２の導電形式であり、
前記パルス発生回路は、
前記第２の電圧と同極性の第４の電圧のノードと前記第５のトランジスタの入力電極との間に接続された第３の抵抗素子、
その一方電極が前記第１の信号を受け、その他方電極が前記第５のトランジスタの入力電極に接続された第３のキャパシタ、
前記第４の電圧のノードと前記第６のトランジスタの入力電極との間に接続された第４の抵抗素子、および
その一方電極が前記第１の信号の相補信号を受け、その他方電極が前記第６のトランジスタの入力電極に接続された第４のキャパシタを含む、請求項１０に記載の振幅変換回路。 - 前記第４の電圧は前記第２の電圧に等しい、請求項１１に記載の振幅変換回路。
- さらに、前記第１および第２の出力ノードの電位をラッチするためのラッチ回路を備える、請求項１または請求項９に記載の振幅変換回路。
- 前記ラッチ回路は、それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がそれぞれ前記第１の信号およびその相補信号を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む、請求項１３に記載の振幅変換回路。
- 前記ラッチ回路は、それぞれ前記第１および第２の出力ノードと基準電圧のノードとの間に接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含む、請求項１３に記載の振幅変換回路。
- さらに、前記第１のトランジスタの第２の電極と前記第１の出力ノードとの間に介挿され、その入力電極が前記第３のトランジスタの入力電極に接続された第１の導電形式の第５のトランジスタ、および
前記第２のトランジスタの第２の電極と前記第２の出力ノードとの間に介挿され、その入力電極が前記第４のトランジスタの入力電極に接続された第１の導電形式の第６のトランジスタを備える、請求項１または請求項９に記載の振幅変換回路。 - 前記第１〜第４のトランジスタは薄膜トランジスタである、請求項１または請求項９に記載の振幅変換回路。
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