JP2011228762A - 差動出力回路 - Google Patents
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Abstract
【課題】出力信号の波形品質を改善する。
【解決手段】制御部(102)は、スイッチング素子(SW1,SW4)がオン状態であるとともにスイッチング素子(SW2,SW3)がオフ状態である第1の出力状態と、スイッチング素子(SW1,SW4)がオフ状態であるとともにスイッチング素子(SW2,SW3)がオン状態である第2の出力状態とを切り替える。また、制御部(102)は、第1の出力状態から第2の出力状態に切り替える場合には、スイッチング素子(SW2,SW3)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW1,SW4)をオン状態からオフ状態に切り替える。さらに、制御部(102)は、第2の出力状態から第1の出力状態に切り替える場合には、スイッチング素子(SW1,SW4)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW2,SW3)をオン状態からオフ状態に切り替える。
【選択図】図1
【解決手段】制御部(102)は、スイッチング素子(SW1,SW4)がオン状態であるとともにスイッチング素子(SW2,SW3)がオフ状態である第1の出力状態と、スイッチング素子(SW1,SW4)がオフ状態であるとともにスイッチング素子(SW2,SW3)がオン状態である第2の出力状態とを切り替える。また、制御部(102)は、第1の出力状態から第2の出力状態に切り替える場合には、スイッチング素子(SW2,SW3)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW1,SW4)をオン状態からオフ状態に切り替える。さらに、制御部(102)は、第2の出力状態から第1の出力状態に切り替える場合には、スイッチング素子(SW1,SW4)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW2,SW3)をオン状態からオフ状態に切り替える。
【選択図】図1
Description
この発明は、半導体に集積される差動出力回路に関し、特に、波形の高速伝達を実現するために波形出力の立ち上がりおよび立ち下りの遷移時間であるスルーレートの調整機能を有する差動出力回路に関する。
近年、集積回路の微細化/高速化に伴い、信号の高速伝達手段として、LVDS(Low Voltage Differential Signals)インターフェイスのような差動出力回路が採用されるようになってきている。
図7は、一般的な差動出力回路の構成例を示す。差動出力回路80は、入力信号INに応じた一対の出力信号OUT81,OUT82を受信部90に出力するものであり、インバータ800と、電流源IS81,IS82と、スイッチング素子SW81〜SW84とを備える。信号線L81,L82には、負荷抵抗R90および寄生容量C90が付加されている。
ここで、図8を参照して、図7に示した差動出力回路80の動作について説明する。
時刻t91になると、非反転信号INP(入力信号IN)の信号レベルは、ローレベルからハイレベルへ遷移し、反転信号INNの信号レベルは、ハイレベルからローレベルへ遷移する。これにより、スイッチング素子SW81,SW84は、オン状態からオフ状態へ遷移し、スイッチング素子SW82,SW83は、オフ状態からオン状態へ遷移する。その結果、電流源IS81から供給された直流電流は、スイッチング素子SW82,信号線L82,負荷抵抗R90,信号線L81,スイッチング素子SW83,および電流源IS82を経由して接地ノードに流れ込む。
時刻t92になると、非反転信号INPの信号レベルは、ハイレベルからローレベルへ遷移し、反転信号INNの信号レベルは、ローレベルからハイレベルへ遷移する。これにより、スイッチング素子SW81,SW84は、オフ状態からオン状態へ遷移し、スイッチング素子SW82,SW83は、オン状態からオフ状態へ遷移する。その結果、電流源IS81から供給された直流電流は、スイッチング素子SW81,信号線L81,負荷抵抗R90,信号線L82,スイッチング素子SW84,電流源IS82を経由して接地ノードに流れ込む。
実際に信号の高速伝達を行うためには、誤動作を起こさないように出力信号OUT81,OUT82の波形品質を改善する必要がある。波形品質を悪くする要因としては、リンギングや伝送反射が考えられる。リンギングや伝送反射は、差動出力回路側および受信部側のIOセル,リードフレーム,ボンディングワイヤにおける寄生成分(インダクタンス成分(L),容量成分(C),抵抗成分(R))の影響や、半導体チップとその半導体チップが実装されているボード上の基板配線との間の寄生成分の影響により発生する。また、リンギングや伝送反射は、伝送速度やスルーレートと密接な関係があり、波形品質の良い高速伝送を実現するためには、最適なスルーレートを選択する必要がある。
そこで、特許文献1には、差動信号を構成する一対の出力信号を伝送するための2本の信号線の間に可変容量を設け、レジスタ制御によって可変容量の容量値を調整することにより、スルーレートを調整する技術が記載されている。
しかしながら、特許文献1に示された技術(スルーレート調整)では、出力信号の波形品質を十分に改善することが困難であった。ここで、図9を参照して、出力信号の波形について説明する。なお、波形線a91は、可変容量(出力信号を伝送するための2本の信号線の間に設けられた可変容量)の容量値が比較的小さい場合の出力信号の波形を示し、波形線a92は、可変容量の容量値が比較的大きい場合の出力信号の波形を示している。可変容量の容量値を大きくすることにより、図9のように、クロスポイントCP9から飽和電圧までの区間では、出力信号のスルーレートが小さくなる(出力信号の波形がなまる)が、立ち上がりポイントRP9からクロスポイントCP9までの区間では、出力信号のスルーレートは変化しない。これは、スイッチング素子のオン抵抗値,外部負荷抵抗の抵抗値,可変容量の容量値,信号線の寄生容量の容量値によって規定されるCR時定数によって、出力信号のスルーレートが決定されるからである。このように、特許文献1の技術では、出力信号のスルーレートをリニアに調整することが困難である。
そこで、この発明は、スルーレートをほぼリニアに調整することによって出力信号の波形品質を改善可能な差動出力回路を提供することを目的とする。
この発明の1つの局面に従うと、差動出力回路は、第1および第2の出力信号を出力する回路であって、第1および第2の電流源と、上記第1の出力信号を出力するための第1の出力ノードと上記第1の電流源との間に接続された第1のスイッチング素子と、上記第2の出力信号を出力するための第2の出力ノードと上記第1の電流源との間に接続された第2のスイッチング素子と、上記第1の出力ノードと上記第2の電流源との間に接続された第3のスイッチング素子と、上記第2の出力ノードと上記第2の電流源との間に接続された第4のスイッチング素子と、上記第1および第4のスイッチング素子がオン状態であるとともに上記第2および第3のスイッチング素子がオフ状態である第1の出力状態と、上記第1および第4のスイッチング素子がオフ状態であるとともに上記第2および第3のスイッチング素子がオン状態である第2の出力状態とを切り替えるものであって、上記第1の出力状態から上記第2の出力状態へ切り替える場合には、上記第2および第3のスイッチング素子をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に上記第1および第4のスイッチング素子をオン状態からオフ状態に切り替え、上記第2の出力状態から上記第1の出力状態へ切り替える場合には、上記第1および第4のスイッチング素子をオフ状態からオン状態へ切り替えてから上記可変遅延時間が経過した後に上記第2および第3のスイッチング素子をオン状態からオフ状態へ切り替える制御部とを備える。
上記差動出力回路では、可変遅延時間を調整することによって出力信号のクロスポイントをシフトさせながら出力信号のスルーレートを調整できるので、出力信号のスルーレートをほぼリニアに調整できる。これにより、出力信号の波形品質を改善できる。
なお、上記制御部には、信号レベルが互いに相補的に変化する第1および第2の入力信号が与えられ、上記制御部は、上記第1の入力信号の第1の電圧レベルから第2の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第1の制御信号を生成する第1のアンプと、上記第2の入力信号の第1の電圧レベルから第2の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第2の制御信号を生成する第2のアンプと、上記第1の入力信号の第2の電圧レベルから第1の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第3の制御信号を生成する第3のアンプと、上記第2の入力信号の第2の電圧レベルから第1の電圧レベルへの遷移を上記可変遅延時間に応じた時定数で遅延させて第4の制御信号を生成する第4のアンプとを含み、上記第1〜第4のアンプの各々の時定数は、可変であり、上記第1のスイッチング素子は、上記第1の制御信号の信号レベルが第1の電圧レベルである場合にはオン状態になり、上記第1の制御信号の信号レベルが第2の電圧レベルである場合にはオフ状態になり、上記第2のスイッチング素子は、上記第2の制御信号の信号レベルが第1の電圧レベルである場合にはオン状態になり、上記第2の制御信号の信号レベルが第2の電圧レベルである場合にはオフ状態になり、上記第3のスイッチング素子は、上記第3の制御信号の信号レベルが第1の電圧レベルである場合にはオフ状態になり、上記第3の制御信号の信号レベルが第2の電圧レベルである場合にはオン状態になり、上記第4のスイッチング素子は、上記第4の制御信号の信号レベルが第1の電圧レベルである場合にはオフ状態になり、上記第4の制御信号の信号レベルが第2の電圧レベルである場合にはオン状態になっても良い。このように構成することにより、第1〜第4のアンプの時定数を調整することによって可変遅延時間を調整できる。
また、上記第1〜第4のアンプの各々は、当該アンプの時定数を規定する抵抗および容量を含み、上記第1〜第4のアンプの各々において、上記抵抗の抵抗値および上記容量の容量値のうち少なくとも一方は可変であっても良い。このように構成することにより、第1〜第4のアンプの各々に含まれる抵抗の抵抗値および容量の容量値のうち少なくとも一方を調整することにより、第1〜第4のアンプの各々の時定数を調整できる。
または、上記第1〜第4のアンプの各々は、当該アンプの時定数を規定する抵抗,容量,および電流源を含み、上記第1〜第4のアンプの各々において、上記抵抗の抵抗値,上記容量の容量値,および電流源の電流値のうち少なくとも1つは可変であっても良い。このように構成することにより、第1〜第4のアンプの各々に含まれる抵抗の抵抗値,容量の容量値,および電流源の電流値のうち少なくとも1つを調整することによって第1〜第4のアンプの各々の時定数を調整できる。
以上のように、出力信号のスルーレートをほぼリニアに調整でき、出力信号の波形品質を改善できる。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
(差動出力回路)
図1は、差動出力回路の構成例を示す。差動出力回路10は、入力信号INに応じた一対の出力信号OUT1,OUT2を受信部20に出力するものであり、インバータ100と、出力部101と、制御部102とを備える。信号線L1,L2には、負荷抵抗R20および寄生容量C20が付加されている。インバータ100は、入力信号INを反転させて反転信号INNを生成する。
図1は、差動出力回路の構成例を示す。差動出力回路10は、入力信号INに応じた一対の出力信号OUT1,OUT2を受信部20に出力するものであり、インバータ100と、出力部101と、制御部102とを備える。信号線L1,L2には、負荷抵抗R20および寄生容量C20が付加されている。インバータ100は、入力信号INを反転させて反転信号INNを生成する。
〔出力部〕
出力部101は、電流源IS1,IS2と、スイッチング素子SW1〜SW4とを含む。スイッチング素子SW1は、出力ノードN1(出力信号OUT1を出力するためのノード)と電流源IS1との間に接続され、スイッチング素子SW2は、出力ノードN2(出力信号OUT2を出力するためのノード)と電流源IS1との間に接続される。スイッチング素子SW3は、出力ノードN1と電流源IS2との間に接続され、スイッチング素子SW4は、出力ノードN2と電流源IS2との間に接続される。
出力部101は、電流源IS1,IS2と、スイッチング素子SW1〜SW4とを含む。スイッチング素子SW1は、出力ノードN1(出力信号OUT1を出力するためのノード)と電流源IS1との間に接続され、スイッチング素子SW2は、出力ノードN2(出力信号OUT2を出力するためのノード)と電流源IS1との間に接続される。スイッチング素子SW3は、出力ノードN1と電流源IS2との間に接続され、スイッチング素子SW4は、出力ノードN2と電流源IS2との間に接続される。
〔制御部〕
制御部102は、スイッチング素子SW1,SW4がオン状態であるとともにスイッチング素子SW2,SW3がオフ状態である状態(第1の出力状態)と、スイッチング素子SW1,SW4がオフ状態であるとともにスイッチング素子SW2,SW3がオン状態である状態(第2の出力状態)とを切り替える。また、制御部102は、第1の出力状態から第2の出力状態へ切り替える場合には、スイッチング素子SW2,SW3をオフ状態からオン状態に切り替えてから可変遅延時間Δtが経過した後に、スイッチング素子SW1,SW4をオン状態からオフ状態に切り替える。さらに、制御部102は、第2の出力状態から第1の出力状態に切り替える場合には、スイッチング素子SW1,SW4をオフ状態からオン状態に切り替えてから可変遅延時間Δtが経過した後に、スイッチング素子SW2,SW3をオン状態からオフ状態に切り替える。可変遅延時間Δtは、レジスタ制御(レジスタ30からの制御信号CTRL)によって変更可能である。例えば、制御部102は、スイッチング素子SW1〜SW4のオン/オフを制御するための制御信号S1〜S4をそれぞれ生成するアンプ111〜114を含む。
制御部102は、スイッチング素子SW1,SW4がオン状態であるとともにスイッチング素子SW2,SW3がオフ状態である状態(第1の出力状態)と、スイッチング素子SW1,SW4がオフ状態であるとともにスイッチング素子SW2,SW3がオン状態である状態(第2の出力状態)とを切り替える。また、制御部102は、第1の出力状態から第2の出力状態へ切り替える場合には、スイッチング素子SW2,SW3をオフ状態からオン状態に切り替えてから可変遅延時間Δtが経過した後に、スイッチング素子SW1,SW4をオン状態からオフ状態に切り替える。さらに、制御部102は、第2の出力状態から第1の出力状態に切り替える場合には、スイッチング素子SW1,SW4をオフ状態からオン状態に切り替えてから可変遅延時間Δtが経過した後に、スイッチング素子SW2,SW3をオン状態からオフ状態に切り替える。可変遅延時間Δtは、レジスタ制御(レジスタ30からの制御信号CTRL)によって変更可能である。例えば、制御部102は、スイッチング素子SW1〜SW4のオン/オフを制御するための制御信号S1〜S4をそれぞれ生成するアンプ111〜114を含む。
〔アンプ〕
アンプ111,112は、それぞれ、反転信号INNおよび非反転信号INP(すなわち、入力信号IN)のローレベルからハイレベルの遷移を所定の時定数(可変遅延時間Δtに対応する時定数)で遅延させて制御信号S1,S2を生成し、アンプ113,114は、それぞれ、反転信号INNおよび非反転信号INPのハイレベルからローレベルへの遷移を所定の時定数(可変遅延時間Δtに対応する時定数)で遅延させて制御信号S3,S4を生成する。アンプ111〜114の時定数は、レジスタ制御(レジスタ30からの制御信号CTRL)によって変更可能である。
アンプ111,112は、それぞれ、反転信号INNおよび非反転信号INP(すなわち、入力信号IN)のローレベルからハイレベルの遷移を所定の時定数(可変遅延時間Δtに対応する時定数)で遅延させて制御信号S1,S2を生成し、アンプ113,114は、それぞれ、反転信号INNおよび非反転信号INPのハイレベルからローレベルへの遷移を所定の時定数(可変遅延時間Δtに対応する時定数)で遅延させて制御信号S3,S4を生成する。アンプ111〜114の時定数は、レジスタ制御(レジスタ30からの制御信号CTRL)によって変更可能である。
図2のように、アンプ111,112の各々は、nMOSトランジスタTr11と、抵抗R11と、可変容量C11とを含んでいても良い。nMOSトランジスタTr11のソースは、接地ノードに接続され、nMOSトランジスタTr11のゲートには、反転信号INN(または、非反転信号INP)が与えられる。抵抗R11は、nMOSトランジスタTr11のドレインと電源ノード(電源電圧Vccが印加されるノード)との間に接続され、可変容量C11は、nMOSトランジスタTr11のドレインと接地ノードとの間に接続される。また、可変容量C11の容量値は、レジスタ30からの制御信号CTRLによって変更可能である。また、アンプ113,114の各々は、nMOSトランジスタTr12と、抵抗R12と、可変容量C12とを含んでいても良い。nMOSトランジスタTr12のドレインは、電源ノードに接続され、nMOSトランジスタTr12のゲートには、反転信号INN(または、非反転信号INP)が与えられる。抵抗R12は、nMOSトランジスタTr12のソースと接地ノードとの間に接続され、可変容量C12は、nMOSトランジスタTr12のソースと接地ノードとの間に接続される。また、可変容量C12の容量値は、レジスタ30からの制御信号CTRLによって変更可能である。
例えば、制御信号CTRLによってアンプ111の可変容量C11の容量値を増加させることにより、アンプ111の時定数(制御信号S1がハイレベルからローレベルへ遷移するときの時定数)を増加させ、その結果、スイッチング素子SW2,SW3がオフ状態からオン状態へ遷移してからスイッチング素子SW1がオン状態からオフ状態へ遷移するまでの時間(すなわち、可変遅延時間Δt)を増加させることができる。アンプ112〜114についても同様である。このように、制御信号CTRLによって可変遅延時間Δtを調整できる。
〔動作〕
次に、図3を参照して、図1に示した差動出力回路10の動作について説明する。
次に、図3を参照して、図1に示した差動出力回路10の動作について説明する。
時刻t1になると、非反転信号INPの信号レベルは、ローレベルからハイレベルへ遷移し、反転信号INNの信号レベルは、ハイレベルからローレベルへ遷移する。これにより、制御信号S1の信号レベルは、ハイレベルからローレベルへ遷移し、制御信号S4の信号レベルは、ローレベルからハイレベルへ遷移する。その結果、スイッチング素子SW1,SW4は、オフ状態からオン状態へ遷移する。一方、制御信号S2の信号レベルは、アンプ112の可変容量C11の容量値および抵抗R11の抵抗値によって規定される時定数でローレベルからハイレベルへ遷移し、制御信号S3の信号レベルは、アンプ113の可変容量C12の容量値および抵抗R12の抵抗値によって規定される時定数でハイレベルからローレベルへ遷移する。そのため、時刻t1から可変遅延時間Δtが経過するまで(すなわち、時刻t2になるまで)、制御信号S2の信号レベルは、ハイレベルに到達せず、制御信号S3の信号レベルは、ローレベルに到達しない。したがって、スイッチング素子SW2,SW3は、オン状態のまま維持される。
このように、時刻t1〜t2の期間では、スイッチング素子SW1〜SW4の全てがオン状態になっているので、電流源IS1から供給された直流電流は、スイッチング素子SW1〜SW4および負荷抵抗R20を経由して接地ノードに流れ込む。したがって、負荷抵抗R20には、電流源IS1から流れる直流電流とスイッチング素子SW1〜SW4に流れる電流との差分に応じた電流が流れ、出力信号OUT1,OUT2は、過渡的に変動する。
時刻t2になると、制御信号S2の信号レベルは、ハイレベルに到達し、制御信号S3の信号レベルは、ローレベルに到達する。これにより、スイッチング素子SW2,SW3は、オン状態からオフ状態へ遷移する。
このように、時刻t2〜t3の期間では、スイッチング素子SW1,SW4がオン状態になっており、スイッチング素子SW2,SW3がオフ状態になっているので、電流源IS1から供給された直流電流は、スイッチング素子SW1,信号線L1,負荷抵抗R20,信号線L2,スイッチング素子SW4,および電流源IS2を経由して接地ノードに流れ込む。したがって、負荷抵抗R20には、図中の方向Aに電流が流れ、出力信号OUT1,OUT2は、一定値となる。
時刻t3になると、非反転信号INPの信号レベルは、ハイレベルからローレベルへ遷移し、反転信号INNの信号レベルは、ローレベルからハイレベルへ遷移する。これにより、制御信号S2の信号レベルは、ハイレベルからローレベルへ遷移し、制御信号S3の信号レベルは、ローレベルからハイレベルへ遷移する。その結果、スイッチング素子SW2,SW3は、オフ状態からオン状態へ遷移する。一方、制御信号S1の信号レベルは、アンプ111の可変容量C11の容量値および抵抗R11の抵抗値によって規定される時定数でローレベルからハイレベルへ遷移し、制御信号S4の信号レベルは、アンプ114の可変容量C12の容量値および抵抗R12の抵抗値によって規定される時定数でハイレベルからローレベルへ遷移する。そのため、時刻t3から可変遅延時間Δtが経過するまで(すなわち、時刻t4になるまで)、制御信号S1の信号レベルは、ハイレベルに到達せず、制御信号S4の信号レベルは、ローレベルに到達しない。したがって、スイッチング素子SW1,SW4は、オン状態のまま維持される。
このように、時刻t3〜t4の期間では、スイッチング素子SW1〜SW4の全てがオン状態になっているので、電流源IS1から供給された直流電流は、スイッチング素子SW1〜SW4および負荷抵抗R20を経由して接地ノードに流れ込む。したがって、負荷抵抗R20には、電流源IS1から流れる直流電流とスイッチング素子SW1〜SW4に流れる電流との差分に応じた電流が流れ、出力信号OUT1,OUT2は、過渡的に変動する。
時刻t4になると、制御信号S1の信号レベルは、ハイレベルに到達し、制御信号S4の信号レベルは、ローレベルに到達する。これにより、スイッチング素子SW1,SW4は、オン状態からオフ状態へ遷移する。
このように、時刻t4〜t5の期間では、スイッチング素子SW1,SW4オフ状態になっており、スイッチング素子SW2,SW3がオン状態になっているので、電流源IS1から供給された直流電流は、スイッチング素子SW2,信号線L2,負荷抵抗R20,信号線L1,スイッチング素子SW3,および電流源IS2を経由して接地ノードに流れ込む。したがって、負荷抵抗R20には、図中の方向Bに電流が流れ、出力信号OUT1,OUT2は、一定値となる。
時刻t5以降では、上述の時刻t1〜t4の動作が繰り返される。すなわち、第1の出力状態(スイッチング素子SW1,SW4がオン状態であるとともにスイッチング素子SW2,SW3がオフ状態である状態)から第2の出力状態(スイッチング素子SW1,SW4がオフ状態であるとともにスイッチング素子SW2,SW3がオン状態である状態)へ切り替わる場合、または、第2の出力状態から第1の出力状態へ切り替わる場合に、スイッチング素子SW1〜SW4の全てがオン状態になる。
〔スルーレート調整〕
次に、図4を参照して、スルーレート調整について説明する。なお、波形線a1は、可変遅延時間Δtが比較的短い場合(アンプ111〜114の時定数が比較的小さい場合)の出力信号OUT1,OUT2の波形を示し、波形線a2は、可変遅延時間Δtが比較的長い場合(アンプ111〜114の時定数が比較的大きい場合)の出力信号OUT1,OUT2の波形を示している。可変遅延時間Δtを長くすると、図4のように、出力信号OUT1,OUT2のスルーレートが小さくなる(出力信号OUT1,OUT2の波形がなまる)とともに、出力信号OUT1,OUT2のクロスポイントCPが遅延する。
次に、図4を参照して、スルーレート調整について説明する。なお、波形線a1は、可変遅延時間Δtが比較的短い場合(アンプ111〜114の時定数が比較的小さい場合)の出力信号OUT1,OUT2の波形を示し、波形線a2は、可変遅延時間Δtが比較的長い場合(アンプ111〜114の時定数が比較的大きい場合)の出力信号OUT1,OUT2の波形を示している。可変遅延時間Δtを長くすると、図4のように、出力信号OUT1,OUT2のスルーレートが小さくなる(出力信号OUT1,OUT2の波形がなまる)とともに、出力信号OUT1,OUT2のクロスポイントCPが遅延する。
以上のように、可変遅延時間Δtを調整することによって、出力信号OUT1,OUT2のクロスポイントCPをシフトさせながら出力信号OUT1,OUT2のスルーレートを調整できる。これにより、スルーレートをほぼリニアに調整でき、差動出力回路の出力信号の波形品質を改善できる。また、最適なスルーレートを選択できるので、差動出力回路の設計期間を短縮できる。
(制御部の変形例1)
なお、図5のように、アンプ111,112の各々は、図1に示した容量C11および抵抗R11に代えて容量C13および可変抵抗R13を含んでいても良い。また、アンプ113,114の各々は、図1に示した可変容量C12および抵抗R12に代えて容量C14および可変抵抗R14を含んでいても良い。可変抵抗R13,R14の抵抗値は、レジスタ30からの制御信号CTRLによって変更可能である。このように構成した場合も、制御信号CTRLによってアンプ111〜114の時定数を調整でき、その結果、可変遅延時間Δtを調整できる。なお、図5に示したアンプ111〜114において、容量C13,C14の容量値が制御信号CTRLによって変更可能であっても良い。すなわち、アンプ111〜114の各々において、抵抗の抵抗値および容量の容量値のうち少なくとも一方が可変であっても良い。
なお、図5のように、アンプ111,112の各々は、図1に示した容量C11および抵抗R11に代えて容量C13および可変抵抗R13を含んでいても良い。また、アンプ113,114の各々は、図1に示した可変容量C12および抵抗R12に代えて容量C14および可変抵抗R14を含んでいても良い。可変抵抗R13,R14の抵抗値は、レジスタ30からの制御信号CTRLによって変更可能である。このように構成した場合も、制御信号CTRLによってアンプ111〜114の時定数を調整でき、その結果、可変遅延時間Δtを調整できる。なお、図5に示したアンプ111〜114において、容量C13,C14の容量値が制御信号CTRLによって変更可能であっても良い。すなわち、アンプ111〜114の各々において、抵抗の抵抗値および容量の容量値のうち少なくとも一方が可変であっても良い。
(制御部の変形例2)
また、図6のように、アンプ111,112の各々は、図1に示した可変容量C11に代えて容量C13および可変電流源IS13を含んでいても良い。また、アンプ113,114の各々は、図1に示した可変容量C12に代えて容量C14および可変電流源IS14を含んでいても良い。可変電流源IS13,IS14の電流値は、レジスタ30からの制御信号CTRLによって変更可能である。このように構成した場合も、制御信号CTRLによってアンプ111〜114の時定数を調整でき、その結果、可変遅延時間Δtを調整できる。なお、図6に示したアンプ111〜114の各々において、抵抗R11,R12の抵抗値が制御信号CTRLによって変更可能であっても良いし、容量C13,C14の容量値が制御信号CTRLによって変更可能であっても良い。すなわち、アンプ111〜114の各々において、抵抗の抵抗値,容量の容量値,および電流源の電流値のうち少なくとも1つが可変であっても良い。
また、図6のように、アンプ111,112の各々は、図1に示した可変容量C11に代えて容量C13および可変電流源IS13を含んでいても良い。また、アンプ113,114の各々は、図1に示した可変容量C12に代えて容量C14および可変電流源IS14を含んでいても良い。可変電流源IS13,IS14の電流値は、レジスタ30からの制御信号CTRLによって変更可能である。このように構成した場合も、制御信号CTRLによってアンプ111〜114の時定数を調整でき、その結果、可変遅延時間Δtを調整できる。なお、図6に示したアンプ111〜114の各々において、抵抗R11,R12の抵抗値が制御信号CTRLによって変更可能であっても良いし、容量C13,C14の容量値が制御信号CTRLによって変更可能であっても良い。すなわち、アンプ111〜114の各々において、抵抗の抵抗値,容量の容量値,および電流源の電流値のうち少なくとも1つが可変であっても良い。
以上説明したように、上述の差動出力回路は、出力信号のスルーレートをほぼリニアに調整することによって出力信号の波形品質を改善できるので、高速データ伝送を行う装置などに有用である。
10 差動出力回路
101 出力部
IS1,IS2 電流源
SW1,SW2,SW3,SW4 スイッチング素子
102 制御部
111,112,113,114 アンプ
Tr11,Tr12 nMOSトランジスタ
C11,C12 可変容量
R11,R12 抵抗
C13,C14 容量
R13,R14 可変抵抗
IS13,IS14 可変電流源
101 出力部
IS1,IS2 電流源
SW1,SW2,SW3,SW4 スイッチング素子
102 制御部
111,112,113,114 アンプ
Tr11,Tr12 nMOSトランジスタ
C11,C12 可変容量
R11,R12 抵抗
C13,C14 容量
R13,R14 可変抵抗
IS13,IS14 可変電流源
Claims (4)
- 第1および第2の出力信号を出力する回路であって、
第1および第2の電流源と、
前記第1の出力信号を出力するための第1の出力ノードと前記第1の電流源との間に接続された第1のスイッチング素子と、
前記第2の出力信号を出力するための第2の出力ノードと前記第1の電流源との間に接続された第2のスイッチング素子と、
前記第1の出力ノードと前記第2の電流源との間に接続された第3のスイッチング素子と、
前記第2の出力ノードと前記第2の電流源との間に接続された第4のスイッチング素子と、
前記第1および第4のスイッチング素子がオン状態であるとともに前記第2および第3のスイッチング素子がオフ状態である第1の出力状態と、前記第1および第4のスイッチング素子がオフ状態であるとともに前記第2および第3のスイッチング素子がオン状態である第2の出力状態とを切り替えるものであって、前記第1の出力状態から前記第2の出力状態へ切り替える場合には、前記第2および第3のスイッチング素子をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に前記第1および第4のスイッチング素子をオン状態からオフ状態に切り替え、前記第2の出力状態から前記第1の出力状態へ切り替える場合には、前記第1および第4のスイッチング素子をオフ状態からオン状態へ切り替えてから前記可変遅延時間が経過した後に前記第2および第3のスイッチング素子をオン状態からオフ状態へ切り替える制御部とを備える
ことを特徴とする差動出力回路。 - 請求項1において、
前記制御部には、信号レベルが互いに相補的に変化する第1および第2の入力信号が与えられ、
前記制御部は、
前記第1の入力信号の第1の電圧レベルから第2の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第1の制御信号を生成する第1のアンプと、
前記第2の入力信号の第1の電圧レベルから第2の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第2の制御信号を生成する第2のアンプと、
前記第1の入力信号の第2の電圧レベルから第1の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第3の制御信号を生成する第3のアンプと、
前記第2の入力信号の第2の電圧レベルから第1の電圧レベルへの遷移を前記可変遅延時間に応じた時定数で遅延させて第4の制御信号を生成する第4のアンプとを含み、
前記第1〜第4のアンプの各々の時定数は、可変であり、
前記第1のスイッチング素子は、前記第1の制御信号の信号レベルが第1の電圧レベルである場合にはオン状態になり、前記第1の制御信号の信号レベルが第2の電圧レベルである場合にはオフ状態になり、
前記第2のスイッチング素子は、前記第2の制御信号の信号レベルが第1の電圧レベルである場合にはオン状態になり、前記第2の制御信号の信号レベルが第2の電圧レベルである場合にはオフ状態になり、
前記第3のスイッチング素子は、前記第3の制御信号の信号レベルが第1の電圧レベルである場合にはオフ状態になり、前記第3の制御信号の信号レベルが第2の電圧レベルである場合にはオン状態になり、
前記第4のスイッチング素子は、前記第4の制御信号の信号レベルが第1の電圧レベルである場合にはオフ状態になり、前記第4の制御信号の信号レベルが第2の電圧レベルである場合にはオン状態になる
ことを特徴とする差動出力回路。 - 請求項2において、
前記第1〜第4のアンプの各々は、当該アンプの時定数を規定する抵抗および容量を含み、
前記第1〜第4のアンプの各々において、前記抵抗の抵抗値および前記容量の容量値のうち少なくとも一方は可変である
ことを特徴とする差動出力回路。 - 請求項2において、
前記第1〜第4のアンプの各々は、当該アンプの時定数を規定する抵抗,容量,および電流源を含み、
前記第1〜第4のアンプの各々において、前記抵抗の抵抗値,前記容量の容量値,および電流源の電流値のうち少なくとも1つは可変である
ことを特徴とする差動出力回路。
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