JP2003338748A - スキューを減少させる入出力バッファ及び動作方法 - Google Patents

スキューを減少させる入出力バッファ及び動作方法

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JP2003338748A JP2003129295A JP2003129295A JP2003338748A JP 2003338748 A JP2003338748 A JP 2003338748A JP 2003129295 A JP2003129295 A JP 2003129295A JP 2003129295 A JP2003129295 A JP 2003129295A JP 2003338748 A JP2003338748 A JP 2003338748A
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Abstract

(57)【要約】 【課題】 スキューを減少させる入出力バッファ及び動
作方法を供給すること。 【解決手段】 外部信号と基準電圧とが入力され、前記
外部信号を増幅して出力する差動増幅部と、前記差動増
幅部の出力を反転させて出力する反転部と、電源電圧を
前記反転部に供給し、前記基準電圧に応答して前記反転
部に供給される前記電源電圧の電荷量を変動させる電源
電圧供給部と、前記反転部に接地電圧を供給し、前記基
準電圧に応答して前記反転部に供給される接地電圧の電
荷量を変動させる接地電圧供給部と、を備えることによ
って入出力バッファの出力信号に発生するスキューが減
少する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は差動型入出力バッフ
ァに係り、特に半導体メモリ装置に備えられる差動型入
出力バッファに関する。
【０００２】
【従来の技術】半導体メモリ装置は多様な回路を備え
る。その中でも入出力バッファは半導体メモリ装置に必
須なものとして備えられる。
【０００３】図１は、従来の差動型入出力バッファのブ
ロック図である。図１を参照すると、従来の差動型入出
力バッファ１０１は差動増幅器１１１とインバータ１２
１とを備える。
【０００４】差動増幅器１１１には基準電圧Ｖｒｅｆ及
び外部信号ＩＮが印加される。外部信号ＩＮは差動増幅
器１１１によりＣＭＯＳ(Complementary Metal Oxide S
emiconductor)レベルに変換された後に、インバータ１
２１により反転されて出力される。
【０００５】ところで、差動増幅器１１１に印加される
基準電圧Ｖｒｅｆが外部要因、例えばノイズにより変動
すると、差動増幅器１１１の共通モードが変動する。差
動増幅器１１１の共通モードが変動すれば、図２に示さ
れたようにインバータ１２１の出力信号Ｖｏｕｔにはス
キュー２２１、２３１が大きく発生する。
【０００６】すなわち、基準電圧Ｖｒｅｆが基準値、例
えば１.２５ボルトより増加すれば差動増幅器１１１の
出力信号の上昇時間は遅くなり、下降時間は早くなる。
それにより、インバータ１２１の出力信号Ｖｏｕｔの下
降時間は基準信号２１１より遅くなり(２２２)、出力信
号Ｖｏｕｔの上昇時間は基準信号２１１より早くなる
(２２１)。
【０００７】逆に、基準電圧Ｖｒｅｆが前記基準値より
減少すれば差動増幅器１１１の出力信号の上昇時間は早
くなり、下降時間は遅くなる。これにより、インバータ
１２１の出力信号Ｖｏｕｔの下降時間は基準信号２１１
より早くなり(２３２)、出力信号Ｖｏｕｔの上昇時間は
基準信号２１１より遅くなる(２３１)。したがって、図
２に示されたようにインバータ１２１の出力信号Ｖｏｕ
ｔにはスキューが大きく発生する。
【０００８】このように従来の技術によれば差動増幅器
１１１に印加される基準電圧Ｖｒｅｆが変動することに
よってインバータ１２１の出力信号Ｖｏｕｔにスキュー
が大きく発生する。前記スキューによって入出力バッフ
ァ１０１を備える半導体装置は誤動作を起こす恐れがあ
る。
【０００９】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、基準電圧の変動時に出力信号に発生
するスキューを減少させる入出力バッファを供給するこ
とである。
【００１０】本発明が解決しようとする他の技術的課題
は、前記入出力バッファの動作方法を供給することであ
る。
【００１１】
【課題を解決するための手段】前記技術的な課題を達成
するために本発明は、外部信号と基準電圧とが入力さ
れ、これらの差に応答して増幅信号を発生する増幅器
と、前記増幅信号が入力され、前記増幅信号に応答して
反転信号を発生するインバータと、前記基準電圧に応答
して調整された電源電圧を前記インバータに供給する電
源電圧回路と、前記基準電圧に応答して調整された接地
電圧を前記インバータに供給する接地電圧回路と、を備
えることを特徴とするバッファを供給する。
【００１２】望ましくは、前記電源電圧回路は、前記基
準電圧が基準値を超えれば前記電源電圧を低下させ、前
記基準電圧が前記基準値より低ければ前記電源電圧を上
昇させる。
【００１３】また望ましくは、前記接地電圧回路は、前
記基準電圧が基準値を超えれば前記接地電圧を上昇さ
せ、前記基準電圧が前記基準値より低ければ前記接地電
圧を低下させる。
【００１４】また望ましくは、前記増幅器は、前記外部
信号の電圧レベルが前記基準電圧より高ければ前記接地
電圧を出力し、前記外部信号の電圧レベルが前記基準電
圧より低ければ前記電源電圧を出力する。
【００１５】また望ましくは、前記電源電圧回路は、前
記電源電圧が供給され、前記基準電圧に応答して前記電
源電圧を調整する。
【００１６】また望ましくは、前記接地電圧回路は、前
記接地電圧が入力され、前記基準電圧に応答して前記接
地電圧を調整する。
【００１７】また望ましくは、前記電源電圧回路は、前
記電源電圧が入力され、前記電源電圧と前記インバータ
との間に連結されたトランジスタを備える。
【００１８】また望ましくは、前記トランジスタのゲー
トは、前記基準電圧に連結される。
【００１９】また望ましくは、前記トランジスタのソー
スは前記電源電圧に連結され、前記トランジスタのドレ
インは前記インバータに連結される。
【００２０】また望ましくは、前記電源電圧回路は、前
記トランジスタと並列であり、かつ、前記電源電圧と前
記インバータとの間に連結された他のトランジスタを備
え、前記他のトランジスタのゲートは前記接地電圧に連
結される。
【００２１】また望ましくは、前記トランジスタはＰＭ
ＯＳトランジスタである。
【００２２】また望ましくは、前記接地電圧回路は前記
接地電圧が入力され、前記接地電圧と前記インバータと
の間に連結されたトランジスタを備える。
【００２３】また望ましくは、前記トランジスタのゲー
トは前記基準電圧に連結される。
【００２４】また望ましくは、前記トランジスタのソー
スは前記接地電圧に連結され、前記トランジスタのドレ
インは前記インバータに連結される。
【００２５】また望ましくは、前記接地電圧回路は前記
トランジスタと並列であり、また前記接地電圧と前記イ
ンバータ間に連結された他のトランジスタを備え、前記
他のトランジスタのゲートは前記電源電圧に連結され
る。
【００２６】また望ましくは、前記トランジスタはＮＭ
ＯＳトランジスタである。
【００２７】また望ましくは、前記インバータは、前記
電源電圧回路と前記接地電圧回路間に連結され、相互直
列連結された第１及び第２トランジスタを備える。
【００２８】また望ましくは、前記第１及び第２トラン
ジスタのゲートは前記増幅器の出力の共通ノードに連結
され、前記第１トランジスタのドレインと第２トランジ
スタのソースは共通電圧出力ノードに連結され、前記第
１トランジスタのソースは前記電源電圧回路に連結さ
れ、前記第２トランジスタのソースは前記接地電圧回路
に連結される。
【００２９】また望ましくは、前記第１トランジスタは
ＰＭＯＳトランジスタであり、前記第２トランジスタは
ＮＭＯＳトランジスタである。
【００３０】また望ましくは、前記増幅器は、ソースが
接地電圧に連結され、ゲートは前記基準電圧に連結され
た第１ＮＭＯＳトランジスタと、ソースが前記接地電圧
に連結され、ゲートは前記外部信号に連結された第２Ｎ
ＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトラ
ンジスタのドレインに連結され、その入力端が電源電圧
に連結された電流ミラーをさらに備える。
【００３１】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力され、これらの差
に応答して増幅信号を発生する増幅器と、前記増幅信号
が入力され、前記増幅信号に応答して反転信号を発生す
るインバータと、電源電圧と前記インバータ間に直列連
結された第１トランジスタを備え、前記第１トランジス
タの制御電極が前記基準電圧に連結された電圧供給回路
と、を備えることを特徴とするバッファを供給する。
【００３２】望ましくは、前記電圧供給回路は、前記第
１トランジスタと並列連結された第２トランジスタをさ
らに備え、前記第２トランジスタの制御電極は接地電圧
に連結される。
【００３３】また望ましくは、前記第１及び第２トラン
ジスタはＰＭＯＳトランジスタである。
【００３４】また望ましくは、接地電圧と前記インバー
タ間に直列連結された第２トランジスタを備え、前記第
２トランジスタの制御電極は前記基準電圧に連結された
接地電圧供給回路をさらに備える。
【００３５】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力され、これらの差
に応答して増幅信号を発生する増幅器と、前記増幅信号
が入力され、前記増幅信号に応答して反転信号を発生す
るインバータと、接地電圧と前記インバータ間に直列連
結された第１トランジスタを備え、前記第１トランジス
タの制御電極が前記基準電圧に連結された接地電圧供給
回路を備えることを特徴とするバッファを供給する。
【００３６】望ましくは、前記接地電圧供給回路は前記
第１トランジスタと並列連結された第２トランジスタを
さらに備え、前記第２トランジスタの制御電極は電源電
圧に連結される。
【００３７】また望ましくは、前記第１及び第２トラン
ジスタはＮＭＯＳトランジスタである。
【００３８】また望ましくは、電源電圧と前記インバー
タ間に直列連結された第２トランジスタを備え、前記第
２トランジスタの制御電極は前記基準電圧に連結された
接地電圧供給回路をさらに備える。
【００３９】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力され、前記外部信
号を増幅して出力する差動増幅部と、前記差動増幅部の
出力を反転させて出力する反転部と、電源電圧を前記反
転部に供給し、前記基準電圧に応答して前記反転部に供
給される前記電源電圧の電荷量を変動させる電源電圧供
給部と、前記反転部に接地電圧を供給し、前記基準電圧
に応答して前記反転部に供給される接地電圧の電荷量を
変動させる接地電圧供給部と、を備えることを特徴とす
る差動型入出力バッファを供給する。
【００４０】望ましくは、前記基準電圧が基準値より増
加すれば前記反転部に供給される電源電圧の電荷量を減
少させることによって前記反転部の出力信号の上昇時間
が遅れ、また前記反転部に供給される接地電圧の電荷量
を増加させることによって前記反転部の出力信号の下降
時間が早くなる。
【００４１】また望ましくは、前記基準電圧が基準値よ
り減少すれば前記反転部に供給される電源電圧の電荷量
を増加させることによって前記反転部の出力信号の上昇
時間が早くなり、また前記反転部に供給される接地電圧
の電荷量を減少させることによって前記反転部の出力信
号の下降時間が遅れる。
【００４２】また望ましくは、前記電源電圧供給部は、
ソースに前記電源電圧が印加され、ゲートに前記基準電
圧が印加され、ドレインは前記反転部に連結される第１
ＰＭＯＳトランジスタと、ソースに前記電源電圧が印加
され、ゲートに前記接地電圧が印加され、ドレインは前
記反転部に連結される第２ＰＭＯＳトランジスタと、を
備える。
【００４３】また望ましくは、前記接地電圧供給部は、
ドレインは前記反転部に連結され、ゲートに前記基準電
圧が印加され、ソースに前記接地電圧が印加される第１
ＮＭＯＳトランジスタと、ドレインは前記反転部に連結
され、ゲートに前記電源電圧が印加され、ソースに前記
接地電圧が印加される第２ＮＭＯＳトランジスタと、を
備える。
【００４４】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力され、前記外部信
号を増幅して出力する差動増幅部と、前記基準電圧と電
源電圧とが入力され、前記差動増幅部の出力信号が論理
ローである場合に、前記基準電圧に応答して前記電源電
圧レベルの出力信号を出力するプルアップ部と、前記基
準電圧と接地電圧とが入力され、前記差動増幅部の出力
信号が論理ハイである場合に、前記基準電圧に応答して
前記接地電圧レベルの出力信号を出力するプルダウン部
と、を備えることを特徴とする差動型入出力バッファを
供給する。
【００４５】望ましくは、前記プルアップ部は、前記基
準電圧が基準値より増加すれば前記入出力バッファの出
力信号の上昇時間を遅らせ、前記基準電圧が前記基準値
より減少すれば前記入出力バッファの出力信号の上昇時
間を早める。
【００４６】また望ましくは、前記プルダウン部は、前
記基準電圧が基準値より増加すれば前記入出力バッファ
の出力信号の下降時間を早め、前記基準電圧が前記基準
値より減少すれば前記入出力バッファの出力信号の下降
時間を遅らせる。
【００４７】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力されて前記外部信
号を増幅して出力する差動増幅部と、前記差動増幅部の
出力を反転させて出力する反転部と、前記基準電圧が入
力され、前記差動増幅部の出力が論理ハイから論理ロー
に遷移される場合に、前記基準電圧が基準値より増加す
れば前記反転部の出力信号が論理ローから論理ハイに上
昇する時間を遅らせ、逆に前記基準電圧が前記基準値よ
り減少すれば前記反転部の出力信号が論理ローから論理
ハイに上昇する時間を早める電源電圧供給部と、を備え
ることを特徴とする差動型入出力バッファを供給する。
【００４８】前記技術的な課題を達成するために本発明
はまた、外部信号と基準電圧とが入力され、前記外部信
号を増幅して出力する差動増幅部と、前記差動増幅部の
出力を反転させて出力する反転部と、前記基準電圧が入
力され、前記差動増幅部の出力が論理ローから論理ハイ
に遷移される場合に、前記基準電圧が基準値より増加す
れば前記反転部の出力信号が論理ハイから論理ローに下
降する時間を早め、逆に前記基準電圧が前記基準値より
減少すれば前記反転部の出力信号が論理ハイから論理ロ
ーに下降する時間を遅らせる接地電圧供給部と、を備え
ることを特徴とする差動型入出力バッファを供給する。
【００４９】前記他の技術的な課題を達成するために本
発明は、外部信号と基準電圧とが入力され、これらの差
に応答して増幅信号を発生する増幅器と、前記増幅信号
が入力され、前記増幅信号に応答して反転信号を発生す
るインバータと、を備えるバッファのスキュー減少方法
において、(ａ)前記基準電圧に応答して前記インバータ
に供給される電源電圧を調整する段階と、(ｂ)前記基準
電圧に応答して前記インバータに供給される接地電圧を
調整する段階と、を含むことを特徴とするバッファのス
キュー減少方法を供給する。
【００５０】望ましくは、前記(ａ)段階は、前記基準電
圧が基準値を超えれば前記電源電圧を低下させ、前記基
準電圧が前記基準値より低ければ前記電源電圧を上昇さ
せる段階をさらに含む。
【００５１】また望ましくは、前記(ｂ)段階は、前記基
準電圧が基準値を超えれば前記接地電圧を上昇させ、前
記基準電圧が前記基準値より低ければ前記接地電圧を低
下させる段階をさらに含む。
【００５２】前記本発明によって基準電圧が基準値より
増減しても入出力バッファの出力信号のスキューは大き
くならない。
【００５３】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施の形態を例示する添付
図面及び添付図面に記載された内容を参照しなければな
らない。
【００５４】以下、添付した図面に基づいて本発明の望
ましい実施の形態を詳細に説明する。各図面に提示され
た同じ参照符号は同様の部材を示す。
【００５５】図３は、本発明の第１の実施の形態に係る
差動型入出力バッファのブロック図である。図３を参照
すれば、差動型入出力バッファ３０１は差動増幅部３１
１、反転部３２１、電源電圧供給部３３１及び接地電圧
供給部３４１を備える。
【００５６】差動増幅部３１１は外部信号ＩＮ及び基準
電圧Ｖｒｅｆが入力され、外部信号ＩＮを増幅して出力
する。すなわち、差動増幅部３１１は外部信号ＩＮが基
準電圧Ｖｒｅｆより高ければ接地電圧Ｖｓｓレベルの信
号ＶＯＵＴ１を出力し、外部信号ＩＮが基準電圧Ｖｒｅ
ｆより低ければ電源電圧Ｖｄｄレベルの信号ＶＯＵＴ１
を出力する。例えば、本実施形態の入出力バッファ３０
１が入力バッファとして使われる場合、外部信号ＩＮは
ＴＴＬ(Transistor Transistor Logic)レベルやＳＳＴ
Ｌ(Stub Series Terminated Logic)レベルの電圧を有
し、電源電圧ＶｄｄはＣＭＯＳレベルの電圧より構成さ
れうる。これにより、差動増幅部３１１に入力されるＴ
ＴＬまたはＳＳＴＬレベルの外部信号ＩＮはＣＭＯＳレ
ベルの信号に変換されて出力される。
【００５７】差動増幅部３１１は、基準電圧Ｖｒｅｆが
基準値(図５のＶａ)、例えば１.２５ボルトより増加す
れば(図５の５２１)、出力信号ＶＯＵＴ１を基準信号
(図６の６１１)より早く出力し(図６の６３１)、基準電
圧Ｖｒｅｆが基準値(図５のＶａ)より減少すれば(図５
の５３１)、出力信号ＶＯＵＴ１を基準信号(図６の６１
１)より遅く出力する(図６の６２１)。
【００５８】基準信号６１１は基準電圧Ｖｒｅｆが基準
値５１１である場合に、差動増幅部３１１から出力され
る信号である。
【００５９】反転部３２１は差動増幅部３１１の出力を
反転させて入出力バッファ３０１の出力信号ＶＯＵＴ２
として出力する。
【００６０】電源電圧供給部３３１は、電源電圧Ｖｄｄ
を反転部３２１に供給する。電源電圧供給部３３１は基
準電圧Ｖｒｅｆに応答して反転部３２１に供給される電
源電圧Ｖｄｄの電荷量を変動させる。すなわち、基準電
圧Ｖｒｅｆが基準値(図５のＶａ)より増加すれば反転部
３２１に供給される電源電圧Ｖｄｄの電荷量が減少し、
逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少す
れば反転部３２１に供給される電源電圧Ｖｄｄの電荷量
が増加する。
【００６１】接地電圧供給部３４１は、反転部３２１に
接地電圧Ｖｓｓを供給する。接地電圧供給部３４１は基
準電圧Ｖｒｅｆに応答して反転部３２１に供給される接
地電圧Ｖｓｓの電荷量を変動させる。すなわち、基準電
圧Ｖｒｅｆが基準値(図５のＶａ)より増加すれば反転部
３２１に供給される接地電圧Ｖｓｓの電荷量が増加し、
逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少す
れば反転部３２１に供給される接地電圧Ｖｓｓの電荷量
が減少する。即ち、基準電圧Ｖｒｅｆが基準値(図５の
Ｖａ)より増加すれば反転部３２１から接地端に流れる
電荷量が増加し、基準電圧Ｖｒｅｆ及び基準値(図５の
Ｖａ)より減少すれば反転部３２１から前記接地端に流
れる電荷量が減少する。
【００６２】図４は、図３に示された入出力バッファ３
０１の回路図である。
【００６３】差動増幅部３１１は、ＮＭＯＳトランジス
タＮＭ１、ＮＭ２、電流ミラー４１１及びＰＭＯＳトラ
ンジスタＰＭ１を備える。基準電圧Ｖｒｅｆと外部信号
ＩＮは、ＮＭＯＳトランジスタＮＭ１、ＮＭ２に入力さ
れる。ＰＭＯＳトランジスタＰＭ１のゲートに印加され
る制御信号Ｐ１が論理ローである場合に、ＰＭＯＳトラ
ンジスタＰＭ１はアクティブにされて電源電圧Ｖｄｄを
電流ミラー４１１に供給する。差動増幅部３１１は場合
によってはＰＭＯＳトランジスタＰＭ１を備えなくても
良い。また、差動増幅部３１１は、ノードＮ１と接地電
圧Ｖｓｓとの間に電流源(図示せず)が備えられる。電流
ミラー４１１は、ＰＭＯＳトランジスタＰＭ２、ＰＭ３
を備える。
【００６４】反転部３２１は、ＰＭＯＳトランジスタＰ
Ｍ４及びＮＭＯＳトランジスタＮＭ３を備える。ノード
Ｎ２に入力される差動増幅部３１１の出力信号ＶＯＵＴ
１は反転されてノードＮ３から入出力バッファ３０１の
出力信号ＶＯＵＴ２として出力される。
【００６５】電源電圧供給部３３１は、ゲートに基準電
圧Ｖｒｅｆが印加されるＰＭＯＳトランジスタＰＭ５と
ゲートが接地されたＰＭＯＳトランジスタＰＭ６とを備
える。ＰＭＯＳトランジスタＰＭ６は常にアクティブ状
態に保たれる。したがって、基準電圧Ｖｒｅｆが基準値
(図５のＶａ)より増加すればＰＭＯＳトランジスタＰＭ
５のゲートソース電圧Ｖｇｓが減少し、反転部３２１に
供給される電荷量が減少し、逆に基準電圧Ｖｒｅｆが基
準値(図５のＶａ)より減少すればＰＭＯＳトランジスタ
ＰＭ５のゲートソース電圧Ｖｇｓが増加し、反転部３２
１に供給される電荷量が増加する。
【００６６】接地電圧供給部３４１は、ゲートに基準電
圧Ｖｒｅｆが印加されるＮＭＯＳトランジスタＮＭ４と
ゲートに電源電圧Ｖｄｄが印加されるＮＭＯＳトランジ
スタＮＭ５とを備える。ＮＭＯＳトランジスタＮＭ５は
常にアクティブ状態に保たれる。したがって、基準電圧
Ｖｒｅｆが基準値(図５のＶａ)より増加すればＮＭＯＳ
トランジスタＮＭ４のゲートソース電圧Ｖｇｓが増加し
て反転部３２１から接地端に流れる電荷量が増加し、逆
に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すれ
ばＮＭＯＳトランジスタＮＭ４のゲートソース電圧Ｖｇ
ｓが減少して反転部３２１から接地端に流れる電荷量が
減少する。
【００６７】図５は、図３及び図４に示された基準電圧
Ｖｒｅｆが基準値Ｖａより高くなるる場合(５２１)、及
び低くなる場合(５３１)を示す。
【００６８】図７は、図３及び図４に示された入出力バ
ッファ３０１の出力信号の波形図である。図７を参照す
れば、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加
する場合の入出力バッファ３０１の出力信号７２１、及
び基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少する
場合の入出力バッファ３０１の出力信号７３１は、基準
信号７１１に非常に近いために、スキューが従来技術に
比べて顕著に減少する。すなわち、基準電圧Ｖｒｅｆの
変動時における従来の入出力バッファ１０１の出力信号
Ｖｏｕｔのスキューは(-１０７)〜(＋７７)であるが、
本実施形態の入出力バッファ３０１の出力信号ＶＯＵＴ
２のスキューは(-２１)〜(＋２２)に減少する。すなわ
ち、本実施形態によれば、スキューが約７５%改善され
る。基準信号７１１は基準電圧Ｖｒｅｆが基準値(図５
のＶａ)である場合の入出力バッファ３０１から出力さ
れる信号ＶＯＵＴ２である。
【００６９】以下、図７を参照して図３及び図４に示さ
れた入出力バッファ３０１の全体的な動作を説明する。
【００７０】第１に、基準電圧Ｖｒｅｆが基準値(図５
のＶａ)より高い場合について説明する。
【００７１】最初に、外部信号ＩＮが基準電圧Ｖｒｅｆ
より低い状態であると仮定すれば、差動増幅部３１１の
出力信号ＶＯＵＴ１は論理ハイであり、反転部３２１の
出力信号ＶＯＵＴ２は論理ローである。この状態で外部
信号ＩＮが基準電圧Ｖｒｅｆより高くなると、差動増幅
部３１１の出力信号ＶＯＵＴ１は論理ハイから論理ロー
に遷移される。ところで、基準電圧Ｖｒｅｆが基準値
(図５のＶａ)より高いので差動増幅部３１１の出力信号
ＶＯＵＴ１は図６に示されたように早く遷移される(６
３１)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理
ローに遷移されることによって反転部３２１のＰＭＯＳ
トランジスタＰＭ４がアクティブにされて反転部３２１
の出力信号ＶＯＵＴ２は論理ローから論理ハイに遷移さ
れる。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)
より高いのでＰＭＯＳトランジスタＰＭ５のゲートソー
ス電圧Ｖｇｓが減少し、これにより電源電圧供給部３３
１から出力される電荷量が減少する。したがって、反転
部３２１の出力信号ＶＯＵＴ２が論理ローから論理ハイ
に遷移される時間が遅れて出力信号７２１は基準信号７
１１に近接する。
【００７２】この状態で外部信号ＩＮが基準電圧Ｖｒｅ
ｆより低くなれば差動増幅部３１１の出力信号ＶＯＵＴ
１は論理ローから論理ハイに遷移される。ところで、基
準電圧Ｖｒｅｆが基準値(図５のＶａ)より高いので差動
増幅部３１１の出力信号ＶＯＵＴ１は図６に示されたよ
うに遅く遷移される(６３２)。差動増幅部３１１の出力
信号ＶＯＵＴ１が論理ハイに遷移されることによって反
転部３２１のＮＭＯＳトランジスタＮＭ４がアクティブ
にされて入出力バッファ３０１の出力信号ＶＯＵＴ２は
論理ハイから論理ローに遷移される。この際、基準電圧
Ｖｒｅｆが基準値(図５のＶａ)より高いのでＮＭＯＳト
ランジスタＮＭ４のゲートソース電圧Ｖｇｓが増加して
反転部３２１から接地端に出力される電荷量が増加す
る。したがって、反転部３２１の出力信号ＶＯＵＴ２の
論理ハイから論理ローへの遷移時間が早められて出力信
号７２２は基準信号７１１に近接する。
【００７３】第２に、基準電圧Ｖｒｅｆが基準値(図５
のＶａ)より減少した場合について説明する。
【００７４】初期に外部信号ＩＮが基準電圧Ｖｒｅｆよ
り低い状態であると仮定すれば、差動増幅部３１１の出
力信号ＶＯＵＴ１は論理ハイであり、反転部３２１の出
力信号ＶＯＵＴ２は論理ローである。この状態で外部信
号ＩＮが基準電圧Ｖｒｅｆより高くなると差動増幅部３
１１の出力信号ＶＯＵＴ１は論理ハイから論理ローに遷
移される。ところで、基準電圧Ｖｒｅｆが基準値(図５
のＶａ)より低いので差動増幅部３１１の出力信号ＶＯ
ＵＴ１は図６に示されたように遅く遷移される(６２
１)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理ロ
ーに遷移されることによって反転部３２１のＰＭＯＳト
ランジスタＰＭ５がアクティブにされて反転部３２１の
出力信号ＶＯＵＴ２は論理ローから論理ハイに遷移され
る。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)よ
り低いのでＰＭＯＳトランジスタＰＭ５のゲートソース
電圧Ｖｇｓが増加し、電源電圧供給部３３１から出力さ
れる電荷量が増加する。したがって、反転部３２１の出
力信号ＶＯＵＴ２の論理ローから論理ハイへの遷移時間
が早められて出力信号７３１は基準信号７１１に近接す
る。
【００７５】この状態で外部信号ＩＮが基準電圧Ｖｒｅ
ｆより低くなると、差動増幅部３１１の出力信号ＶＯＵ
Ｔ１は論理ローから論理ハイに遷移される。ところで、
基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低いので差
動増幅部３１１の出力信号ＶＯＵＴ１は図６に示された
ように早く遷移される(６２２)。差動増幅部３１１の出
力信号ＶＯＵＴ１が論理ハイに遷移されることによって
反転部３２１のＮＭＯＳトランジスタＮＭ４がアクティ
ブにされて入出力バッファ３０１の出力信号ＶＯＵＴ２
は論理ハイから論理ローに遷移される。この際、基準電
圧Ｖｒｅｆが基準値(図５のＶａ)より低いので、ＮＭＯ
ＳトランジスタＮＭ４のゲートソース電圧Ｖｇｓが減少
し、これにより反転部３２１から接地端に出力される電
荷量が減少する。したがって、反転部３２１の出力信号
ＶＯＵＴ２の論理ハイから論理ローへの遷移時間が遅ら
せられて出力信号７３２は基準信号７１１に近接する。
【００７６】このように、基準電圧Ｖｒｅｆが変動して
も入出力バッファ３０１の出力信号ＶＯＵＴ２のスキュ
ーは図７に示されたように大きくならない。
【００７７】図８は、本発明の第２の実施の形態に係る
差動型入出力バッファの回路図である。図８を参照すれ
ば、差動型入出力バッファ８０１は、差動増幅部８１
１、プルアップ部８２１及びプルダウン部８３１を備え
る。
【００７８】差動増幅部８１１は外部信号ＩＮと基準電
圧Ｖｒｅｆとが入力され、外部信号ＩＮを増幅して出力
する。すなわち、差動増幅部８１１は外部信号ＩＮが基
準電圧Ｖｒｅｆより高ければ接地電圧Ｖｓｓレベルの信
号を出力し、外部信号ＩＮが基準電圧Ｖｒｅｆより低け
れば電源電圧Ｖｄｄレベルの信号を出力する。例えば、
本実施形態の入出力バッファ８０１が入力バッファとし
て使われる場合、外部信号ＩＮはＴＴＬレベルやＳＳＴ
Ｌレベルの電圧を有し、電源電圧ＶｄｄはＣＭＯＳレベ
ルの電圧で構成されうる。これにより、差動増幅部８１
１に入力されるＴＴＬまたはＳＳＴＬレベルの外部信号
ＩＮはＣＭＯＳレベルの信号に変換されて出力される。
【００７９】差動増幅部８１１は、図５に示されたよう
に基準電圧Ｖｒｅｆが基準値５１１より増加すれば、図
６に示されたように信号６３１、６２２を基準信号６１
１より早く出力し、基準電圧Ｖｒｅｆが基準値５１１よ
り減少すれば信号６２１、６３２を基準信号６１１より
遅く出力する。
【００８０】差動増幅部８１１は、図４に示された差動
増幅部３３１の構成を含む。
【００８１】プルアップ部８２１は差動増幅部８１１の
出力信号と基準電圧Ｖｒｅｆとが入力される。プルアッ
プ部８２１は差動増幅部８１１の出力信号が論理ローで
ある場合に、電源電圧Ｖｄｄレベルの信号を入出力バッ
ファ８０１の出力信号ＶＯＵＴとして出力する。
【００８２】基準電圧Ｖｒｅｆが基準値(図５のＶａ)よ
り高い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高く
なると、差動増幅部８１１の出力信号は論理ハイから論
理ローに基準信号６１１より遅く遷移される。これによ
り、プルアップ部８２１の出力信号ＶＯＵＴは論理ロー
から論理ハイに基準信号７１１より遅く遷移されるが、
この際、プルアップ部８２１は出力信号７３１を図７に
示されたように基準信号７１１に近接して遷移させる。
【００８３】基準電圧Ｖｒｅｆが基準値(図５のＶａ)よ
り低い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高く
なると差動増幅部８１１の出力信号は論理ハイから論理
ローに基準信号６１１より早く遷移される。これによ
り、プルアップ部８２１の出力信号は論理ローから論理
ハイに基準信号７１１より早く遷移されるが、この際、
プルアップ部８２１は出力信号７２１を図７に示された
ように基準信号７１１に近接して遷移させる。
【００８４】プルアップ部８２１は、図４に示された電
源電圧供給部３３１及びＰＭＯＳトランジスタＰＭ４の
構成を含む。
【００８５】プルダウン部８３１は、差動増幅部８１１
の出力信号と基準電圧Ｖｒｅｆとを入力する。プルダウ
ン部８３１は差動増幅部８１１の出力信号が論理ハイで
ある場合に、接地電圧Ｖｓｓレベルの信号を入出力バッ
ファ８０１の出力信号ＶＯＵＴとして出力する。
【００８６】基準電圧Ｖｒｅｆが基準値(図５のＶａ)よ
り高い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低く
なると、差動増幅部８１１の出力信号は論理ローから論
理ハイに基準信号６１１より早く遷移される。これによ
り、プルダウン部８３１の出力信号は論理ハイから論理
ローに基準信号７１１より早く遷移されるが、この際、
プルダウン部８３１は出力信号７３２を図７に示された
ように基準信号７１１に近接して遷移させる。
【００８７】基準電圧Ｖｒｅｆが基準値(図５のＶａ)よ
り低い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低く
なると、差動増幅部８１１の出力信号は論理ローから論
理ハイに基準信号６１１より遅く遷移される。これによ
り、プルダウン部８３１の出力信号は論理ハイから論理
ローに基準信号７１１より遅く遷移されるが、この際、
プルダウン部８３１は出力信号７２２を図７に示された
ように基準信号７１１に近接して遷移させる。
【００８８】プルダウン部８４１は図４に示された接地
電圧供給部３４１及びＮＭＯＳトランジスタＮＭ３の構
成を含む。
【００８９】このように、基準電圧Ｖｒｅｆが変動して
も入出力バッファ８０１の出力信号ＶＯＵＴのスキュー
は図７に示されたように大きくならない。
【００９０】前述したように本実施形態によれば、基準
電圧Ｖｒｅｆが基準値５１１より増減しても入出力バッ
ファ３０１、８０１の出力信号に発生するスキューは大
きくならない。すなわち、本実施形態の入出力バッファ
３０１、８０１によれば従来の入出力バッファ１０１に
比べてスキューが７５%程度改善される。スキューが減
少すれば、入出力バッファ３０１、８０１を備える半導
体装置の誤動作を防止することができる。
【００９１】以上述べたように、本実施形態によれば、
基準電圧が基準値より増減しても入出力バッファの出力
信号のスキューは大きくならない。
【００９２】図面及び明細書において最適の実施の形態
が開示された。ここで、特定の用語が使われたが、これ
は単に本発明を説明するために使われたものに過ぎず、
意味限定や特許請求の範囲上に記載された本発明の範囲
を制限するために使われたものではない。したがって、
当業者ならばこれより多様な変形及び均等な他実施の形
態が可能であるという点を理解しうる。したがって、本
発明の真の技術的保護範囲は特許請求の範囲上の技術的
思想により決まるべきである。
【００９３】
【発明の効果】以上述べたように、本発明によれば、基
準電圧の変動時に出力信号に発生するスキューを減少さ
せることができる。
【図面の簡単な説明】
【図１】従来の差動型入出力バッファのブロック図であ
る。
【図２】図１に示された基準電圧が変動される場合にイ
ンバータの出力信号にスキューが現れる状態を示す。
【図３】本発明の第１の実施の形態に係る差動型入出力
バッファのブロック図である。
【図４】図３に示された入出力バッファの回路図であ
る。
【図５】図３及び図４に示された基準電圧の変動状態を
示す。
【図６】図３及び図４に示された基準電圧の変動時の差
動増幅部の出力信号の波形図である。
【図７】図３及び図４に示された入出力バッファの出力
信号の波形図である。
【図８】本発明の第２の実施の形態に係る差動型入出力
バッファのブロック図である。
【符号の説明】
３０１ 差動型入出力バッファ ３１１ 差動増幅部 ３２１ 反転部 ３３１ 電源電圧供給部 ３４１ 接地電圧供給部
フロントページの続き Ｆターム(参考） 5J056 AA01 AA04 BB24 CC00 CC02 DD13 DD28 DD29 FF06 FF08 KK01

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 外部信号と基準電圧とが入力され、これ
    らの差に応答して増幅信号を発生する増幅器と、 前記増幅信号が入力され、前記増幅信号に応答して反転
    信号を発生するインバータと、 前記基準電圧に応答して調整された電源電圧を前記イン
    バータに供給する電源電圧回路と、 前記基準電圧に応答して調整された接地電圧を前記イン
    バータに供給する接地電圧回路と、 を備えることを特徴とするバッファ。
  2. 【請求項２】 前記電源電圧回路は、前記基準電圧が基
    準値を超えれば前記電源電圧を低下させ、前記基準電圧
    が前記基準値より低ければ前記電源電圧を上昇させるこ
    とを特徴とする請求項１に記載のバッファ。
  3. 【請求項３】 前記接地電圧回路は、前記基準電圧が基
    準値を超えれば前記接地電圧を上昇させ、前記基準電圧
    が前記基準値より低ければ前記接地電圧を低下させるこ
    とを特徴とする請求項１に記載のバッファ。
  4. 【請求項４】 前記増幅器は、前記外部信号の電圧レベ
    ルが前記基準電圧より高ければ前記接地電圧を出力し、
    前記外部信号の電圧レベルが前記基準電圧より低ければ
    前記電源電圧を出力することを特徴とする請求項１に記
    載のバッファ。
  5. 【請求項５】 前記電源電圧回路は、前記電源電圧が入
    力され、前記基準電圧に応答して前記電源電圧を調整す
    ることを特徴とする請求項４に記載のバッファ。
  6. 【請求項６】 前記接地電圧回路は、前記接地電圧が入
    力され、前記基準電圧に応答して前記接地電圧を調整す
    ることを特徴とする請求項４に記載のバッファ。
  7. 【請求項７】 前記電源電圧回路は、前記電源電圧が入
    力され、前記電源電圧と前記インバータとの間に連結さ
    れたトランジスタを備えることを特徴とする請求項４に
    記載のバッファ。
  8. 【請求項８】 前記トランジスタのゲートは、前記基準
    電圧に連結されたことを特徴とする請求項７に記載のバ
    ッファ。
  9. 【請求項９】 前記トランジスタのソースは前記電源電
    圧に連結され、前記トランジスタのドレインは前記イン
    バータに連結されたことを特徴とする請求項８に記載の
    バッファ。
  10. 【請求項１０】 前記電源電圧回路は、前記トランジス
    タと並列であり、かつ、前記電源電圧と前記インバータ
    との間に連結された他のトランジスタを備え、前記他の
    トランジスタのゲートは前記接地電圧に連結されたこと
    を特徴とする請求項９に記載のバッファ。
  11. 【請求項１１】 前記トランジスタはＰＭＯＳトランジ
    スタであることを特徴とする請求項１０に記載のバッフ
    ァ。
  12. 【請求項１２】 前記接地電圧回路は前記接地電圧が入
    力され、前記接地電圧と前記インバータとの間に連結さ
    れたトランジスタを備えることを特徴とする請求項４に
    記載のバッファ。
  13. 【請求項１３】 前記トランジスタのゲートは前記基準
    電圧に連結されたことを特徴とする請求項１２に記載の
    バッファ。
  14. 【請求項１４】 前記トランジスタのソースは前記接地
    電圧に連結され、前記トランジスタのドレインは前記イ
    ンバータに連結されたことを特徴とする請求項１３に記
    載のバッファ。
  15. 【請求項１５】 前記接地電圧回路は前記トランジスタ
    と並列であり、かつ、前記接地電圧と前記インバータと
    の間に連結された他のトランジスタを備え、前記他のト
    ランジスタのゲートは前記電源電圧に連結されたことを
    特徴とする請求項１４に記載のバッファ。
  16. 【請求項１６】 前記トランジスタはＮＭＯＳトランジ
    スタであることを特徴とする請求項１５に記載のバッフ
    ァ。
  17. 【請求項１７】 前記インバータは、前記電源電圧回路
    と前記接地電圧回路との間に連結され、互いに直列連結
    された第１及び第２トランジスタを備えることを特徴と
    する請求項４に記載のバッファ。
  18. 【請求項１８】 前記第１及び第２トランジスタのゲー
    トは前記増幅器の出力の共通ノードに連結され、前記第
    １トランジスタのドレインと第２トランジスタのソース
    は共通電圧出力ノードに連結され、前記第１トランジス
    タのソースは前記電源電圧回路に連結され、前記第２ト
    ランジスタのソースは前記接地電圧回路に連結されたこ
    とを特徴とする請求項１７に記載のバッファ。
  19. 【請求項１９】 前記第１トランジスタはＰＭＯＳトラ
    ンジスタであり、前記第２トランジスタはＮＭＯＳトラ
    ンジスタであることを特徴とする請求項１８に記載のバ
    ッファ。
  20. 【請求項２０】 前記増幅器は、 ソースが接地電圧に連結され、ゲートが前記基準電圧に
    連結された第１ＮＭＯＳトランジスタと、 ソースが前記接地電圧に連結され、ゲートが前記外部信
    号に連結された第２ＮＭＯＳトランジスタと、 前記第１及び第２ＮＭＯＳトランジスタのドレインに連
    結され、その入力端が電源電圧に連結された電流ミラー
    と、 をさらに備えることを特徴とする請求項１に記載のバッ
    ファ。
  21. 【請求項２１】 外部信号と基準電圧とが入力され、こ
    れらの差に応答して増幅信号を発生する増幅器と、前記
    増幅信号が入力され、前記増幅信号に応答して反転信号
    を発生するインバータと、を備えるバッファのスキュー
    減少方法において、 (ａ)前記基準電圧に応答して前記インバータに供給され
    る電源電圧を調整する段階と、 (ｂ)前記基準電圧に応答して前記インバータに供給され
    る接地電圧を調整する段階と、 を含むことを特徴とするバッファのスキュー減少方法。
  22. 【請求項２２】 前記(ａ)段階は、前記基準電圧が基準
    値を超えれば前記電源電圧を低下させ、前記基準電圧が
    前記基準値より低ければ前記電源電圧を上昇させる段階
    をさらに含むことを特徴とする請求項２１に記載のバッ
    ファのスキュー減少方法。
  23. 【請求項２３】 前記(ｂ)段階は、前記基準電圧が基準
    値を超えれば前記接地電圧を上昇させ、前記基準電圧が
    前記基準値より低ければ前記接地電圧を低下させる段階
    をさらに含むことを特徴とする請求項２１に記載のバッ
    ファのスキュー減少方法。
  24. 【請求項２４】 外部信号と基準電圧とが入力され、こ
    れらの差に応答して増幅信号を発生する増幅器と、 前記増幅信号が入力され、前記増幅信号に応答して反転
    信号を発生するインバータと、 電源電圧と前記インバータとの間に直列連結された第１
    トランジスタを有し、前記第１トランジスタの制御電極
    が前記基準電圧に連結された電圧供給回路と、を備える
    ことを特徴とするバッファ。
  25. 【請求項２５】 前記電圧供給回路は、前記第１トラン
    ジスタと並列連結された第２トランジスタをさらに備
    え、前記第２トランジスタの制御電極は、接地電圧に連
    結されたことを特徴とする請求項２４に記載のバッフ
    ァ。
  26. 【請求項２６】 前記第１及び第２トランジスタはＰＭ
    ＯＳトランジスタであることを特徴とする請求項２５に
    記載のバッファ。
  27. 【請求項２７】 接地電圧と前記インバータとの間に直
    列連結された第２トランジスタを備え、前記第２トラン
    ジスタの制御電極は前記基準電圧に連結された接地電圧
    供給回路をさらに備えることを特徴とする請求項２４に
    記載のバッファ。
  28. 【請求項２８】 外部信号と基準電圧とが入力され、こ
    れらの差に応答して増幅信号を発生する増幅器と、 前記増幅信号が入力され、前記増幅信号に応答して反転
    信号を発生するインバータと、 接地電圧と前記インバータとの間に直列連結された第１
    トランジスタを有し、前記第１トランジスタの制御電極
    が前記基準電圧に連結された接地電圧供給回路と、 を備えることを特徴とするバッファ。
  29. 【請求項２９】 前記接地電圧供給回路は前記第１トラ
    ンジスタと並列連結された第２トランジスタをさらに備
    え、前記第２トランジスタの制御電極は電源電圧に連結
    されたことを特徴とする請求項２８に記載のバッファ。
  30. 【請求項３０】 前記第１及び第２トランジスタはＮＭ
    ＯＳトランジスタであることを特徴とする請求項２９に
    記載のバッファ。
  31. 【請求項３１】 電源電圧と前記インバータとの間に直
    列連結された第２トランジスタを備え、前記第２トラン
    ジスタの制御電極は前記基準電圧に連結された接地電圧
    供給回路をさらに備えることを特徴とする請求項２８に
    記載のバッファ。
  32. 【請求項３２】 外部信号と基準電圧とが入力され、前
    記外部信号を増幅して出力する差動増幅部と、 前記差動増幅部の出力を反転させて出力する反転部と、 電源電圧を前記反転部に供給し、前記基準電圧に応答し
    て前記反転部に供給される前記電源電圧の電荷量を変動
    させる電源電圧供給部と、 前記反転部に接地電圧を供給し、前記基準電圧に応答し
    て前記反転部に供給される接地電圧の電荷量を変動させ
    る接地電圧供給部と、 を備えることを特徴とする差動型入出力バッファ。
  33. 【請求項３３】 前記基準電圧が基準値より増加すれば
    前記反転部に供給される電源電圧の電荷量を減少させる
    ことによって前記反転部の出力信号の上昇時間が遅れ、
    前記反転部に供給される接地電圧の電荷量を増加させる
    ことによって前記反転部の出力信号の下降時間が早くな
    ることを特徴とする請求項３２に記載の差動型入出力バ
    ッファ。
  34. 【請求項３４】 前記基準電圧が基準値より減少すれば
    前記反転部に供給される電源電圧の電荷量を増加させる
    ことによって前記反転部の出力信号の上昇時間が早くな
    り、前記反転部に供給される接地電圧の電荷量を減少さ
    せることによって前記反転部の出力信号の下降時間が遅
    れることを特徴とする請求項３２に記載の差動型入出力
    バッファ。
  35. 【請求項３５】 前記電源電圧供給部は、 ソースに前記電源電圧が印加され、ゲートに前記基準電
    圧が印加され、ドレインは前記反転部に連結される第１
    ＰＭＯＳトランジスタと、 ソースに前記電源電圧が印加され、ゲートに前記接地電
    圧が印加され、ドレインは前記反転部に連結される第２
    ＰＭＯＳトランジスタと、 を備えることを特徴とする請求項３２に記載の差動型入
    出力バッファ。
  36. 【請求項３６】 前記接地電圧供給部は、 ドレインは前記反転部に連結され、ゲートに前記基準電
    圧が印加され、ソースに前記接地電圧が印加される第１
    ＮＭＯＳトランジスタと、 ドレインは前記反転部に連結され、ゲートに前記電源電
    圧が印加され、ソースに前記接地電圧が印加される第２
    ＮＭＯＳトランジスタと、 を備えることを特徴とする請求項３２に記載の差動型入
    出力バッファ。
  37. 【請求項３７】 外部信号と基準電圧とが入力され、前
    記外部信号を増幅して出力する差動増幅部と、 前記基準電圧と電源電圧とが入力され、前記差動増幅部
    の出力信号が論理ローである場合に、前記基準電圧に応
    答して前記電源電圧レベルの出力信号を出力するプルア
    ップ部と、 前記基準電圧と接地電圧とが入力され、前記差動増幅部
    の出力信号が論理ハイである場合に、前記基準電圧に応
    答して前記接地電圧レベルの出力信号を出力するプルダ
    ウン部と、 を備えることを特徴とする差動型入出力バッファ。
  38. 【請求項３８】 前記プルアップ部は、前記基準電圧が
    基準値より増加すれば前記入出力バッファの出力信号の
    上昇時間を遅らせ、前記基準電圧が前記基準値より減少
    すれば前記入出力バッファの出力信号の上昇時間を早め
    ることを特徴とする請求項３７に記載の差動型入出力バ
    ッファ。
  39. 【請求項３９】 前記プルダウン部は、前記基準電圧が
    基準値より増加すれば前記入出力バッファの出力信号の
    下降時間を早め、前記基準電圧が前記基準値より減少す
    れば前記入出力バッファの出力信号の下降時間を遅らせ
    ることを特徴とする請求項３７に記載の差動型入出力バ
    ッファ。
  40. 【請求項４０】 外部信号と基準電圧とが入力されて前
    記外部信号を増幅して出力する差動増幅部と、 前記差動増幅部の出力を反転させて出力する反転部と、 前記基準電圧が入力され、前記差動増幅部の出力が論理
    ハイから論理ローに遷移される場合に、前記基準電圧が
    基準値より増加すれば前記反転部の出力信号が論理ロー
    から論理ハイに上昇する時間を遅らせ、逆に前記基準電
    圧が前記基準値より減少すれば前記反転部の出力信号が
    論理ローから論理ハイに上昇する時間を早める電源電圧
    供給部と、 を備えることを特徴とする差動型入出力バッファ。
  41. 【請求項４１】 外部信号と基準電圧とが入力され、前
    記外部信号を増幅して出力する差動増幅部と、 前記差動増幅部の出力を反転させて出力する反転部と、 前記基準電圧が入力され、前記差動増幅部の出力が論理
    ローから論理ハイに遷移される場合に、前記基準電圧が
    基準値より増加すれば前記反転部の出力信号が論理ハイ
    から論理ローに下降する時間を早め、逆に前記基準電圧
    が前記基準値より減少すれば前記反転部の出力信号が論
    理ハイから論理ローに下降する時間を遅らせる接地電圧
    供給部と、 を備えることを特徴とする差動型入出力バッファ。
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