JPH01202916A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
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- JPH01202916A JPH01202916A JP63028529A JP2852988A JPH01202916A JP H01202916 A JPH01202916 A JP H01202916A JP 63028529 A JP63028529 A JP 63028529A JP 2852988 A JP2852988 A JP 2852988A JP H01202916 A JPH01202916 A JP H01202916A
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- pulse width
- signal
- pulse
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- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は情報処理装置におけるクロ・ツク分配回路等に
用いて好適なパルス幅調整回路に関する。
用いて好適なパルス幅調整回路に関する。
(従来の技術)
従来のパルス幅調整回路としては、特願昭59−822
32号「パルス幅作成回路」がある。
32号「パルス幅作成回路」がある。
第4図はその従来のパルス幅調整回路を示す回路図であ
る。この回路は、2つの入力の論理積を出力するAND
ゲート42と、2つの入力の論理積およびNANDをと
り出力するゲート41と、遅延素子43と、入力端子4
4と、出力端子45とから構成される。
る。この回路は、2つの入力の論理積を出力するAND
ゲート42と、2つの入力の論理積およびNANDをと
り出力するゲート41と、遅延素子43と、入力端子4
4と、出力端子45とから構成される。
第5図は第4図に示す従来例の信号線46〜50の信号
46s〜50sを示すタイミング図である。
46s〜50sを示すタイミング図である。
以下の説明は全て負論理で行い、説明を簡単Gこするた
め素子間の遅延はないものとする。入力端子44を介し
て信号線46に第5図に示す信号468が入力されたと
きの動作は、信号46Sが論理“1”(以下“1″)か
ら論理“0′° (以下“0”)に変化すると、信号4
7Sは“0′”から“1″に信号48Sは1″から“0
″に変化する。信号49sは遅延素子43により信号4
8sより遅れて“1”から“O”に変化する。信号50
sは信号47Sが“0”から1″に変化したことにより
“1′”から“OHに変化するか、信号49sが1”か
ら“0″に変化すると再び“′1”に戻る。信号46s
は信号50sが“1”に戻る前に“1”に戻っているの
で、信号50sが°゛1”に戻ると出力信号47は“0
″となり、パルス幅Wが作られる。この動作が正常に行
なわれるための条件は、信号46Sの0”である期間が
信号50sが“0”に変化するまで保証され、かつ信号
50sが“1″に戻る前に1″に変化していることであ
る。
め素子間の遅延はないものとする。入力端子44を介し
て信号線46に第5図に示す信号468が入力されたと
きの動作は、信号46Sが論理“1”(以下“1″)か
ら論理“0′° (以下“0”)に変化すると、信号4
7Sは“0′”から“1″に信号48Sは1″から“0
″に変化する。信号49sは遅延素子43により信号4
8sより遅れて“1”から“O”に変化する。信号50
sは信号47Sが“0”から1″に変化したことにより
“1′”から“OHに変化するか、信号49sが1”か
ら“0″に変化すると再び“′1”に戻る。信号46s
は信号50sが“1”に戻る前に“1”に戻っているの
で、信号50sが°゛1”に戻ると出力信号47は“0
″となり、パルス幅Wが作られる。この動作が正常に行
なわれるための条件は、信号46Sの0”である期間が
信号50sが“0”に変化するまで保証され、かつ信号
50sが“1″に戻る前に1″に変化していることであ
る。
以上の説明から、作成されるパルス幅Wはゲート41の
遅延時間とゲート42の遅延時間と遅延素子43の遅延
時間との合計であることがわかる。
遅延時間とゲート42の遅延時間と遅延素子43の遅延
時間との合計であることがわかる。
従って、遅延素子43の遅延時間を適当に設定すること
により所望のパルス幅Wを得ることができる。
により所望のパルス幅Wを得ることができる。
(発明が解決しようとする課題)
しかしながら、このような上述した従来のパルス幅調整
回路では、ゲート41.42、遅延素子43の遅延およ
びこれらの素子間の配線遅延の合計以下のパルス幅は作
成できない。そこで、従来のパルス幅調整回路は、数ナ
ノ秒のパルス幅が要求される超高速コンピュータに用い
るのに十分な狭パルス幅の信号を得ることができなかっ
た。
回路では、ゲート41.42、遅延素子43の遅延およ
びこれらの素子間の配線遅延の合計以下のパルス幅は作
成できない。そこで、従来のパルス幅調整回路は、数ナ
ノ秒のパルス幅が要求される超高速コンピュータに用い
るのに十分な狭パルス幅の信号を得ることができなかっ
た。
(課題を解決するための手段)
前述の課題を解決するために本発明が提供する手段は、
パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路であって、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第1及
び第2の遅延素子と、前記入力パルス信号と前記第1の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第2の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなる。
パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路であって、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第1及
び第2の遅延素子と、前記入力パルス信号と前記第1の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第2の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなる。
(実施例)
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第1図は本発明の一実施例を示す回路図であり、パルス
入力端子1、選択信号入力端子2、パルス出力端子18
の各端子と、ドライバー回路3〜6、可変遅延素子7,
8、ANDゲート13、ORゲート14、選択回路17
とを含んで構成される。
入力端子1、選択信号入力端子2、パルス出力端子18
の各端子と、ドライバー回路3〜6、可変遅延素子7,
8、ANDゲート13、ORゲート14、選択回路17
とを含んで構成される。
第2図および第3図は第1図に示すパルス幅調整回路の
動作を説明するなめに示す各部信号のタイミング図であ
り、これらの図を用いて本実施例におけるパルス幅の調
整動作を説明する。説明を簡ψにするため遅延素子以外
の回路の遅延はないものとする。
動作を説明するなめに示す各部信号のタイミング図であ
り、これらの図を用いて本実施例におけるパルス幅の調
整動作を説明する。説明を簡ψにするため遅延素子以外
の回路の遅延はないものとする。
入力端子1に入力された波形1Sのパルス@Wlが広す
ぎる場合の調整について第2図を用いて説明する。AN
D回路13の一方の入カリに入力される波形9Sは入力
波形1Sそのままであり、他方の入力10には可変遅延
素子7によって遅延された波形105が入力される。可
変遅延素子7による遅延をtdlとするとAND回路1
3の出力15の波形15sは入力波形1Sに対しパルス
幅W2がt d1分だけ狭く出力される。即ち、W2
=Wlt d+である。
ぎる場合の調整について第2図を用いて説明する。AN
D回路13の一方の入カリに入力される波形9Sは入力
波形1Sそのままであり、他方の入力10には可変遅延
素子7によって遅延された波形105が入力される。可
変遅延素子7による遅延をtdlとするとAND回路1
3の出力15の波形15sは入力波形1Sに対しパルス
幅W2がt d1分だけ狭く出力される。即ち、W2
=Wlt d+である。
入力端子1に入力された波形1Sのパルス幅W 。
が狭すぎる場合の調整について、第3図を用いて説明す
る。OR回路14の一方の入力11に入力される波形1
13は入力波形1Sその!Lまであり、他方の入力12
には可変遅延素子8によって遅延された波形12sが入
力される。可変遅延素子8による遅延をtd2とすると
OR回路14の出力16の波形16Sは入力波形1Sに
対しパルス幅W2がt4□分だけ広く出力される。即ち
W 2 = W r + t a2である。
る。OR回路14の一方の入力11に入力される波形1
13は入力波形1Sその!Lまであり、他方の入力12
には可変遅延素子8によって遅延された波形12sが入
力される。可変遅延素子8による遅延をtd2とすると
OR回路14の出力16の波形16Sは入力波形1Sに
対しパルス幅W2がt4□分だけ広く出力される。即ち
W 2 = W r + t a2である。
従って、パルス幅を狭めたい場合にはAND回路131
11の回路のパルス幅を調整し、拡げたい場合にはOR
回路14側の回路のパルス幅を調整しておいて、選択回
路17によって信号15s又は16sのうちの一方を選
択して出力することにより任意のパルス幅を作ることが
できる。
11の回路のパルス幅を調整し、拡げたい場合にはOR
回路14側の回路のパルス幅を調整しておいて、選択回
路17によって信号15s又は16sのうちの一方を選
択して出力することにより任意のパルス幅を作ることが
できる。
(発明の効果)
本発明のパルス幅調整回路は、入力パルスとこれを時間
遅延素子により遅延したパルスの論理和および論理積を
取り、幅の異なる2つのパルスを生成し、選択回路によ
ってこれら2つのパルスのうちの何れか一方を選択する
ことにより、超高速信号のパルス幅を自由に調整できる
。このように、本発明によれば、時間遅延素子の遅延時
間を選ぶことにより、パルス信号のパルス幅を任意に調
整できるパルス幅調整回路が提供できる。
遅延素子により遅延したパルスの論理和および論理積を
取り、幅の異なる2つのパルスを生成し、選択回路によ
ってこれら2つのパルスのうちの何れか一方を選択する
ことにより、超高速信号のパルス幅を自由に調整できる
。このように、本発明によれば、時間遅延素子の遅延時
間を選ぶことにより、パルス信号のパルス幅を任意に調
整できるパルス幅調整回路が提供できる。
第1図は本発明の一実施例を示す回路図、第2図および
第3図は第1図の実施例における各部信号の時間関係を
示すタイミング図、第4図は従来のパルス幅調整回路を
示す回路図、第5図は第4図の従来回路における各部信
号の時間関係を示すタイミング図である。 1・・・入力端子、2・・・選択端子、3〜6・・・ド
ライバー回路、7,8・・・可変遅延素子、13・・・
AND回路、14・・・OR回路、17・・・選択回路
、18・・・出力端子。
第3図は第1図の実施例における各部信号の時間関係を
示すタイミング図、第4図は従来のパルス幅調整回路を
示す回路図、第5図は第4図の従来回路における各部信
号の時間関係を示すタイミング図である。 1・・・入力端子、2・・・選択端子、3〜6・・・ド
ライバー回路、7,8・・・可変遅延素子、13・・・
AND回路、14・・・OR回路、17・・・選択回路
、18・・・出力端子。
Claims (1)
- パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路において、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第1及
び第2の遅延素子と、前記入力パルス信号と前記第1の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第2の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなるパルス幅調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63028529A JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63028529A JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01202916A true JPH01202916A (ja) | 1989-08-15 |
Family
ID=12251192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63028529A Pending JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01202916A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950035137A (ko) * | 1994-04-05 | 1995-12-30 | 빈센트 비. 인그라시아 | 입력신호의 펄스폭 조정방법 및 조정회로 |
FR2817090A1 (fr) * | 2000-11-21 | 2002-05-24 | Koninkl Philips Electronics Nv | Dispositif de modulation de la largeur d'impulsion de signaux tres hautes frequences |
JP4627928B2 (ja) * | 2001-06-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
WO2018008140A1 (ja) * | 2016-07-08 | 2018-01-11 | 三菱電機株式会社 | パルス幅補正回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61107812A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | パルス幅調整回路 |
-
1988
- 1988-02-09 JP JP63028529A patent/JPH01202916A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61107812A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | パルス幅調整回路 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950035137A (ko) * | 1994-04-05 | 1995-12-30 | 빈센트 비. 인그라시아 | 입력신호의 펄스폭 조정방법 및 조정회로 |
FR2817090A1 (fr) * | 2000-11-21 | 2002-05-24 | Koninkl Philips Electronics Nv | Dispositif de modulation de la largeur d'impulsion de signaux tres hautes frequences |
EP1211808A1 (fr) * | 2000-11-21 | 2002-06-05 | Koninklijke Philips Electronics N.V. | Dispositif de modulation de la largeur d'impulsion de signaux très hautes fréquences |
US6636125B2 (en) | 2000-11-21 | 2003-10-21 | Koninklijke Philips Electronics N.V. | Modulation device of the pulse width of very high-frequency signals |
JP4627928B2 (ja) * | 2001-06-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
WO2018008140A1 (ja) * | 2016-07-08 | 2018-01-11 | 三菱電機株式会社 | パルス幅補正回路 |
JPWO2018008140A1 (ja) * | 2016-07-08 | 2018-10-11 | 三菱電機株式会社 | パルス幅補正回路 |
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