JPH01202916A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
- Publication number
- JPH01202916A JPH01202916A JP63028529A JP2852988A JPH01202916A JP H01202916 A JPH01202916 A JP H01202916A JP 63028529 A JP63028529 A JP 63028529A JP 2852988 A JP2852988 A JP 2852988A JP H01202916 A JPH01202916 A JP H01202916A
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- Japan
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- circuit
- pulse width
- signal
- pulse
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- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置におけるクロ・ツク分配回路等に
用いて好適なパルス幅調整回路に関する。
用いて好適なパルス幅調整回路に関する。
（従来の技術）
従来のパルス幅調整回路としては、特願昭５９−８２２
３２号「パルス幅作成回路」がある。
３２号「パルス幅作成回路」がある。
第４図はその従来のパルス幅調整回路を示す回路図であ
る。この回路は、２つの入力の論理積を出力するＡＮＤ
ゲート４２と、２つの入力の論理積およびＮＡＮＤをと
り出力するゲート４１と、遅延素子４３と、入力端子４
４と、出力端子４５とから構成される。
る。この回路は、２つの入力の論理積を出力するＡＮＤ
ゲート４２と、２つの入力の論理積およびＮＡＮＤをと
り出力するゲート４１と、遅延素子４３と、入力端子４
４と、出力端子４５とから構成される。
第５図は第４図に示す従来例の信号線４６〜５０の信号
４６ｓ〜５０ｓを示すタイミング図である。
４６ｓ〜５０ｓを示すタイミング図である。
以下の説明は全て負論理で行い、説明を簡単Ｇこするた
め素子間の遅延はないものとする。入力端子４４を介し
て信号線４６に第５図に示す信号４６８が入力されたと
きの動作は、信号４６Ｓが論理“１”（以下“１″）か
ら論理“０′° （以下“０”）に変化すると、信号４
７Ｓは“０′”から“１″に信号４８Ｓは１″から“０
″に変化する。信号４９ｓは遅延素子４３により信号４
８ｓより遅れて“１”から“Ｏ”に変化する。信号５０
ｓは信号４７Ｓが“０”から１″に変化したことにより
“１′”から“ＯＨに変化するか、信号４９ｓが１”か
ら“０″に変化すると再び“′１”に戻る。信号４６ｓ
は信号５０ｓが“１”に戻る前に“１”に戻っているの
で、信号５０ｓが°゛１”に戻ると出力信号４７は“０
″となり、パルス幅Ｗが作られる。この動作が正常に行
なわれるための条件は、信号４６Ｓの０”である期間が
信号５０ｓが“０”に変化するまで保証され、かつ信号
５０ｓが“１″に戻る前に１″に変化していることであ
る。
め素子間の遅延はないものとする。入力端子４４を介し
て信号線４６に第５図に示す信号４６８が入力されたと
きの動作は、信号４６Ｓが論理“１”（以下“１″）か
ら論理“０′° （以下“０”）に変化すると、信号４
７Ｓは“０′”から“１″に信号４８Ｓは１″から“０
″に変化する。信号４９ｓは遅延素子４３により信号４
８ｓより遅れて“１”から“Ｏ”に変化する。信号５０
ｓは信号４７Ｓが“０”から１″に変化したことにより
“１′”から“ＯＨに変化するか、信号４９ｓが１”か
ら“０″に変化すると再び“′１”に戻る。信号４６ｓ
は信号５０ｓが“１”に戻る前に“１”に戻っているの
で、信号５０ｓが°゛１”に戻ると出力信号４７は“０
″となり、パルス幅Ｗが作られる。この動作が正常に行
なわれるための条件は、信号４６Ｓの０”である期間が
信号５０ｓが“０”に変化するまで保証され、かつ信号
５０ｓが“１″に戻る前に１″に変化していることであ
る。
以上の説明から、作成されるパルス幅Ｗはゲート４１の
遅延時間とゲート４２の遅延時間と遅延素子４３の遅延
時間との合計であることがわかる。
遅延時間とゲート４２の遅延時間と遅延素子４３の遅延
時間との合計であることがわかる。
従って、遅延素子４３の遅延時間を適当に設定すること
により所望のパルス幅Ｗを得ることができる。
により所望のパルス幅Ｗを得ることができる。
（発明が解決しようとする課題）
しかしながら、このような上述した従来のパルス幅調整
回路では、ゲート４１．４２、遅延素子４３の遅延およ
びこれらの素子間の配線遅延の合計以下のパルス幅は作
成できない。そこで、従来のパルス幅調整回路は、数ナ
ノ秒のパルス幅が要求される超高速コンピュータに用い
るのに十分な狭パルス幅の信号を得ることができなかっ
た。
回路では、ゲート４１．４２、遅延素子４３の遅延およ
びこれらの素子間の配線遅延の合計以下のパルス幅は作
成できない。そこで、従来のパルス幅調整回路は、数ナ
ノ秒のパルス幅が要求される超高速コンピュータに用い
るのに十分な狭パルス幅の信号を得ることができなかっ
た。
（課題を解決するための手段）
前述の課題を解決するために本発明が提供する手段は、
パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路であって、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第１及
び第２の遅延素子と、前記入力パルス信号と前記第１の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第２の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなる。
パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路であって、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第１及
び第２の遅延素子と、前記入力パルス信号と前記第１の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第２の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなる。
（実施例）
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図であり、パルス
入力端子１、選択信号入力端子２、パルス出力端子１８
の各端子と、ドライバー回路３〜６、可変遅延素子７，
８、ＡＮＤゲート１３、ＯＲゲート１４、選択回路１７
とを含んで構成される。
入力端子１、選択信号入力端子２、パルス出力端子１８
の各端子と、ドライバー回路３〜６、可変遅延素子７，
８、ＡＮＤゲート１３、ＯＲゲート１４、選択回路１７
とを含んで構成される。
第２図および第３図は第１図に示すパルス幅調整回路の
動作を説明するなめに示す各部信号のタイミング図であ
り、これらの図を用いて本実施例におけるパルス幅の調
整動作を説明する。説明を簡ψにするため遅延素子以外
の回路の遅延はないものとする。
動作を説明するなめに示す各部信号のタイミング図であ
り、これらの図を用いて本実施例におけるパルス幅の調
整動作を説明する。説明を簡ψにするため遅延素子以外
の回路の遅延はないものとする。
入力端子１に入力された波形１Ｓのパルス＠Ｗｌが広す
ぎる場合の調整について第２図を用いて説明する。ＡＮ
Ｄ回路１３の一方の入カリに入力される波形９Ｓは入力
波形１Ｓそのままであり、他方の入力１０には可変遅延
素子７によって遅延された波形１０５が入力される。可
変遅延素子７による遅延をｔｄｌとするとＡＮＤ回路１
３の出力１５の波形１５ｓは入力波形１Ｓに対しパルス
幅Ｗ２がｔ ｄ１分だけ狭く出力される。即ち、Ｗ２
＝Ｗｌｔ ｄ＋である。
ぎる場合の調整について第２図を用いて説明する。ＡＮ
Ｄ回路１３の一方の入カリに入力される波形９Ｓは入力
波形１Ｓそのままであり、他方の入力１０には可変遅延
素子７によって遅延された波形１０５が入力される。可
変遅延素子７による遅延をｔｄｌとするとＡＮＤ回路１
３の出力１５の波形１５ｓは入力波形１Ｓに対しパルス
幅Ｗ２がｔ ｄ１分だけ狭く出力される。即ち、Ｗ２
＝Ｗｌｔ ｄ＋である。
入力端子１に入力された波形１Ｓのパルス幅Ｗ 。
が狭すぎる場合の調整について、第３図を用いて説明す
る。ＯＲ回路１４の一方の入力１１に入力される波形１
１３は入力波形１Ｓその！Ｌまであり、他方の入力１２
には可変遅延素子８によって遅延された波形１２ｓが入
力される。可変遅延素子８による遅延をｔｄ２とすると
ＯＲ回路１４の出力１６の波形１６Ｓは入力波形１Ｓに
対しパルス幅Ｗ２がｔ４□分だけ広く出力される。即ち
Ｗ ２ ＝ Ｗ ｒ ＋ ｔ ａ２である。
る。ＯＲ回路１４の一方の入力１１に入力される波形１
１３は入力波形１Ｓその！Ｌまであり、他方の入力１２
には可変遅延素子８によって遅延された波形１２ｓが入
力される。可変遅延素子８による遅延をｔｄ２とすると
ＯＲ回路１４の出力１６の波形１６Ｓは入力波形１Ｓに
対しパルス幅Ｗ２がｔ４□分だけ広く出力される。即ち
Ｗ ２ ＝ Ｗ ｒ ＋ ｔ ａ２である。
従って、パルス幅を狭めたい場合にはＡＮＤ回路１３１
１１の回路のパルス幅を調整し、拡げたい場合にはＯＲ
回路１４側の回路のパルス幅を調整しておいて、選択回
路１７によって信号１５ｓ又は１６ｓのうちの一方を選
択して出力することにより任意のパルス幅を作ることが
できる。
１１の回路のパルス幅を調整し、拡げたい場合にはＯＲ
回路１４側の回路のパルス幅を調整しておいて、選択回
路１７によって信号１５ｓ又は１６ｓのうちの一方を選
択して出力することにより任意のパルス幅を作ることが
できる。
（発明の効果）
本発明のパルス幅調整回路は、入力パルスとこれを時間
遅延素子により遅延したパルスの論理和および論理積を
取り、幅の異なる２つのパルスを生成し、選択回路によ
ってこれら２つのパルスのうちの何れか一方を選択する
ことにより、超高速信号のパルス幅を自由に調整できる
。このように、本発明によれば、時間遅延素子の遅延時
間を選ぶことにより、パルス信号のパルス幅を任意に調
整できるパルス幅調整回路が提供できる。
遅延素子により遅延したパルスの論理和および論理積を
取り、幅の異なる２つのパルスを生成し、選択回路によ
ってこれら２つのパルスのうちの何れか一方を選択する
ことにより、超高速信号のパルス幅を自由に調整できる
。このように、本発明によれば、時間遅延素子の遅延時
間を選ぶことにより、パルス信号のパルス幅を任意に調
整できるパルス幅調整回路が提供できる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図は第１図の実施例における各部信号の時間関係を
示すタイミング図、第４図は従来のパルス幅調整回路を
示す回路図、第５図は第４図の従来回路における各部信
号の時間関係を示すタイミング図である。 １・・・入力端子、２・・・選択端子、３〜６・・・ド
ライバー回路、７，８・・・可変遅延素子、１３・・・
ＡＮＤ回路、１４・・・ＯＲ回路、１７・・・選択回路
、１８・・・出力端子。
第３図は第１図の実施例における各部信号の時間関係を
示すタイミング図、第４図は従来のパルス幅調整回路を
示す回路図、第５図は第４図の従来回路における各部信
号の時間関係を示すタイミング図である。 １・・・入力端子、２・・・選択端子、３〜６・・・ド
ライバー回路、７，８・・・可変遅延素子、１３・・・
ＡＮＤ回路、１４・・・ＯＲ回路、１７・・・選択回路
、１８・・・出力端子。
Claims (1)
- パルス信号を入力し、このパルス信号のパルス幅を調整
して出力するパルス幅調整回路において、前記入力パル
ス信号に互いに独立に時間遅延をそれぞれ与える第１及
び第２の遅延素子と、前記入力パルス信号と前記第１の
遅延素子の出力信号との論理積の信号を生成する論理積
回路と、前記入力パルス信号と前記第２の遅延素子の出
力信号との論理和の信号を生成する論理和回路と、前記
論理積回路の出力信号または前記論理和回路の出力信号
のうちのいずれか一方を選択信号に応じて選択して出力
する選択回路とを備えてなるパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028529A JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028529A JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202916A true JPH01202916A (ja) | 1989-08-15 |
Family
ID=12251192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028529A Pending JPH01202916A (ja) | 1988-02-09 | 1988-02-09 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202916A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950035137A (ko) * | 1994-04-05 | 1995-12-30 | 빈센트 비. 인그라시아 | 입력신호의 펄스폭 조정방법 및 조정회로 |
| FR2817090A1 (fr) * | 2000-11-21 | 2002-05-24 | Koninkl Philips Electronics Nv | Dispositif de modulation de la largeur d'impulsion de signaux tres hautes frequences |
| JP4627928B2 (ja) * | 2001-06-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| WO2018008140A1 (ja) * | 2016-07-08 | 2018-01-11 | 三菱電機株式会社 | パルス幅補正回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107812A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | パルス幅調整回路 |
-
1988
- 1988-02-09 JP JP63028529A patent/JPH01202916A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107812A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | パルス幅調整回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950035137A (ko) * | 1994-04-05 | 1995-12-30 | 빈센트 비. 인그라시아 | 입력신호의 펄스폭 조정방법 및 조정회로 |
| FR2817090A1 (fr) * | 2000-11-21 | 2002-05-24 | Koninkl Philips Electronics Nv | Dispositif de modulation de la largeur d'impulsion de signaux tres hautes frequences |
| EP1211808A1 (fr) * | 2000-11-21 | 2002-06-05 | Koninklijke Philips Electronics N.V. | Dispositif de modulation de la largeur d'impulsion de signaux très hautes fréquences |
| US6636125B2 (en) | 2000-11-21 | 2003-10-21 | Koninklijke Philips Electronics N.V. | Modulation device of the pulse width of very high-frequency signals |
| JP4627928B2 (ja) * | 2001-06-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| WO2018008140A1 (ja) * | 2016-07-08 | 2018-01-11 | 三菱電機株式会社 | パルス幅補正回路 |
| JPWO2018008140A1 (ja) * | 2016-07-08 | 2018-10-11 | 三菱電機株式会社 | パルス幅補正回路 |
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