TW480491B - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
TW480491B
TW480491B TW087120742A TW87120742A TW480491B TW 480491 B TW480491 B TW 480491B TW 087120742 A TW087120742 A TW 087120742A TW 87120742 A TW87120742 A TW 87120742A TW 480491 B TW480491 B TW 480491B
Authority
TW
Taiwan
Prior art keywords
circuit
clk
latch
level
delay
Prior art date
Application number
TW087120742A
Other languages
English (en)
Inventor
Yoshihide Bando
Nobutaka Taniguchi
Hiroyoshi Tomita
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of TW480491B publication Critical patent/TW480491B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Power Sources (AREA)

Description

延遲鎖定迴路dll電路的一 丰發明係關於其中供有 種半導體積體電路裝置。 以如一個SDRAM的近來车道触士 古## . 处求牛導體積體電路裝置之高速和 回積度，穩定地將相位與一外 卜邻時釦同步的一内部時鐘供 應到半導體積體電路裝置一 内部電路是重要的；一半導 體積體電路裝置利用一延遲始—、 I遲鎖疋迴路DLL電路來產生其相 位/、用來將控制信號與内部時 亏鐘冋步地供應至内部電路的 一外部時鐘同步的一内部時鐘· .^ 吟 DLL電路作動以用高精確 度來調整内部時鐘之供應時序。 另外，以近來半導體積體電路裝置之高速和高積度， 電力消耗易於增加；為了避免此，有需要對能夠工作於-低準位電力消耗的一半導體積體電路裝置。 技關技術描沭 現在將給予一傳統SDRAM之描述以提出一傳統半導體 積體電路裝置之一例。 經濟部智慧財產局員工消費合作社印製 假設傳統SDRAM可設定在一，，進行低功率操作，，狀態 中；如果傳統SDRAM被設定在進行低功率操作狀態中，接 著從外部元件供應至傳統SDRAM的所有外部時鐘都無效。 第1 9圖顯不在一傳統SDRAM中供有的一控制信號產生 器；如在第1 9圖中所示，在傳統SDRAM中， 讀自與-内部時鐘⑽間同步的—個DR=至(: 示）。 在第1 9圖之控制信號產生器中，外部供應至傳統SDRA1 -4_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 480491 A7 __^ B7__ 五、發明説明（V )
的一外部時鐘（EXT CLK)和一由外部控制時鐘致能信號 (CKE)被輸入一個AND閘301，且AND閘301輸出被供應至多 個閂鎖器302至305和傳統SDRAM之一内部電路306的一内部 時鐘（INT CLK);當在AND閘301之輸入的CKE被設定在一高 (H)準位時，被AND閘301輸出的INT CLK被供應到閂鎖器302 至305和内部電路306 ;當CKE被設定在一低（L)準位時，AND 閘301不輸出INT CLK，並禁止INT CLK之供應至傳統SDRAM 之元件。 當CKE設定在L準位且在控制信號產生器之輸入的控制 信號設定在一預定情況時，SDRAM設定在進行低功率操作 狀態中；此後，預定情況將被稱為進行低功率操作設定情 況；上述控制信號為例如分別供應至閂鎖器302、303、304 和305的一晶片選取（CS)信號、一列位址選取（RAS),信號、 一行位址選取（CAS)信號和一寫入致能（WE)信號。
在第1 9圖之控制信號產生器中，控制信號被閂鎖器3 〇 2 -305與I NT CLK同步地保留；再者，經保留控制信號LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE從閃鎖器 302-305 與INT CLK同步地供應到内部電路3〇6;内部電路306包括 與AND閘301和閂鎖器302-305不同的傳統SDRAM之其它元 件；例如，内部電路306可包括DRAM核心和（作動以決定是 否滿足進行低功率操作設定條件的）一命令解碼器。 第20圖係用於解說第19圖傳統SDRAM之控制信號產生 器之操作的一時序圖；在第20圖中，T1指示EXT CLK之一 上升邊緣發生的一時間，而T2指示CKE之一落下邊緣發生 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
訂 經濟部智慧財產局員工消費合作社印製 480491 A7 B7 五、發明説明（令） 的一時間。 如在第20圖中所示，當CKE在Η準位且EXT CLK在時 間”T 1”從L準位設定到Η準位（或在上升邊緣），則被AND閘 301輸出的INT CLK以一定延遲設定在Η準位；亦即，在從EXT CLK之上升邊緣的某一延遲後INT CLK之一上升邊緣發生； 與INT CLK之上升邊緣同步地，控制信號cs、RAS、CAS和WE 被問鎖器302、303、304和305保留，且經保留控制信號LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE都被設定在 Η準位； 亦即’傳統SDR AM設定在作動狀態中。 再者，如在第20圖中所示，當CKE在時間T2(在作動狀 態中）被設定在L準位，可滿足傳統SDRAM之進行低功率操 作設定條件；在此時傳統SDRAM設定在進行低功率操作狀 態中；亦即，使EXT CLK無效；在傳統SDRAM中，當它設定 在進行低功率操作狀態中時，禁止將丨NT CLK供應至閂鎖 302-305和内部電路306 ;供應到閃鎖器3〇2_3〇5的控制信 號被忽視即忽略控制信號是否設定在Η準位或l準位，如被 在第20圖中的影線所指的；閂鎖器3〇2一3〇5被保持在與傳 統SDRAM之進行低功率操作狀態開始前者相同的情況。 在傳統SDRAM中，閂鎖器302-305被連續保持在先前情 況中直到進行低功率操作狀態被終止或取消為止；亦即， 閂鎖器302-305保留在先前情況直到cke設定在Η準位且INT CLK之操作開始為止。 然而’傳統SDRAM之工作頻率增大，則INT CLK響應於 EXT CLK之準位而設定在η準位或[準位的時間被大幅延 -6- 本紙張尺度適财關家檩準（CNS ) Α4規格（2丨〇><297公酱了 請 先 閱 讀 背 面 之 注 意 事 項
頁 訂 經濟部智慧財產局員工消費合作社印製 480491 、發明説明（ψ 遲，在如此情形中，由於相關於EXT CLK的I NT CLK之一延 遲使傳統SDRAM易於誤功能。 t登明之概要 本發明之一目的係提供其中消除上述問題的一種改良 半導體積體電路裝置。 本發明之另一目的係提供一種半導體積體電路，其包 括輸出相位與一外部時鐘精確同步的一内部時鐘之一個 DLL電路，使得控制信號與該内部時鐘同步而無相關於該 外部時鐘之延遲地供應至一内部電路。 “ 本發明之又一目的係提供一種半導體積體電路，其允 序該半導體積體電路以一低準位之電力消耗來操作。 “本發明之上述目的可被一半導體積體電路達成，其中 田該半導體積體電路設定在一進行低功率操作狀態中時使 外部供應到該半導體積體電路的一外部時鐘無效，該半導 體積體電路包括有：一延遲鎖定迴路DLL電路，其輸出相 位與該外部時鐘同步的一内部時鐘；一閃鎖電路，'其保留 與被該DLL電路輸出的該内部時鐘同步之控制信號；及一 經濟部智慧財產局員工消費合作社印製 内邛電路，其依據從該閂鎖電路供應的控制信號而實施一 預定程序。 本發明之一較佳實施例的半導體積體電路包括輸出相 位與該外部時鐘精確同步的該内部時鐘之該電路，使 侍控制信號與該内部時鐘同步而無相關於該外部時鐘之延 遲地供應至該内部電路；因此，該半導體積體電路可有效 防止由於相關於該外部時鐘的該内部時鐘之一延遲以致該 A7 B7 五、發明説明（夂） 半導體積體電路之一誤功能；既使該半導體積體電路之工 作頻率增大，該内部時鐘沒有延遲地響應於該外部時鐘之 準位而設定在高準位或低準位；與該内部時鐘同步地，該 等控制信號被該閂鎖電路保持，且該等經保持控制信號被 供應至該内部電路。 —再者，當在進行低功率操作狀態期間時鐘致能信號設 定在低準位時在本發明之一較佳實施例的半導體積體電路 中該荨經保持控制化號不供應至該内部電路；該内部電 路之操作停止；因此，此較佳實施例之半導體積體電路可 有效減少電力消耗。 圖式之簡蕈描沭 當與伴隨圖式一起閱讀時本發明之其它目的、特徵和 利益將從下面詳細描述而變得更清楚，其中： 第1圖係根據本發明在一 SDRAM中供有的一控制信號產 生器之第一實施例的一方塊圖； 第2圖係用來解說第1圖的控制信號產生器之一操作的 一時間圖； 第3圖係根據本發明在一 SDRAM中的一控制信號產生器 之第二實施例的一方塊圖； 經濟部智慧財產局員工消費合作社印製 第4圖係用來解說第1圖的控制信號產生器之一操作的 一問題之一時間圖； 第5圖係用來解說第3圖的控制信號產生器之一操作的 一時間圖； 第6圖係用來解說第1圖的控制信號產生器之一操作的 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 480491 A7 ____B7 五、發明説明（厶） 一時間圖； 第7圖係根據本發明在一 S D R A Μ中的一控制信號產生器 之第三實施例的一方塊圖； 第8圖係用來解說第7圖的控制信號產生器之一操作的 一時間圖； 第9圖係根據本發明在一 S D R A Μ中的一控制信號產生器 之第四實施例的一方塊圖； 第1 0圖係用來解說第9圖的控制信號產生器之一操作 的一時間圖； 第11圖係根據本發明在一 SDRAM中的一控制信號產生 器之第五實施例的一方塊圖； 第12圖根據本發明在一 SDRAM中的一控制信號產生器 之第六實施例的一方塊圖； 第1 3圖係用來解說第11圖和第1 2圖之各控制信號產生 器之一操作的一時間圖； 第14圖係實施本發明的一半導體積體電路裝置所施用 的一個SDRAM之一方塊圖； 第15圖係用來解說需要將SDRAM從一作動狀態和一進 行低功率操作狀態移位至另一個的控制信號之情況的一 Γ5Π · 圖， 第1 6圖係在第1 2圖之控制信號產生器的一個DLL電路 中供有的驅動器之一電路圖； 第1 7圖係根據本發明在SDRAM中供有的一個DLL電路之 一方塊圖； -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項^^寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 480491 A7 _B7_ 五、發明説明（7 ) 第18圖係第17圖之DLL電路的一可變延遲電路之一電 路圖； 第19圖係一傳統SDRAM之一控制信號產生器的一方塊 圖；及 第20圖係用來解說第1 9圖的控制信號產生器之一操作 的一時間圖。 較佳實施例之詳細描述 參考於伴隨圖式現在將給予本發明之較佳實施例的一 描述。 下面，為了描述上方便，將描述一個Sdr錢以給予本 發明之一半導體積體電路裝置的一例。 第14圖顯示實施本發明的一半導體積體電路裝置所施 用的SDRAM之一組態。 經濟部智慧財產局員工消費合作社印製 如在第14圖中所示，SDRAM包括用於在其中儲存資料 的一個DRAM核心38 ; —恆定電壓產生器31將一恆定電壓供 至SDRAM之個別元件；一控制信號產生器32能夠解碼一從 外部供應命令，並閂鎖與一外部供應時鐘同步的控制信 號；一位址緩衝器/贊存器33保留一外部供應位址信號並 將一列位址信號（ROW ADDR)供應至DRAM核心38 ; —資料緩 衝器/贊存器34保留指示寫入DRAM核心38的資料或讀自RAM 核心38的資料之一資料信號；一控制信號閂鎖器35將被控 制信號產生器32保留的控制信號供應至DRAM核心38 ; —模 式暫存器36選擇各種操作模式之一並將SDRAM設定在選出 的操作模式中；一行位址計數器37依據被模式暫存器36選 —-10- 本紙張尺度適用中國國家標準（CNS ) A4規格（2獻297公襲） B7 五、發明説明（y ) 出的操作模式將一行位址信號（C〇L ADDR)供應至DRAM核心 38 〇 相似於第1 9圖之傳統SDRAM，在第1 4圖之SDRAM中，外 部時鐘（CLK)、時鐘致能信號（CKE)、晶片選擇信號（cs)、 列位址選擇（RAS)信號、行位址選擇（CAS)信號及寫入致能 (WE)信號從外部供應到控制信號產生器32 ;將資料寫至 DRAM核心38的一資料寫入程序或從])RAM核心38讀取資料的 一資料讀取程序依據從控制信號產生器32供應的控制信號 而實施。 在第14圖之SDRAM中，假設在位址緩衝器/贊存器33之 輸入的位址信號包含有多數位址元件信號（A〇, A1，...， An)，此處n為指示資料之位元數的一整數，而在資料緩衝 器/贊存器34之輸入的資料信號包含有多數資料元件信號 (DQO, DQ1，· · ·，DQn)，此處η為指示資料之位元數的一整 數。 經濟部智慧財產局員工消費合作社印製 以一個SDRAM之高速和高積度，穩定地將相位與一外 部時鐘（EXT CLK)同步的一内部時鐘（iNT CLK)以精確度供 應到SDRAM之一内部電路是重要的；該内部電路可包括控 制信號產生器32之閂鎖和控制信號閂鎖器35 ;如果SDRAM 之工作頻率增大，則響應於EXT CLK之準位該INT CLK被設 定在Η準位或L準位的時間被大幅延遲；在如此情形中，由 於相關於EXT CLK的INT CLK之一延遲使SDRAM易於誤功能。 為了消除上述SDRAM之問題，第14圖之SDRAM包括一改 良DLL電路，其輸出相位與EXT CLK精確同步的INT CLK， 11- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公餐） 480491 A 7 B7 五、發明説明（?） -- (請先聞讀背面之注意事項^^寫本頁) 使得控制信號與INT CLK同步而無相關於EXT CLK的延遲地 供應至SDRAM之内部電路；因此，第14圖之3])1^1^可有效防 止因INT CLK之延遲致使的SDRAM之一誤功能。 第1圖顯示根據本發明在SDRAM中供有的控制信號產生 器32之第一實施例；本實施例之控制信號產生器32意圖有 效防止因INT CLK之延遲致使的SDRAM之誤功能，並允許sd -RAM以一低準位之電力消耗來操作。 如在第1圖中所示，控制信號產生器32 一般具有一個 DLL電路1，多個閂鎖器2、3、4和5，一恆定電壓產生器7， 及一個AND閘8 ;再者，在第1圖中顯示SDRAM之一内部電路 6 ;為了描述上方便，假設内部電路6包括控制信號產生器 32之一命令解碼器、控制信號閂鎖器35、及在第14圖中所 示的其它元件。 在第1圖之控制信號產生器32中，恆定電壓產生器7在 SDRAM之一操作期間將一恆定電壓供應至DLL電路1。 經濟部智慧財產局員工消費合作社印製 在第1圖之控制信號產生器32中，外部時鐘（EXT CLK) 和時鐘致能信號（CKE)被輸入AND閘8，而EXT CLK透過AND 閘8被供應至DLL電路1 ;當在AND閘8之輸入的CKE設定在一 高（H)準位時，DLL電路1輸出要被供應到閂鎖器2-5和内部 電路6的一内部時鐘（INT CLK);另一方面，當CKE設定在 一低（L)準位時，AND閘8不將EXT CLK輸出至DLL電路1，而 禁止被DLL電路1的INT CLK之供應至閂鎖器2-5和内部電路 6 〇 當CKE設定在L準位且在閂鎖器2-5之輸入的控制信號 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 480491 A7 B7 五、發明説明（p) 設定在進行低功率操作設定情況時，SDRAM從作動狀態設 定到進行低功率操作狀態；第15圖顯示需要將SDRAM從作 動狀態和進行低功率操作狀態之一移位到另一個的控制信 號之情況；如在第1 5圖中所示，在本實施例中，當cs信號 在L準位、RAS乜號在Η準位、CAS信號在Η準位、且we信號 在Η準位時，或當CS信號在Η準位，且RAS、CAS和WE信號在 Η準位或在L準位時，控制信號處在進行低功率操作設定情 況中，在第1 5圖中，’’X”指示所要的控制信號係在Η準位或 在L準位。
在第1圖之控制信號產生器32中，控制信號cs、RAS、 CAS和WE與被DLL電路1供應的INT CLK同步地被閃鎖器2、 3、4和5保持；再者，經保持控制信號LATCH CS、LATCH RAS、 LATCH CAS和LATCH WE從閃鎖器2-5與被DLL電路1供應的i NT CLK同步地供應至内部電路6。 第2圖係用來解說第1圖之控制信號產生器3 2的操作之 一時間圖；在第2圖中，T1指示EXT CLK之一上升邊緣發生 的時間，T2指示CKE之一下降邊緣發生的時間，而T3指示 在CKEs又疋在L準位後EXT CLK之一上升邊緣發生的時間。 如在第2圖中所示，當CKE在Η準位而EXT CLK在時間，，τ 1”（或EXT CLK之上升邊緣）從L準位設定至Η準位時，相位 與EXT CLK精確同步的INT CLK被DLL電路1供應至閃鎖器2一 5 ;亦即，INT CLK之一上升邊緣與EXT CLK之上升邊緣同 時發生；與I NT CLK之上升邊緣同步地，控制信號cs、RAS、 CAS和WE被閃鎖器2、3、4和5保持，且SDRAM之作動狀態建 13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 --- (請先閱讀背面之注意事項v 裝-- >舄本頁) 經濟部智慧財產局員工消費合作社印製 480491 A7 B7 五、發明説明（"） 立使得所有經保持控制信號LATCH CS、LATCH RAS、LATCH CAS和LATCH WE都設定在Η準位。 再者，如在第2圖中所示，當在SDR AM之作動狀態期間 在時間T 2該C K E设定在L準位時’在第1 5圖中所示的進行低 功率操作設定條件被滿足；SDRAM從作動狀態設定至進行 低功率操作狀態；亦即，即使在時間T3當EXT CLK之上升 邊緣發生時仍使EXT CLK無效；在SDRAM中，當設定在進行 低功率操作狀態中時，EXT CLK不供應至DLL電路1，而INT CLK之供應至閂鎖器2-5和内部電路6被禁止；供應至閂鎖 器2-5的控制信號在忽視關於如被第2圖中之影線指示的控 制信號是否被設定在Η準位或L準位而被忽略；閂鎖器2-5 在時間Τ3被保持在與在INT CLK之上一個上升邊緣者’相同， 的情況中。 在SDRAM中，閂鎖器2-5被連續保持在先前情況中直到 進行低功率操作狀態終止或取消為止；閂鎖器2-5保留在 先前情況中（或保留在進行低功率操作狀態中）直到在第1 5 圖中所示的一作動狀態設定條件被再滿足為止；亦即， SDRAM不移位至作動狀態直到CKE設定在Η準位，INT CLK之 操作開始’及CS信號設定在L準位且控制信號RAS、CAS和WE 設定在Η準位為止，或直到如在第15圖中所示，CKE和CS都 設定在Η準位為止。 如上所述，本實施例之控制信號產生器32包括輸出相 位與EXT CLK精確同步的INT CLK之DLL電路1，使得控制信 號與INT CLK同步而無相關於EXT CLK之延遲地供應至内部 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " " ' (請先閲讀背面之注意事項Η 抽衣-- ί ,¾¾-本頁} ♦ 經濟部智慧財產局員工消費合作社印製 480491 A7 ____ B7 五、發明説明（/〆） 電路；因此，本實施例之控制信號產生器32可有效防止因 關於EXT CLK的I NT CLK之一延遲致使的SDRAM之一誤功能； 即使SDRAM之工作頻率增大，INT CLK無延遲地響應於EXT CLK之準位而設定在Η準位或L準位；被DLL電路1產生的INT CLK之上升邊緣與EXTCLK之上升邊緣同時發生；與INTCLK 之上升邊緣同步地，控制信號CS、RAS、CAS和WE被閃鎖器 2、3、4和5保留，且經保留控制信號LATCH CS、LATCH RAS、 LATCH CAS和LATCH WE設定在Η準位；因此，本實施例之半 導體積體電路裝置可有效防止因關於EXT CLK的INT CLK之 延遲致使的誤功能。 再者，當在作動狀態期間CKE設定在L準位時，EXT CLK 不供應至DLL電路1 ; DLL電路1不輸出INT CLK，而沒有INT C L K供應至閃鎖器2 - 5或内部電路6 ;因此，本實施例之控 制信號產生器32可有效減少在SDRAM中閂鎖器2-5和内部電 路6之電力消耗。 其次，第3圖顯示根據本發明的SDRAM中控制信號產生 器32之第二實施例；本實施例之控制信號產生器32係要改 良第1圖之前述實施例。 如在第3圖中所示，本實施例之控制信號產生器32包 括DLL電路1 ’多個閃鎖器2、3、4和5，怪定電壓產生器7 及AND閘8 ;在本實施例中的這些元件本質上與在第1圖中 的對應元件相同，並被相同參考標號指定而將省略其之描 述；本實施例之控制信號產生器32如在第3圖中所示的更 包括一反相器、一第二閂鎖丨〇和一第一閂鎖丨丨；再者，在 15- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇'〆297公襲） - (請先閱讀背面之注意事項寫本頁) -裝· 線 經濟部智慧財產局員工消費合作社印製 480491 A7 B7 五、發明説明（仏） 第3圖顯示SDRAM之内部電路6 ;為了描述方便，假設内部 電路6包括控制信號產生器32之一命令解碼器、控制信號 閂鎖器35、及在第14圖中所示的SDRAM之其它元件。 在第1圖之先前實施例中，時鐘致能信號（CKE)和外部 時鐘（EXT CLK)彼此不同步；因此，有可能DLL電路丨輸出 具有小於EXT CLK之一週期的一短週期之一個INT CLK脈 波。 第4圖係用來解說第1圖之控制信號產生器的操作問題 之一時間圖；在第1圖之控制信號產生器32中，在八〇閘8 之輸入不提供閂鎖而CKE直接供應至AND閘8 ;如在第4圖中 所不，具有小於EXT CLK之一週期的一短週期iINT ^^脈 波可被DLL電路1產生，且此脈波可影響SDRM之一後段電 路。 在第3圖的本實施例之控制信號產生器32中，外部時 鐘（EXT CLK)供應至AND閘8之一第一輸入，且第一閂鎖器^ 具有時鐘致能信號（CKE)被外部供應至其的一第一輸入、 連接於DLL電路1之一輸出的一第二輸入、及連接於第二閂 鎖益10之一第一輸入的一輸出；反相器9具有連接於DLL電 路1之輸出的一輸入及連接於第二閂鎖器10之一第二輸入 的一輸出，第二閂鎖器1〇具有連接於第一閂鎖器丨丨的第一 輸入、連接於反相器9的第二輪入、及連接於AND閘8之一 第二輸入的一輸出；八⑽閘8具有連接於DLL電路}之輸入的 一輸出。 在第3圖之控制信號產生器32中，時鐘致能信號cke透 16_ 本紙張尺度適用中國國家檩準（CNS ) A4規格（210X297公董） (請先閲讀背面之注意事項本頁) •裝_ 、"!! 經濟部智慧財產局員工消費合作社印製 480491 A7 --------B7 五、發明説明（|4 ) 過第一和第二閂鎖器丨丨和1〇供應至八_閘8之第二輸入。 第5圖係用來解說其中第一和第二閂鎖器丨〗和丨〇被設 在AND閘8之輸入的第3圖之控制信號產生器32的一操作之 一時間圖；在第5圖中，（a)指出被第一閂鎖器u輸出的CKE 之一開/關狀態，（b)指出被第二閂鎖器1〇輸出的cke之一 開/關狀態，及（c)指出被AND閘8輸出的信號之一開/關狀 態。 如在第5圖中所示，在AND閘8之輸入的EXT CLK和CKE (b) 係彼此同步，而在AND閘8之輸出的信號（c)之一脈波（被在 第5圖中的一點線指出）被抵消；因此，不可能dLL電路1輸 出具有在第4圖中所示的短週期的一個丨Ντ CLK脈波。 在第3圖之控制信號產生器32中，被dll電路1輸出的 INT CLK直接供應於第一閂鎖器丨丨，且第一閂鎖器丨丨與INT CLK之一上升邊緣同步地閂鎖CKE ;再者，被DLL電路1輸出 的I NT CLK透過反相器9供應至第二閂鎖器1 〇，且第二閃鎖 器11與INT CLK之一下降邊緣同步地閂鎖CKE;當被第二閂 鎖器10輸出的CKE(b)在L準位時，AND閘8不輸出信號（c)， 亦即’在AND閘8之輸出的信號（c)之一脈波（被在第5圖中 的點線指示）被抵消。 在第3圖之控制信號產生器32中，在第5圖中所示的信 號（c )供應至DLL電路1之輸入；當被第二閂鎖器輸出的 CKE (b)設定在Η準位時，DLL電路1輸出相位與ext CLK精 確同步的INT CLK，且INT CLK供應至閂鎖器2-5 ;當被第 一閂鎖器1 〇輸出的CKE (b)設定在L準位時，AND閘8不將信 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項寫本頁) 裝· 經濟部智慧財產局員工消費合作社印製 480491 A7 __________B7 五、發明説明（/少） (請先閱讀背面之注意事項^^寫本頁) 號（c)輸出至DLL電路1 ;在此情形中，DLL電路工不輸出INT CLK，而INT CLK之供應於器閂鎖2_5被禁止；如上所述， 當CKE設定在L準位且在閂鎖器2 —5之輸入的控制信號cs、 RAS、CAS和WE設定在進行低功率操作設定條件時，SDRAM 設定在進行低功率操作狀態中；在本實施例中，如在第i 5 圖中所示，進行低功率操作設定條件係cs信號在L準位、RAS 信號在Η準位、CAS信號在η準位、且we信號在Η準位，或CS 信號在Η準位，而RAS、CAS和WE信號在Η或L準位。 在第3圖之控制信號產生器32中，控制信號cs、RAS、 CAS和WE與被DLL電路1供應的iNT CLK同步地被閃鎖器2、 3、4和5保持；再者，經保持控制信號LATCiI cs、LATCH RAS、 LATCH CAS和LATCH WE與被DLL電路1供應的INT CLK同步地 從閃鎖器2-5供應至内部電路6。 經濟部智慧財產局員工消費合作社印製 第6圖係用來解說第3圖之控制信號產生器的一操作之 一時間圖；在第6圖中，T1指示在作動狀態期間iNT CLK之 一上升邊緣發生的時間、T2指示在作動狀態期間CKE之一 下降邊緣發生的時間、T3指示在CKE設定在L準位後INT CLK 之一第一上升邊緣發生的時間、且T4指示在CKE設定在L準 位後I NT CLK之一最後上升邊緣發生的時間；如上所述， 在本實施例中，EXT CLK和INT CLK係彼此同步。 如在第6圖中所示，當CKE在Η準位且EXT CLK在時間，，τ 1”（或EXT CLK之上升邊緣）從L準位設定至Η準位時，相位 與EXT CLK精確同步的INT CLK被DLL電路1供應至閃鎖器2 -5 ;亦即，在時間τΐ，INT CLK之上升邊緣與EXT CLK之上 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 480491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（/6 ) 升邊緣同時發生；與INT CLK之上升邊緣同步地，控制信 號CS、RAS、CAS和WE被閃鎖器2、3、4和5保持，且SDRAM 之作動狀態被建立使得所有經保持控制信號LATCH CS、 LATCH RAS、LATCH CAS和 LATCH WE設定在 Η準位。 再者，如在第6圖中所示，當在SDRAM之作動狀態期間 CKE在時間T2設定在L準位時，在第15圖中所示的進行低功 率操作設定條件被滿足；SDRAM從作動狀態設定至進行低 功率操作狀態；亦即，即使當INT CLK之第一上升邊緣在 時間T3發生仍使EXT CLK無效；在SDRAM中，當設定在進行 低功率操作狀態中時，EXT CLK不供應至DLL電路1，而INT CLK之供應至器閂鎖2-5被禁止；如被在第6圖中的影線指 示的’供應至器閂鎖2-5的控制信號以忽視關於控制信號 是否設定在Η準位或L準位地被忽略；在時間T4閂鎖器2-5 被保持在與在I NT CLK之上一個上升邊緣者相同的情況。 在SDRAM中’閂鎖器2-5被連續保持在先前情況中直到 進行低功率操作狀態終止或取消為止；閂鎖器2_5保留在 先前情況中直到在第1 5圖中所示的一作動狀態設定條件被 再滿足為止；亦即，SDRAM不移位至作動狀態直到CKE設定 在Η準位，INT CLK之操作開始，及CS信號設定在L準位且 控制信號RAS、CAS和WE設定在Η準位為止，或直到如在第15 圖中所示，CKE和CS都設定在Η準位為止；在本實施例中， 在進行低功率操作狀態期間被DLL電路1輸出的INT CLK脈 波之數目比在第1圖之先前實施例中者大一。 如上所述，本實施例之控制信號產生器3 2包括輸出相 -19- 本^氏張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） ' '~ (請先閱讀背面之注意事項v .裝-- |馬本頁) 釘 線 480491 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（/;?) 位與EXT CLK精確同步的INT CLK之DLL電路1，使得控制信 號與INT CLK同步而無相關於ext CLK之延遲地供應至内部 電路；因此，本實施例之控制信號產生器32可有效防止因 關於EXT CLK的INT CLK之一延遲致使的SDRAM之一誤功能； 即使SDRAM之工作頻率增大，iNT CLK無延遲地響應於EXT CLK之準位而設定在η準位或L準位；被DLL電路1產生的INT CLK之上升邊緣與EXTCLK之上升邊緣同時發生；與INTCLK 之上升邊緣同步地，控制信號CS、RAS、CAS和WE被閃鎖器 2、3、4和5保留’且經保留控制信號LATCH CS、LATCH RAS、 LATCH CAS和LATCH WE設定在Η準位；因此，本實施例之半 導體積體電路裝置可有效防止因關於EXT CLK的INT CLK之 延遲致使的誤功能。 再者，當在作動狀態期間CKE設定在L準位時，EXT CLK 不供應至DLL電路1 ; DLL電路1不輸出INT CLK，而沒有INT CLK供應至閂鎖器2-5而内部電路6之操作停止；因此，本 實施例之控制信號產生器32可有效減少在SDRAM中閂鎖器 2-5和内部電路6之電力消耗。 其次’第7圖顯示根據本發明的SDRAM中控制信號產生 器32之第三實施例；本實施例之控制信號產生器32具有與 第1圖和第3圖之先前實施例之組態不同的一組態。 如在第7圖中所示，本實施例之控制信號產生器32包 括DLL電路1，多個閂鎖器2、3、4和5，及恆定電壓產生器 7;在本實施例中的這些元件本質上與在第1圖中的對應元 件相同，並被相同參考標號指定而將省略其之描述；本實 -20- (請先閲讀背面之注意事項f •裝-- ~寫本頁)
、^1T 線 本紙張尺度適用中國國家檩準（CNS )八4規格（210X 297公釐） 480491 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（丨y) 施例之控制信號產生器32如在第7圖中所示的更包括一個 AND閘12、一個AND閘13、一個AND閘14及一個AND閘15 ;再 者，在第7圖中顯示SDRAM之内部電路6 ;為了描述方便， 假設内部電路6包括控制信號產生器32之一命令解碼器、 控制信號閂鎖器35、及在第14圖中所示的SDRAM之其它元 件。 不像第1圖和第3圖之先前實施例地，在本實施例之控 制信號產生器32中，EXT CLK直接供應至DLL電路1 ;即使 當SDRAM設定在進行低功率操作狀態中，DLL電路1總是輸 出相位與EXT CLK同步的INT CLK，且INT CLK供應至各個 閂鎖器2-5和内部電路6 ;因此，在本實施例中，EXT CLK 和INT CLK總是彼此同步；再者，經保持控制信號LATCH CS、 LATCH RAS、LATCH CAS和 LATCH WE從閃鎖器 2-5供應至 AND 閘12-15之個別第一輸入，而CKE供應至AND閘12-15之各個 個別第二輸入。 在本實施例中，當在SDRAM之作動狀態期間CKE設定在 Η準位時，AND閘12-15將經保持控制信號LATCH CS、LATCH RAS、LATCH CAS及LATCH WE輸出至内部電路6 ;如上所述， 當CKE設定在L準位且在閂鎖器2-5之輸入的控制信號CS、 RAS、CAS和WE如在第15圖中所示設定在進行低功率操作設 定情況中時，SDRAM設定在進行低功率操作狀態中；在本 實施例中，如在第1 5圖中所示，進行低功率操作設定條件 係CS信號在L準位、RAS信號在Η準位、CAS信號在Η準位、 且WE信號在Η準位，或CS信號在Η準位，而RAS、CAS和WE信 -21- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
(請先閲讀背面之注意事項V 裝-- 、寫本頁) ir 線_ 480491 經濟部智慧財產局員工消費合作社印製 A7 B7__五、發明説明（/p 號在Η準位或在L準位。 在第7圖之控制信號產生器32中，控制信號CS、RAS、 CAS和WE與被DLL電路1供應的INT CLK同步地被閃鎖器2、 3、4和5保持；再者，當CKE設定在Η準位時經保持控制信 號 LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE從 AND 閘 12-15 供應至内部電路6;另一方面，當CKE設定在L準位時，不 管控制信號CS、RAS、CAS和WE是在Η準位或在L準位，經保 持控制信號 LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE 不供應至内部電路；被DLL電路1輸出的INT CLK總是供應 至内部電路6。 第8圖係用來解說第7圖之控制信號產生器32的一操作 之一時間圖；在第8圖中，，T1指示在作動狀態期間INT CLK 之一上升邊緣發生的時間、T2指示在作動狀態期間CKE之 一下降邊緣發生的時間、T3指示在CKE設定在L準位後INT CLK之一第一上升邊緣發生的時間、且T4指示在CKE設定在 L準位後I NT CLK之一最後上升邊緣發生的時間；如上所 述，在本實施例中，EXT CLK和INT CLK係彼此同步。 如在第8圖中所示，當CKE在Η準位且EXT CLK在時間’’T 1”（或EXT CLK之上升邊緣）從L準位設定至Η準位時，相位 與EXT CLK精確同步的INT CLK被DLL電路1供應至閃鎖器2-5 ;亦即，在時間Tl，INT CLK之上升邊緣與EXT CLK之上 升邊緣同時發生；與INT CLK之上升邊緣同步地，控制信 號CS、RAS、CAS和WE被Μ鎖器2、3、4和5保持，且SDRAM 之作動狀態被建立使得所有經保持控制信號LATCH cs、 -22- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項Μ 裝-- 、寫本頁)
•1T 線· 480491 A7 B7___ 五、發明説明（>17 ) LATCH RAS、LATCH CAS和 LATCH WE設定在 Η準位。 再者，如在第8圖中所示，當在SDRAM之作動狀態期間 CKE在時間T2設定在L準位時，在第15圖中所示的進行低功 率操作設定條件被滿足；SDRAM從作動狀態設定至進行低 功率操作狀態；亦即，即使當I NT CLK之第一上升邊緣在 時間T3發生仍使EXT CLK無效；在本實施例中，即使當SDRAM 設定在進行低功率操作狀態，EXT CLK供應至DLL電路1， 而I NT CLK之供應至閂鎖器2-5和内部電路6被允許；然而’ 在進行低功率操作狀態期間CKE設定在L準位，且AND閘Μ-ΐ 5不將經保持控 制信號LATCH CS 、 LATCH RAS 、 LATCH CAS 及LATCH WE輸出到内部電路6 ;因此，如被在第8圖中的影 線指示的，即使當在進行低功率操作狀態期間控制信號供 應至閂鎖器2-5，它們以忽視關於控制信號是否設定在0準 位或L準位地被忽略；在時間T4閂鎖器2-5被保持在與在INT CLK之上一個上升邊緣者相同的情況。 在SDRAM中，閂鎖器2-5被連續保持在先前情況中直到 進行低功率操作狀態終止或取消為止；閂鎖器2_5保留在 先前情況中直到在第1 5圖中所示的一作動狀態設定條件被 再滿足為止；亦即，SDRAM不移位至作動狀態直到CKE設定 在Η準位，INT CLK之操作開始，及CS信號設定在L準位且 控制信號RAS、CAS和WE設定在Η準位為止，或直到CS信號 設定在Η準位為止。 如上所述，本實施例之控制信號產生器32包括輸出相 位與EXT CLK精確同步的INT CLK之DLL電路1，使得控制信 -23- __ 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） (請先閲讀背面之注意事項舄本頁) -裝· -線_ 經濟部智慧財產局員工消費合作社印製 480491 經濟部智慧財產局員工消費合作社印製 A7 ___ B7五、發明説明（y| ) 號與INT CLK同步而無相關於EXT CLK之延遲地供應至内部 電路；因此，本實施例之控制信號產生器32可有效防止因 關於EXT CLK的I NT CLK之一延遲致使的SDRAM之一誤功能； 即使SDRAM之工作頻率增大，INT CLK無延遲地響應於EXT CLK之準位而設定在Η準位或L準位；被DLL電路1產生的INT CLK之上升邊緣與EXTCLK之上升邊緣同時發生；與INTCLK 之上升邊緣同步地，控制信號CS、RAS、CAS和WE被Η鎖器 2、3、4和5保留，且經保留控制信號LATCH CS、LATCH RAS、 LATCH CAS和LATCH WE設定在Η準位；因此，本實施例之SDRAM 可有效防止因關於EXT CLK的INT CLK之延遲致使的誤功 能。 再者，當在作動狀態期間CKE設定在L準位時，AND閘 1 2-1 5不將經保持控制信號輸出至内部電路6 ;内部電路6 之操作和AND閘12-15之操作停止；因此，本實施例之控制 信號產生器32可有效減少在SDRAM中内部電路6之電力消 耗。 其次’第9圖顯示根據本發明的SDRAM中控制信號產生 器32之第四實施例；本實施例之控制信號產生器32具有與 第1圖、第3圖和第7圖之先前實施例之組態不同的一組態。 如在第9圖中所示，本實施例之控制信號產生器32包 括DLL電路1，多個閂鎖器2、3、4和5，及恆定電壓產生器 7;在本實施例中的這些元件本質上與在第1圖中的對應元 件相同’並被相同參考標號指定而將省略其之描述；本實 施例之控制信號產生器32如在第9圖中所示的更包括一個 -24- I紙張尺度適用中國國家標準（CNS )八4規格（210xl^F)- (請先閲讀背面之注意事項v 裝-- 方舄本頁)
-1T 線 480491 A7 B7 五、發明説明（yy) AND閘16 ;再者，在第9圖中顯示SDR AM之内部電路6 ;為了 描述方便，假設内部電路6包括控制信號產生器32之一命 令解碼器、控制信號閂鎖器35、及在第14圖中所示的SDRAM 之其它元件。 不像第1圖和第3圖之先前實施例地，在本實施例之控 制信號產生器32中，EXT CLK直接供應至DLL電路1，DLL電 路1之輸出連接於AND閘16之一^第一輸入，而CKE供應至AND 閘16之一第二輸入；再者，AND閘16具有連接於各個閂鎖 器2- 5和内部電路的一輸出；即使當SDRAM設定在進行低 功率操作狀態中，DLL電路1總是輸出相位與EXT CLK同步 的INT CLK，且INT CLK供應至AND閘16 ;因此，在本實施 例中，EXT CLK和INT CLK總是彼此同步；控制信號CS、RAS、 CAS和WE與被AND閘16供應的INT CLK同步地被閂鎖器2-5保 持；再者，經保持控制信號LATCH CS、LATCH RAS、LATCH CAS 和LATCH WE與被AND閘16供應的INT CLK同步地從閂鎖器2-5供應至内部電路。 在本實施例中，當在SDRAM之作動狀態期間CKE設定在 Η準位時，AND閘16將I NT CLK輸出至各個閂鎖器2-5和内部 電路6;然而，當CKE設定在L準位且在閂鎖器2-5之輸入的 控制信號CS、RAS、CAS和WE如在第15圖中所示設定在進行 低功率操作設定情況中時，SDRAM設定在進行低功率操作 狀態中；在本實施例中，如在第1 5圖中所示，進行低功率 操作設定條件係CS信號在L準位、RAS信號在Η準位、CAS信 號在Η準位、且WE信號在Η準位，或CS信號在Η準位，而RAS、 -25- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注^^事項馬本頁) 裝· 線 經濟部智慧財產局員工消費合作社印製 480491 A7 B7 五、發明説明（y>) CAS和WE信號在Η準位或在1準位。 ----------裝-- (請先閲讀背面之注意事項再θ馬本頁) 在第9圖之控制信號產生器32中’當CKE設定在L準位 時，INT CLK不被AND閘16輸出至閃鎖器2-5或内部電路Θ; 因此，不管控制信號⑶、RAS、〇^和心是在H準位或在[準 位，經保持控制信號LATCH CS、LATCH RAS、LATCH [AS和 LATCH WE不從閂鎖器2-5供應至内部電路6 ;被DLL電路1輸 出的INT CLK總是供應至AND間1 6 ’但當CKE设疋在L準位時 AND閘16不輸出INT CLK ° 第1 0圖係用來解說第9圖之控制信號產生器的一操作 之一時間圖；在第1 0圖中，，T1指示在作動狀態期間I NT CLK 之一上升邊緣發生的時間、T2指示CKE之一下降邊緣發生 的時間、且T3指示在CKE設定在L準位後EXT CLK之一上升 邊緣發生的時間；如上所述’被DLL電路1輸出的EXT CLK 和INT CLK總是彼此同步。 經濟部智慧財產局員工消費合作社印製 如在第10圖中所示’當CKE在Η準位且EXT CLK在時間’’T 1”（或EXT CLK之上升邊緣）從L準位設定至Η準位時’相位 與EXT CLK精確同步的INT CLK被AND閘16供應至問鎖器2-5 ;亦即，I NT CLK之上升邊緣與EXT CLK之上升邊緣同時 發生；與I NT CLK之上升邊緣同步地’控制信號CS、RAS、 CAS和WE被閂鎖器2、3、4和5保持’且SDRAM之作動狀態被 建立使得所有經保持控制信號LATCH CS、LATCH RAS、LATCH CAS和LATCH WE設定在H準位。 再者，如在第l〇圖中所示’當在SDRAM之作動狀態期 間CKE在時間T2設定在L準位時’在第1 5圖中所示的進行低 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇、乂297公襲） 480491 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（外） 功率操作設定條件被滿足；SDRAM從作動狀態設定至進行 低功率操作狀態；亦即，即使當EXT CLK之上升邊緣在時 間T3發生仍使£^ CLK無效；在SDRAM中，當設定在進行低 功率操作狀態時，INT CLK從AND閘16供應至閂鎖器2-5和 内部電路6被禁止；如被在第丨〇圖中的影線指示的，供應 至問鎖器2-5的控制信號以忽視關於控制信號是否設定在η 準位或L準位地被忽略；在時間T1閂鎖器2 —5被保持在與在 I NT CLK之上一個上升邊緣者相同的情況中。 在SDRAM中，閂鎖器2-5被連續保持在先前情況中直到 進行低功率操作狀態終止或取消為止；閂鎖器2-5保留在 先前情況中直到在第1 5圖中所示的一作動狀態設定條件被 再滿足為止；亦即，SDRAM不移位至作動狀態直到CKE設定 在Η準位，INT CLK之操作開始，及CS信號設定在L準位且 控制L说RAS、CAS和WE設定在Η準位為止，或如在第15圖 中所示直到CKE和CS設定在Η準位為止。 如上所述，本實施例之控制信號產生器32包括輸出相 位與EXT CLK精確同步的INT CLK之DLL電路1，使得控制信 號與INT CLK同步而無相關於EXT CLK之延遲地供應至内部 電路；因此，本實施例之控制信號產生器3 2可有效防止因 關於EXT CLK的I NT CLK之一延遲致使的SDRAM之一誤功能； 即使SDRAM之工作頻率增大，INT CLK無延遲地響應於EXT CLK之準位而設定在Η準位或L準位；被DLL電路1輸出的INT CLK之上升邊緣與EXTCLK之上升邊緣同時發生；與INTCLK 之上升邊緣同步地，控制信號CS、RAS、CAS和WE被閃鎖器-27- (請先閲讀背面之注意事項^!^馬本頁) 裝· 、-?τ -線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 480491 A7 B7 五、發明説明（>少） 澤-- (請先閲讀背面之注意事項^一^舄本頁) 2、3、4和5保留，且經保留控制信號LATCH CS、LATCH RAS、 LATCH CAS和LATCH WE設定在Η準位；因此，本實施例之半 導體積體電路裝置可有效防止因關於EXT CLK的INT CLK之 延遲致使的誤功能。 再者，當在作動狀態期間CKE設定在L準位時，INT CLK 不被AND閘16供應至閂鎖器2-5和内部電路6 ;因此，本實 施例之控制信號產生器32可有效減少在SDRAM中閂鎖器2-5 和内部電路6之電力消耗。 本實施例之控制信號產生器32與第1圖和第3圖之實施 例不同在於即使當SDRAM在進行低功率操作狀態中時DLL電 路1輸出相位與EXT CLK同步的I NT CLK ;本實施例之控制 信號產生器32與第7圖之實施例不同在於在SDRAM之進行低 功率操作狀態期間INT CLK之供應至閂鎖器2-5和内部電路 6被禁止。 其次，第11圖顯示根據本發明的SDRAM中控制信號產 生器32之第五實施例；在本實施例之控制信號產生器32中 的一 DLL電路51具有與第1圖之先前實施例的DLL電路1之組 態不同的一組態。 經濟部智慧財產局員工消費合作社印製 如在第11圖中所示，本實施例之控制信號產生器32包 括多個閂鎖器2、3、4和5，恆定電壓產生器7、及内部電 路6;在本實施例中的這些元件本質上與在第1圖中的對應 元件相同，並被相同參考標號指定而將省略其之描述；本 實施例之控制信號產生器32如在第11圖中所示的更包括一 個AND閘17。 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 480491 A7 B7 五、發明説明（〆） 在本實施例之控制信號產生器32中，DLL電路51包括 一控制單元18和一延遲階段1 9 ;延遲階段1 9包括多個延遲 電路並能夠藉選擇延遲電路而將一可變延遲插於Εχτ CLK ;控制單元18依據EXT CLK控制延遲階段19使得一可變 延遲插於EXT CLK，而延遲階段19依據經延遲EXT CLK而輸 出 INT CLK 。 在本實施例之控制信號產生器32中，EXT CLK直接供 應至DLL電路51之控制單元18 ; EXT CLK和CKE供應至AND閘 17 ’而AND閘17將一信號（d)輸出至DLL電路51之延遲階段 19 ;被延遲階段19輸出的INT CLK供應至閂鎖器2-5 ;控制 信號CS、RAS、CAS和WE與被DLL電路51供應的INT CLK同步 地被閂鎖器2-5保持；再者，經保持控制信號LATCH CS、 LATCH RAS、LATCH CAS和LATCH WE從閃鎖器2-5供應至内 部電路6。 在本實施例中，當在SDRAM之作動狀態期間CKE設定在 Η準位時，AND閘17將與EXT CLK相同的信號（d)輸出至延遲 階段19 ;在此情況中，DLL電路51輸出相位與EXT CLK同步 的INT CLK，而INT CLK供應至閂鎖器2-5 ;另一方面，當CKE 設定在L準位時，在AND閘17之輸出的信號（d)設定在L準 位，而EXT CLK不供應至延遲階段19 ;在此情況中，INT CLK 被DLL電路51之供應至閂鎖器2-5被禁止。 在本實施例中，當CKE設定在L準位而在閂鎖器2-5之 輸入的控制信號CS、RAS、CAS和WE如在第15圖中所示的進 行低功率操作設定情況中時，SDRAM相似於第1圖之先前實 29- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 請· 先 閱 讀 背 τδ 之 注 意 事 項 I· 本 頁 裝 -訂 經濟部智慧財產局員工消費合作社印製 480491 Α7 Β7 五、發明説明（>7) 施例地設定在進行低功率操作狀態中。 裝-- (請先閱讀背面之注意事項本頁) 在第11圖之控制信號產生器32中，當CKE設定在L準位 時，INT CLK不被DLL電路51輸出至閂鎖器2一5 ;因此，不 管控制信號CS、RAS、CAS和WE是在Η準位或在l準位，經保
持控制、號 LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE 不從閂鎖器2-5供應至内部電路6 ;被])ll電路si輸出的ίΝΤ CLK在CKE設定在Η準位時供應至閂鎖器2-5，但當CKE設定 在L準位時DLL電路51不將INT CLK輸出至閃鎖器2-5。 第12圖顯示根據本發明的SDRAM中控制信號產生器32 之第六實施例；在本實施例之控制信號產生器32中的一個 DLL電路61具有與第1圖之先前實施例的dll電路1之組態不 同的一組態。 如在第1 2圖中所示’本實施例之控制信號產生器3 2包 括多個閂鎖器2、3、4和5，恒定電壓產生器7、及内部電 路6;在本實施例中的這些元件本質上與在第1圖中的對應 元件相同，並被相同參考標號指定而將省略其之描述；本 實施例之控制信號產生器32如在第11圖中所示的更包括一 個AND閘17。 經濟部智慧財產局員工消費合作社印製 在本實施例之控制信號產生器32中，DLL電路61包括 一控制單元1 8、一延遲階段1 9、一驅動器21、及一驅動器 22;延遲階段19包括多個延遲電路並能夠藉選擇延遲電路 而將一延遲插於EXT CLK ;控制單元1 8依據EXT CLK控制延 遲階段1 9使得一延遲插於EXT CLK，而延遲階段1 9輸出I NT CLK 〇 -30- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 —-*~_________ 五、發明—~~' 在第11圖之先前實施例中，在SDRAM之作動狀態期間， 控制單元18和延遲階段19都工作；然而，在sdram之進行 低功率操作狀態期間，Εχτ CLK不供應至延遲階段1 9 ;在 此隋况中，沒有電流供應至延遲階段1 9，而只有控制單元 18工作；延遲階段19之一電壓準位在進行低功率操作階段 期間可能改變，而延遲階段丨9之電壓的一變動可能影響控 制單元1 8之操作。 ⑽在第12圖之控制信號產生器32中，將電流供應至控制 單το 18的驅動器21，及將電流供應至延遲階段丨9的驅動器 22被分開設置；藉由將關於驅動器21和22之電流供應能力 的一電流供應能力比率設定大致等於關於控制單元丨8和延 遲階投1 9之電流消耗的一電流消耗比率，可確定丄電路6工 之操作的精確度；在本實施例之控制信號產生器中，一恆 疋電壓被.¾勤器21供應至控制軍元1 8 ;因此，不管s r a μ 是否在作動狀態或在進行低功率操作狀態中，可確定在本 實施例之控制信號產生器32中DLL電路61之操作的精確 度；第12圖之控制信號產生器32之其它操作基本上與第^ 圖之控制信號產生器32之操作相同。 經濟部智慧財產局員工消費合作社印製 第16圖係在第12圖之控制信號產生器32之DLL電路61 中的驅動器21和驅動器22的一電路圖；如在第1 6圖中所示 驅器21和驅動器22係藉使用電晶體而組構；在本實施例 中，驅動器21之一電晶體的一寬度w和驅器22之一電晶體 的一寬度a W被提出，使得關於驅動器之電流供應能力的 電流供應能力比率a被設定大致等於關於控制單元1 8和延 -31- 本紙張尺度適用中國國家標準（CNS) A4規格（210x297公釐） 480491 A7 B7 五、發明説明（j 經濟部智慧財產局員工消費合作社印製 遲階段1 9之電流消耗的電流消耗比率；在本實施例之控制 信號產生器32中’不管SDRAM是否在作動狀態或在進^低 功率操作狀態中’一怪定電壓V i i被驅動器21供應至控制 單元1 8且一恒定電壓V i i供應至延遲階段1 g。 第1 3圖係用來解說第11圖和第1 2圖之各個控制信號產 生器的一操作之一時間圖；在第1 3圖中，τ 1指示在作動狀 態期間EXT CLK之一上升邊緣發生的時間、T2指示在作動 狀態期間CKE之一下降邊緣發生的時間、且T3指示在CKE設 定在L準位後EXT CLK之一上升邊緣發生的時間。 如在第13圖中所示，當CKE在Η準位且EXT CLK在時間，，τ 1”（或EXT CLK之上升邊緣）從L準位設定至η準位時，相位 與EXT CLK精確同步的INT CLK被DLL電路51或61供應至閃 鎖器2-5;亦即，INT CLK之上升邊緣與EXT CLK之上升邊 緣同時發生；與INT CLK之上升邊緣同步地，控制信號cs、 RAS、CAS和WE被閃鎖器2、3、4和5保持，且SDR AM之作動 狀態被建立使得所有經保持控制信號LATCH CS、LATCH RAS、LATCH CAS和 LATCH WE設定在 Η準位。 再者，如在第13圖中所示，當在SDRAM之作動狀態期 間CKE在時間T2設定在L準位時，在第15圖中所示的進行低 功率操作設定條件被滿足；SDRAM從作動狀態設定至進行 低功率操作狀態；亦即，即使當EXT CLK之上升邊緣在時 間T3發生仍使EXT CLK無效；如上所述，當CKE設定在L準 位時，在AND閘17之輸出的信號（d)設定在L準位，且EXT CLK 不供應至延遲階段19 ;在此情況中，INT CLK被DLL電路51 32- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項本頁) •裝·
-1T -線- 480491 A7 B7 五、發明説明（3七） 或61之供應至閂鎖器2-5被禁止；如被在第13圖中的影線 指示的，供應至閂鎖器2-5的控制信號以忽視關於控制信 號是否設定在Η準位或L準位地被忽略；在時間T3閂鎖器2-5被保持在與在I NT CLK之上一個上升邊緣者相同的情況 中。 在SDRAM中，閂鎖器2-5被連續保持在先前情況中直到 進行低功率操作狀態終止或取消為止；閂鎖器2-5保留在 先前情況中直到在第1 5圖中所示的一作動狀態設定條件被 再滿足為止；亦即，SDRAM不移位至作動狀態直到CKE設定 在Η準位，INT CLK之操作開始，及CS信號設定在L準位且 控制信號RAS、CAS和WE設定在Η準位為止，或如在第15圖 中所示直到CKE和CS都設定在Η準位為止。
如上所述，本實施例之控制信號產生器32包括輸出相 位與EXT CLK精確同步的INT CLK之DLL電路，使得控制信 號與INT CLK同步而無相關於EXT CLK之延遲地供應至内部 電路；因此，本實施例之控制信號產生器32可有效防止因 關於EXTCLK的INTCLK之一延遲致使的SDRAM之一誤功能； 即使SDRAM之工作頻率增大，INT CLK無延遲地響應於EXT CLK之準位而設定在Η準位或L準位；被DLL電路51或61輸出 的INT CLK之上升邊緣與EXT CLK之上升邊緣同時發生；與 INT CLK之上升邊緣同步地，控制信號CS、RAS、CAS和WE 被閂鎖2、3、4和5保留，且經保留控制信號LATCH CS、LATCH RAS、LATCH CAS和LATCH WE設定在Η準位；因此，本實施 例之半導體積體電路裝置可有效防止因關於EXT CLK的INT -33- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I--------^-- (請先閲讀背面之注意事項再本頁)
4T 經濟部智慧財產局員工消費合作社印製 480491 Α7 Β7 五、發明説明（，I) CLK之延遲致使的誤功能。
再者’當在作動狀態期間CKE設定在L準位時，EXT CLK 不供應至DLL電路51或61 ; DLL電路51或61不輸出INT CLK， 且沒有INT CLK供至閂鎖器2-5 ;因此，本實施例之控制信 號產生器32可有效減少在SDRAM中閂鎖器2-5之電力消耗。 第1 7圖顯示根據本發明在SDRAM中設有的DLL電路1之 % 一組態。 如在第1 7圖中所示，DLL電路1 一般具有相似於第11圖 之實施例的控制單元1 8和延遲階段1 9 ;階段1 9包括一可變 延遲電路101和一時鐘控制電路1〇2;控制單元18包括一除 法器103、一可變延遲電路1〇4、一時鐘控制電路1〇5、一 假閂鎖器1 0 6、一延遲控制電路1 〇 7、一相位比較器1 〇 8、 及一時鐘輸入電路109 ;控制單元18依據EXT CLK控制延遲 階段1 9，使得一可變延遲插於EXT CLK，而延遲階段1 9輸 出相位與有***延遲的EXT CLK同步的INT CLK。 在第1 7圖之DLL電路1中，可變延遲電路1〇1作動以藉 使用包括在可變延遲電路1〇1中的多個延遲電路來決定插 於EXT CLK的一可變延遲；時鐘控制電路1〇2作動以依據從 可變延遲電路1〇1輸出的經延遲EXT CLK而輸出一個INT CLK ° 除法器103將EXT CLK之頻率轉變成一參考頻率並基於 該參考頻率輸出一時間信號以啟動一相位比較之執行；可 變延遲電路104作動以藉使用包括在可變延遲電路1〇4中的 多個延遲電路來決定插於EXT CLK的一可變延遲；時鐘控 ___ -34- 本紙張尺度適用中國國家標準（CNS ) M規格（2 1〇 χ 297公釐） (請先閲讀背面之注意事項本頁) •裝· 經濟部智慧財產局員工消費合作社印製 480491 A7 ____B7 _ 五、發明説明（>〆） 制電路105依據來自可變延遲電路104的經延遲EXT CLK而 輸出一中間時鐘；假閂鎖器1 06保持被時鐘控制電路1 〇5輸 出的中間時鐘；時鐘輸入電路109將被假閂鎖器106保持的 中間時鐘供應至相位比較器1 08。 相位比較器108檢測在被除法器103供應的EXT CLK和 被時鐘輸入電路1 09供應的中間時鐘之間的相位上之一差 異；延遲控制電路1 07作動以基於被相位比較器1 08測得的 相位差來控制可變延遲電路101，使得時鐘控制電路102依 據經延遲EXT CLK而輸出INT CLK。 第18圖顯示第17圖之DLL電路的可變延遲電路101之一 例0 經濟部智慧財產局員工消費合作社印製 如在第18圖中所示，可辦延遲電路101包括多個延遲 電路；在第18圖之例子中，十個延遲電路#1至#10,包括在 可變延遲電路101中；可變延遲電路101更包括輸入反相器 1Π、112、113和 114，及輸出反相器 144、145、146和 147 ; 延遲電路#1包括兩個N AND閘115和116;延遲電路#2包括兩 個NAND閘117和118、及一反相器119;延遲電路#3包括兩 個NAND閘120和121、及一反相器122 ;延遲電路#4包括兩 個NAND閘123和124、及一反相器125;延遲電路#5包括兩 個NAND閘126和127、及一反相器128;延遲電路#6包括兩 個NAND閘129和130、及一反相器131 ;延遲電路#7包括兩 個NAND閘132和133、及一反相器134;延遲電路#8包括兩 個NAND閘135和136、及一反相器137;延遲電路#9包括兩 個NAND閘138和139、及一反相器140;延遲電路#10包括兩 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 480491 A7 ______B7____ 五、發明説明） 個N AND閘141和142、及一反相器143;延遲電路#1至#10各 具有連接於各延遲電路之兩個NAND閘中之一的一輸入之一 輸入端子；來自延遲控制電路107的控制信號TC1至TC10供 應至延遲電路#1至#1〇之輸入端子。 在本實施例中，控制信號TCn-TC10設定在Η準位而其 餘者設定在L準位，且如此控制信號TC hTC 1 0被延遲控制 電路107供應至可變延遲電路1〇1;因此，可變延遲電路ιοί 藉由響應於控制信號TC1至TC10而使用延遲電路#1至#1〇之 一輸出來決定插於EXT CLK的一可變延遲；可變延遲電路 101將一經延遲EXT CLK輸出至時鐘控制電路102 ;假設包 括在可變延遲電路1〇1中的個別閘111至147在EXT CLK透過 該閘傳輸時各提供用於EXT CLK的一相同延遲時間；此後， 被各閘提供的延遲時間被一個”td”指示。 例如，當TC1設定在Η準位而TC2-TC10設定在L準位時， NAND閘11 5作用為響應於反相器114之輸出的一反相器，且 NAND閘 117、 120、 123、 126、 129、 132、 135、 138和 141 總是輸出Η準位信號；反相器11 9總是輸出Η準位信號；NAND 閘11 6作用為響應於NAND閘115之輸出的一反相器；EXT CLK 透過輸入反相器1Π-114、NAND閘11 5和116及輸出反相器 144-147而傳輸；在此情形中，可變延遲電路1〇1將一經延 遲EXT CLK輸出至時鐘控制信號1 02，而關於EXT CLK的經 延遲EXT CLK之一延遲時間相當於10td。 相同地，當TC2設定在Η準位而其它控制信號設定在l 準位時，被可變延遲電路101輸出的經延遲Εχτ CLK之延遲 -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —~
(請先閲讀背面之注意事項V 裝—— 为馬本頁) 釘 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（令士） 時間相當於關於EXT CLK的12td;當TC3設定在Η準位而其 它控制信號設定在L準位時，經延遲EXT CLK之延遲時間相 當於關於EXT CLK的14td;當TC4設定在Η準位而其它控制 信號設定在L準位時，經延遲EXT CLK之延遲時間相當於關 於EXT CLK的16td;當TC5設定在Η準位而其它控制信號設 定在L準位時，經延遲EXT CLK之延遲時間相當於關於ΕΧΤ CLK的18td ;當TC6設定在Η準位而其它控制信號設定在L準 位時，經延遲EXT CLK之延遲時間相當於關於EXT CLK的 2Otd;當TC7設定在Η準位而其它控制信號設定在L準位時， 經延遲EXT CLK之延遲時間相當於關於EXT CLK的22td;當 TC8設定在Η準位而其它控制信號設定在L準位時，經延遲 EXT CLK之延遲時間相當於關於EXT CLK的24td;當TC9設 定在Η準位而其它控制信號設定在L準位時，經延遲EXT CLK 之延遲時間相當於關於EXT CLK的26td;當TC10設定在Η準 位而其它控制信號設定在L準位時，經延遲EXT CLK之延遲 時間相當於關於EXT CLK的28td。 據此，對於本實施例之可變延遲電路1 〇 1有可能將一 經延遲EXT CLK輸出至時鐘控制電路102，經延遲EXT CLK 被調整於在l〇td和28td間的範圍中的一適當者。 再者，本發明不限於上述實施例，而可做變化和修正 不致偏離本發明之範疇。 本發明係依據在1 997年12月16曰申請的曰本優先權申 請案第9-346767號，其之整個内容在此被合併參考。 -37 - 本紙張尺度適用中國國家檩準（CNS ) Α4規格（21〇'乂297公釐） (請先閱讀背面之注意事項本頁) 姿' 舄太 、τ 經濟部智慧財產局員工消費合作社印製 480491 A7 B7 五、發明説明（4少) 元件標號對照裊 301、8、12-15、16、17 AND閘 302 — 305、2-5、10、11 閃鎖器 306、6内部電路 31、7恆定電壓產生器 33位址緩衝器/暫存器 35控制信號閂鎖器 3 7行位址計數器 9 、 119 、 122 、 125 、 128 反相器 18控制單元 1 9延遲階段 101、104可變延遲電路 103除法器 1 0 7延遲控制電路 109時鐘輸入電路 3 8 D R A Μ核心 3 2控制信號產生器 34資料緩衝器/暫存器 3 6模式暫存器 1、51、61 DLL 電路 131 、 134 、 137 、 140 、 143 144-147輸出反相器 21、22驅動器 1 02、1 05時鐘控制電路 1 0 6假閂鎖器 1 0 8相位比較器 #1-#10延遲電路 經濟部智慧財產局員工消費合作社印製 111-114輸入反相器 11 5-118、120-121、1 23-1 24、1 26-1 27、1 29-1 30、132-133 135-136、 138-139、 141-142 NAND閘 ΤΠ-TCIO控制信號 Π-Τ4時間 -38- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 六、申請專利範圍 第871 20742號申請案申請專利範圍修正本 90. 1 2. 24. 1. 一種半導體積體電路，其中當該半導體積體電路設在一 進行低功率操作狀態中時使外部供應至該半導體積體電 路的一外部時鐘無效，該半導體積體電路包含有： 一延遲鎖定迴路DLL電路，用於輸出相位與該外部時 鐘同步的一内部時鐘； 一閂鎖電路，用於與由該DLL電路輸出的内部時鐘同 步地保持控制信號；及 一内部電路，用於依據從該閂鎖電路供應的該等控 制信號實施一預定程序。 2. 依據申請專利範圍第丨項之電路，其更包含用於在該電路 設定在該進行低功率操作狀態中時禁止該外部時鐘供應 至該DLL電路的禁止裝置。 3·依據申請專利範圍第丨項之電路，其更包含用於在該電路 設定在該進行低功率操作狀態中時禁止由被該閃鎖電路 保持的該等控制信號供應至該内部電路的禁止裝置。 4·依據申請專利範圍第丨項之電路，其更包含用於在該電路 設定在該進行低功率操作狀態中時禁止將由該DLL電路 輸出的該内部時鐘供應至該閂鎖電路的禁止裝置。 5.依據申請專利範圍第卜員之電路，其中該dll電路包含： 一延遲***單元，用於藉由選擇多個延遲電路中之 一個而將一可變延遲***該外部時鐘；及 。一控制單元，用於依據該外部時鐘來控制該延遲插 入單元，使得一可變延遲***該外部時鐘，且該延遲插 480491 A8 B8 C8 D8 、申請專利範圍 入單元輸出該内部時鐘， (請先閲讀背面之注意事項再填寫本頁) 其中該電路更包含用於在該電路設定在該進行低功 率操作狀態中時禁止將該外部時鐘供應至該DLL電路之 該延遲***單元的裝置。 6·依據申請專利範圍第5項之電路，其中該DLL電路更包含 有·· 用於將電流供應至該控制單元的一第一驅動器；及 一第二驅動器，用於在該電路即使設定在該作動降 電狀態中時仍將電流供應至該延遲***單元。 7·依據申請專利範圍第丨項之電路，其更包含用於將一恆定 電壓供應至該dll電路的一恆定電壓產生器。 訂· 8.依據申請專利範圍第丨項之電路，其中該内部電路包括有 一控制信號閂鎖及一記憶體核心，該内部電路依據該等 控制信號實施一資料寫入程序以將資料寫入該記憶體核 “或負料凟取程序以從該記憶體梭心讀取資料。 9·依據申請專利範圍第2項之電路，其中該禁止裝置包含具 有一外部時鐘輸入和一時鐘致能信號輸入的一閘體，而 該閘體之一輸出連接至該DLL電路之一輸入。 10.依據申請專利範圍第3項之電路，其中該禁止裝置包含 具有連接於該閃鎖電路之一輸a、一時鐘纟能信號輸 入、和連接於該内部電路之一輸出的一閘體。 11· 一種半導體裝置，包括有一積體電路，其中當該積體電 路設在一進行低功率操作狀態中時外部供應至該積體電 路的一外部時鐘即被轉入無效狀態，該半導體裝置包含
    480491 A8 B8 C8 D8
    申請專利範圍 有·· 一延遲鎖定迴路DLL電路，用於輪出相私k ^ μ 相位與該外部睥 鐘同步的一内部時鐘； 1崎 一閃鎖電路，用於與由該DLL電路輸出的内部時鐘同 步地保持控制信號；及 一内部電路，用於依據從該閂鎖電路供應的該等控 制信號實施一預定程序。 (請先閲讀背面之注意事項再填寫本頁) •訂| -41- 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐）
TW087120742A 1997-12-16 1998-12-14 Semiconductor integrated circuit TW480491B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34676797A JP4006072B2 (ja) 1997-12-16 1997-12-16 半導体集積回路装置

Publications (1)

Publication Number Publication Date
TW480491B true TW480491B (en) 2002-03-21

Family

ID=18385688

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087120742A TW480491B (en) 1997-12-16 1998-12-14 Semiconductor integrated circuit

Country Status (4)

Country Link
US (1) US6031788A (zh)
JP (1) JP4006072B2 (zh)
KR (1) KR100309716B1 (zh)
TW (1) TW480491B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
JP2000100160A (ja) * 1998-09-18 2000-04-07 Nec Corp 同期型半導体メモリ
JP2001006360A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100340863B1 (ko) 1999-06-29 2002-06-15 박종섭 딜레이 록 루프 회로
US6636978B1 (en) * 1999-11-17 2003-10-21 International Business Machines Corporation Rescheduling data input and output commands for bus synchronization by using digital latency shift detection
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR100422572B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
JP2003058272A (ja) * 2001-08-21 2003-02-28 Mitsubishi Electric Corp 半導体装置およびそれに用いられる半導体チップ
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
US6759881B2 (en) 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US6922091B2 (en) * 2002-09-03 2005-07-26 Rambus Inc. Locked loop circuit with clock hold function
US6952123B2 (en) * 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
KR100477836B1 (ko) * 2002-05-30 2005-03-23 주식회사 하이닉스반도체 클럭 드라이버
KR100510490B1 (ko) * 2002-08-29 2005-08-26 삼성전자주식회사 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체메모리 장치
KR100631164B1 (ko) * 2003-05-31 2006-10-02 주식회사 하이닉스반도체 전력 소모를 줄인 레지스터 제어 지연고정루프
KR100560297B1 (ko) 2003-10-29 2006-03-10 주식회사 하이닉스반도체 지연고정루프용 전원 공급 회로를 구비한 반도체 소자
US7676686B2 (en) 2005-09-29 2010-03-09 Hynix Semiconductor, Inc. Delay locked loop circuit and synchronous memory device including the same
JP4764270B2 (ja) 2005-09-29 2011-08-31 株式会社ハイニックスセミコンダクター ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
JP4775141B2 (ja) 2005-09-29 2011-09-21 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
KR100808592B1 (ko) 2006-06-30 2008-03-03 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100896182B1 (ko) * 2007-02-22 2009-05-12 삼성전자주식회사 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
EP2223301A4 (en) * 2007-12-21 2012-04-04 Mosaid Technologies Inc NON-VOLATILE SEMICONDUCTOR ARRANGEMENT WITH POWER SAVING FEATURE
US8291248B2 (en) 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
JP6296932B2 (ja) 2014-07-18 2018-03-20 株式会社東芝 遅延回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3107240B2 (ja) * 1991-08-29 2000-11-06 川崎製鉄株式会社 メモリモジュール及びその不良ビットテーブル設定方法
JPH06203595A (ja) * 1991-08-30 1994-07-22 Texas Instr Inc <Ti> ユニバーサル・モジューラ・メモリ

Also Published As

Publication number Publication date
JP4006072B2 (ja) 2007-11-14
KR100309716B1 (ko) 2001-11-15
KR19990063061A (ko) 1999-07-26
JPH11185470A (ja) 1999-07-09
US6031788A (en) 2000-02-29

Similar Documents

Publication Publication Date Title
TW480491B (en) Semiconductor integrated circuit
JP4707461B2 (ja) 半導体記憶素子のクロック生成装置
US7457192B2 (en) Semiconductor memory device and module for high frequency operation
US7489172B2 (en) DLL driver control circuit
KR100936806B1 (ko) 도메인 크로싱 회로 및 방법
US6215710B1 (en) Apparatus and method for controlling data strobe signal in DDR SDRAM
JP4308461B2 (ja) 半導体記憶装置
US7529140B2 (en) Semiconductor memory device
JP2008198356A (ja) プリアンブル機能を有する半導体メモリ装置
US7518946B2 (en) Memory control device
US7230864B2 (en) Circuit for generating data strobe signal of semiconductor memory device
US6775190B2 (en) Semiconductor memory device with detection circuit
US7733129B2 (en) Method and circuit for generating memory clock signal
WO2005050842A2 (en) Apparatus and method for generating a delayed clock signal
US8230140B2 (en) Latency control circuit and method using queuing design method
US7181638B2 (en) Method and apparatus for skewing data with respect to command on a DDR interface
JP2002304885A (ja) 半導体集積回路
JP5191218B2 (ja) メモリ制御回路
US7313051B2 (en) Output control signal generating circuit
JP4099470B2 (ja) メモリコントローラ
US20060013060A1 (en) Write address synchronization useful for a DDR prefetch SDRAM
KR100668829B1 (ko) 메모리 장치용 데이타 출력 제어 회로
US7741892B2 (en) Data output controller
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
JP3237583B2 (ja) 同期型半導体記憶装置及びこれを用いた半導体記憶システム

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees