KR19990063061A - 반도체 집적 회로 장치 - Google Patents

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KR19990063061A
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Abstract

본 발명은 고정밀도로 타이밍 조정이 가능한 DLL 회로를 가지며, 외부 클록과 내부 클록을 동기시킴으로써 오동작을 방지할 수 있고, 또 저소비 전력으로 동작할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
외부로부터 입력되는 모든 클록 신호를 무효로 하는 액티브 파워 다운 상태를 설정할 수 있는 반도체 집적 회로 장치에 있어서, 외부 클록 신호와 동기된 내부 클록 신호를 생성하는 DLL 회로와, 이 DLL 회로에서 생성한 내부 클록 신호에 의해 외부로부터의 제어 신호를 래치하는 래치 회로와, 이 래치 회로에서 래치된 제어 신호에 대응하는 소정의 처리를 실행하는 실행 회로를 포함하는 구성을 갖는다.

Description

반도체 집적 회로 장치
본 발명은 DLL 회로를 탑재하는 반도체 집적 회로 장치에 관한 것이다.
근래, SDRAM 등의 반도체 집적 회로 장치는 고속화 및 고집적화가 진행하고, 그것에 따라서 소정의 내부 회로에 대하여 외부의 클록 신호와 위상이 동기된 클록을 안정적으로 공급하는 것이 중요시 되고 있다. 따라서, 최근에는 고정밀도로 타이밍 조정이 가능한 DLL(Delay Locked Loop) 회로를 사용하여 외부의 클록과 위상이 동기된 클록을 소정의 내부 회로에 대하여 공급하는 경우가 많다.
또한, 최근의 SDRAM 등의 반도체 집적 회로 장치는 고속화 및 고집적화에 따라 소비 전력이 증대하는 경향이 있어 소비 전력의 저감이 요망되고 있다.
이하, 종래의 반도체 집적 회로 장치에 있어서, 액티브 파워 다운 상태를 설정할 수 있는 SDRAM을 예로 하여 동작을 설명한다. 또한, 액티브 파워 다운 상태 외부란 외부로부터 입력되는 모든 클록 신호를 무효로 하는 상태를 말한다.
종래의 SDRAM은 예컨대 도 19와 같이 글로벌인 내부 클록에 동기하여 DRAM 코어로의 데이터의 기록 및 DRAM 코어로부터의 데이터의 독출을 행하고 있다.
SDRAM 내에 공급되는 내부 클록은 SDRAM의 외부로부터 공급되는 외부 클록과, 외부로부터 제어할 수 있는 클록 인에이블 신호 CKE가 AND 게이트(301)를 통해 생성되고, CKE가 'H'인 경우 내부 클록을 각 회로에 공급하며, CKE가 'L'인 경우 각 회로로의 내부 클록의 공급을 정지한다. 더욱이, CKE가 'L'인 경우 또한 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
또한, 여기서 말하는 상기 제어 신호란 칩 선택 신호 CS, 로우 어드레스 선택 신호 RAS, 칼럼 어드레스 선택 신호 CAS, 라이트 인에이블 신호 WE를 말하고, 상기 소정의 입력이란 예컨대, 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말한다.
이들 제어 신호는 내부 클록에 동기하여 각각 래치 회로(302,303,304,305)에 래치되고, 내부 회로(306)에 통지된다. 또한, 내부 회로(306)는 SDRAM을 구성하는 AND 게이트(301), 래치 회로(302,303,304,305) 이외의 회로로 구성되고, 예컨대 액티브 파워 다운 상태 성립 조건을 검출하기 위한 명령 디코더, DRAM 코어 등의 회로로 구성된다.
상기한 바와 같이 구성되는 종래의 SDRAM은 예컨대, 도 20에 도시된 타이밍도와 같이 래치 회로(302,303,304,305)가 ①로 나타낸 내부 클록의 상승에서 CS, RAS, CAS, WE를 래치함으로써, LATCH CS, LATCH RAS, LATCH CAS, LATCH WE의 'H' 상태가 확정된다.
이 상태에서, 예컨대 ②로 나타낸 바와 같이 'CKE가 'L'로 설정되면, 도 15에 도시된 액티브 파워 다운 상태 성립 조건이 일치하고, 종래의 SDRAM은 액티브 파워 다운 상태로 세트된다. 또한, 종래의 SDRAM은 액티브 파워 다운 상태로 세트된 경우에 내부 클록이 정지한다. 이 때문에, 각 제어 신호는 'H', 'L' 중의 어느 신호의 입력이 있어도 무시되고(도 20 사선부), 각 래치 회로는 ① 이후의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 CKE가 'H'로 설정되고 내부 클록이 동작을 개시할 때까지 지속된다.
그러나, 종래의 SDRAM에 있어서, 동작 주파수가 높아지면, 외부 클록에 대한 내부 클록의 지연에 의해, 오동작이 발생할 가능성이 있다.
본 발명은 고정밀도로 타이밍 조정이 가능한 DLL 회로를 가지며, 외부 클록과 내부 클록을 동기시킴으로써 오동작을 방지할 수 있게 하고, 또한 저소비 전력으로 동작할 수 있는 반도체 집적 회로 장치를 제공한다.
도 1은 본 발명의 제1 실시예를 도시하는 도면.
도 2는 본 발명의 제1 실시예의 타이밍도.
도 3은 본 발명의 제2 실시예를 도시하는 도면.
도 4는 제1 실시예의 문제점을 도시하는 도면.
도 5는 제2 실시예의 타이밍도.
도 6은 제2 실시예의 타이밍도.
도 7은 본 발명의 제3 실시예를 도시하는 도면.
도 8은 제3 실시예의 타이밍도.
도 9는 본 발명의 제4 실시예를 도시하는 도면.
도 10은 제4 실시예의 타이밍도.
도 11은 본 발명의 제5 실시예를 도시하는 도면.
도 12는 본 발명의 제6 실시예를 도시하는 도면.
도 13은 제5 및 제6 실시예의 타이밍도.
도 14는 SDRAM의 구성을 도시하는 도면.
도 15는 액티브 상태 성립 조건 및 액티브 파워 다운 상태 성립 조건을 도시하는 도면.
도 16은 전원 구동부를 도시하는 도면.
도 17은 본 실시에서 실제로 사용하는 DLL 회로의 블록도.
도 18은 가변 지연 회로의 회로도.
도 19는 종래의 구성을 도시하는 도면.
도 20은 종래의 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
1: DLL 회로
2∼5, 302∼305: 래치 회로
6, 306: 내부 회로
7, 31: 정전압 전원
8, 12∼17, 301: AND 게이트
9: 인버터
10, 11: DFF
18: 제어부
19: 지연단
21, 22: 구동부
32: 제어 신호 생성 회로
33: 어드레스 버퍼 레지스터
34: 데이터 버퍼 레지스터
35: 제어 신호 래치 회로
36: 모드 레지스터
37: 어드레스 카운터
38: DRAM 코어
101, 104: 가변 지연 회로
102, 105: 클록 제어 회로
103: 분주 회로
106: 더미 래치 회로
107: 지연 시간 제어 회로
108: 위상 비교 회로
109: 클록 입력 회로
따라서, 상기 과제를 해결하기 위해서, 본 발명의 반도체 집적 회로 장치는 청구범위 제1항에 기재된 바와 같이, 외부로부터 입력되는 모든 클록 신호를 무효로 하는 액티브 파워 다운 상태를 설정할 수 있는 반도체 집적 회로 장치에 있어서, 외부 클록 신호와 동기된 내부 클록 신호를 생성하는 DLL 회로(후술하는 실시예의DLL 회로(1)에 상당)와, 이 DLL 회로에서 생성된 내부 클록 신호에 의해 외부로부터의 제어 신호를 래치하는 래치 회로(후술하는 실시예의 래치 회로(2,3,4,5)에 상당)와, 이 래치 회로에서 래치된 제어 신호에 대응하는 소정의 처리를 실행하는 실행 회로(후술하는 실시예의 내부 회로(6)에 상당)를 포함하는 구성을 갖는다.
본 발명의 반도체 집적 회로 장치는 내부에 DLL 회로를 가짐으로써, 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지며, 외부 클록과 내부 클록이 항상 동기하고 있다. 이 때문에, 종래의 반도체 집적 회로 장치와 같은 외부 클록에 대한 내부 클록의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 발명의 반도체 집적 회로 장치는 청구범위 제2항에 기재된 바와 같이, 청구범위 제1항에 기재된 반도체 집적 회로 장치에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에 대하여 외부 클록 신호를 공급하지 않는 수단(후술하는 실시예의 AND 게이트(8)에 상당)을 포함하는 구성을 갖는다.
본 발명의 반도체 집적 회로 장치는 상기 DLL 회로에 대하여 외부 클록 신호를 공급하지 않는 수단으로서 예컨대, DLL 회로의 바로 앞에 2입력 AND 게이트를 갖는 구성으로 하며, 한 쪽 입력에 외부 클록을, 다른 쪽에 외부 클록 인에이블 신호를 각각 입력하고 있다.
따라서, 본 발명의 반도체 집적 회로 장치는 액티브 파워 다운 상태일 때, 그 외부 클록 인에이블 신호를 디스에이블 상태로 함으로써 외부 클록을 DLL 회로에 전달하지 않도록 제어하기 때문에, DLL 회로에서 내부 클록이 생성되지 않고, 내부 회로의 소비 전력을 삭감할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치는 청구범위 제3항에 기재된 바와 같이, 청구범위 제1항에 기재된 반도체 집적 회로 장치에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에서 생성된 내부 클록 신호에 의해 래치된 상기 제어 신호를 상기 내부 회로에 통지하지 않는 수단(후술하는 실시예의 AND 게이트(12,13,14,15)에 상당)을 포함하는 구성을 갖는다.
본 발명의 반도체 집적 회로 장치는 상기 제어 신호를 내부 회로에 통지하지 않는 수단으로서 예컨대, 내부 회로의 바로 앞에 2입력 AND 게이트를 갖는 구성으로 하며, 한 쪽 입력에 제어 신호를, 다른 쪽에 제어 인에이블 신호를 각각 입력하고 있다.
따라서, 본 발명의 반도체 집적 회로 장치는 액티브 파워 다운 상태일 때, 그 제어 인에이블 신호를 디스에이블 상태로 함으로써 래치 회로로부터의 제어 신호가 내부 회로에 전달되지 않기 때문에, 내부 회로가 동작하지 않고, 내부 회로의 소비 전력을 삭감할 수 있다. 또한, 본 발명은 액티브 파워 다운 상태에 있어서도 DLL 회로에서 내부 클록을 생성한다는 점에서 청구범위 제2항과 다르다.
또한, 본 발명의 반도체 집적 회로 장치는 청구범위 제4항에 기재된 바와 같이, 청구범위 제1항에 기재된 반도체 집적 회로 장치에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에서 생성된 내부 클록 신호를 상기 래치 회로에 통지하지 않는 수단(후술하는 실시예의 AND 게이트(16)에 상당)을 포함하는 구성을 갖는다.
본 발명의 반도체 집적 회로 장치는 상기 내부 클록 신호를 래치 회로에 통지하지 않는 수단으로서, 예컨대 래치 회로의 클록 입력 단자의 바로 앞에 2입력 AND 게이트를 갖는 구성으로 하며, 한 쪽 입력에 내부 클록을, 다른 쪽에 내부 클록 인에이블 신호를 각각 입력하고 있다.
따라서, 본 발명의 반도체 집적 회로 장치는 액티브 파워 다운 상태일 때, 그 내부 클록 인에이블 신호를 디스에이블 상태로 함으로써 제어 신호가 내부 회로에 전달되지 않기 때문에, 내부 회로가 동작하지 않고, 내부 회로의 소비 전력을 삭감할 수 있다. 또한, 본 발명은 액티브 파워 다운 상태에 있어서도 DLL 회로에서 내부 클록을 생성한다는 점에서 청구범위 제2항과 다르며, 래치 회로로의 내부 클록을 정지시킨다는 점에서 청구범위 제3항과 다르다.
또한, 본 발명의 반도체 집적 회로 장치는 청구범위 제5항에 기재된 바와 같이, 청구범위 제1항에 기재된 반도체 집적 회로 장치에 있어서, 상기 DLL 회로는 외부 클록의 지연 시간을 제어하는 지연 제어 수단(후술하는 실시예의 제어부(18)에 상당)과, 이 지연 제어 수단의 제어에 의해, 이 외부 클록에 지연을 부가하여 내부 클록을 생성하는 지연 부가 수단(후술하는 실시예의 지연단(19)에 상당)을 가지며, 액티브 파워 다운시에, 상기 DLL 회로의 지연 부가 수단에 대하여 외부 클록 신호를 공급하지 않는 수단(후술하는 실시예의 AND 게이트(17)에 상당)을 포함하는 구성을 갖는다.
본 발명의 반도체 집적 회로 장치는 상기 DLL 회로의 지연 부가 수단에 대하여 외부 클록 신호를 공급하지 않는 수단으로서, 예컨대 지연 부가 수단의 바로 앞에 2입력 AND 게이트를 갖는 구성으로 하며, 한쪽 입력에 외부 클록을, 다른쪽에 외부 클록 인에이블 신호를 각각 입력하고 있다.
따라서, 본 발명의 반도체 집적 회로 장치는 액티브 파워 다운 상태일 때, 그 외부 클록 인에이블 신호를 디스에이블 상태로 함으로써 외부 클록을 DLL 회로에 전달하지 않도록 제어하기 때문에, DLL 회로에서 내부 클록이 생성되지 않고, 내부 회로의 소비 전력을 삭감할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치는 청구범위 제6항에 기재된 바와 같이, 청구범위 제5항에 기재된 반도체 집적 회로 장치에 있어서, 상기 DLL 회로는 또 상기 지연 제어 수단에 대하여 전류를 공급할 수 있는 제1 공급 수단(후술하는 실시예의 구동부(21)에 상당)과, 상기 지연 부가 수단에 대하여 전류를 공급할 수 있는 제2 공급 수단(후술하는 실시예의 구동부(22)에 상당)을 포함하는 구성을 갖는다.
따라서, 본 발명의 반도체 집적 회로 장치는 액티브 파워 다운 상태에서 지연 부가 수단에 대한 외부 클록의 공급이 정지한 경우에도, DLL 회로의 지연 제어 수단 및 지연 부가 수단에 대하여 항상 안정적으로 전류를 공급할 수 있다.
이하, 본 발명의 반도체 집적 회로 장치의 실시예를 도면에 기초하여 설명한다. 또한, 본 실시예에서는 설명의 편의상 반도체 집적 회로 장치로서 SDRAM을 예를 들어 설명한다.
본 발명의 SDRAM은 예컨대 도 14와 같이 SDRAM의 기본적 기능으로서 실제로 데이터를 기억하는 DRAM 코어(38)와, SDRAM 내의 회로에 정전압을 공급할 수 있는 정전압 전원(31)과, 외부로부터의 클록에 동기하여 제어 신호를 래치 및 디코드할 수 있는 제어 신호 생성 회로(32)와, 외부로부터의 어드레스를 유지하여 로우 어드레스를 DRAM 코어(38)에 전달하는 어드레스 버퍼 레지스터(33)와, 기록 데이터 및 독출 데이터를 유지할 수 있는 데이터 버퍼 레지스터(34)와, 상기 제어 신호 생성 회로(32)에서 래치된 제어 신호를 DRAM 코어(38)에 전달하는 제어 신호 래치 회로(35)와, 여러가지 동작 모드를 설정할 수 있는 모드 레지스터(36)와, 설정된 동작 모드에 기초하여 칼럼 어드레스를 DRAM 코어(38)에 전달하는 어드레스 카운터(37)로 구성된다.
상기한 바와 같이 구성되는 SDRAM은 외부로부터의 클록 신호, 제어 신호, 어드레스, 클록 인에이블 신호 등의 입력에 의해 DRAM 코어(38)로부터의 데이터의 독출 처리 및 DRAM 코어(38)로의 데이터의 기록 처리를 실행한다.
또한, 본 발명의 SDRAM에 있어서, 외부로부터의 클록 신호는 '외부 CLK', 클록 인에이블 신호는 'CKE', 어드레스는 'A0', 'A1'…'An'(n은 임의의 비트수를 나타냄), 데이터는 'DQ0', 'DQ1', …'DQn'(n은 임의의 비트수를 나타냄)으로 각각 정의한다. 또한, 상기 제어 신호는 칩 선택 신호 'CS'와 로우 어드레스 선택 신호 'RAS'와 칼럼 어드레스 선택 신호 'CAS'와 라이트 인에이블 신호 'WE'를 나타낸다.
근래, SDRAM은 급속한 고속화 및 고집적화에 따라서, 소정의 내부 회로, 예컨대 제어 신호 생성 회로(32)내의 래치 회로, 제어 신호 래치 회로(35) 등의 내부 회로에 대하여 외부의 클록 신호 '외부 CLK'와 위상이 동기된 내부 클록 신호 '내부 CLK'를 안정적으로 공급하는 것이 중요시되고 있다. 즉, 동작 주파수가 높아짐에 따라 '외부 CLK'에 대한 '내부 CLK'의 지연이 요인이 되는 오동작이 증가하고 있다. 따라서, 도 14에 도시하는 본 발명의 SDRAM에서는 고정밀도로 타이밍 조정이 가능한 DLL 회로를 제어 신호 생성 회로(32) 내에 설치함으로써, '외부 CLK'와 위상이 동기된 '내부 CLK'를 소정의 내부 회로에 대하여 공급하도록 하고 있다.
이하, 오동작의 방지를 실현할 수 있고, 또 소비 전력의 저감을 고려한 제어 신호 생성 회로(32)의 실시예를 도면에 기초하여 설명한다.
도 1은 도 14에 도시하는 본 발명의 SDRAM에 있어서의 제어 신호 생성 회로(32)의 제1 실시예를 나타낸다.
도 1에 있어서, 제어 신호 생성 회로(32)는 DLL 회로(1)와 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7), AND 게이트(8)로 구성된다. 또한, 내부 회로(6)는 설명의 편의상, 제어 신호 생성 회로(32) 내의 명령 디코더, 그 외의 회로 및 SDRAM 내의 제어 신호 생성 회로(32) 이외의 회로 전체를 포함하는 것으로 한다.
DLL 회로(1)에 공급되는 클록은 도 1에 도시된 바와 같이, '외부 CLK'가 'CKE'의 제어에 의해 AND 게이트(8)를 통해 DLL 회로(1)에 공급된다. 이 때문에, DLL 회로(1)에서는 'CKE'가 'H'인 경우 '내부 CLK'를 생성하여 각 회로에 공급하고, 'CKE'가 'L'인 경우 '외부 CLK'가 공급되지 않기 때문에 각 회로로의 '내부 CLK'의 공급을 정지한다. 또한, 'CKE'가 'L'인 경우 또 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
여기서 말하는 상기 「제어 신호가 소정의 입력인 경우」란 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말하고, 예컨대, 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'인 경우, 또는 'CS'가 'H', 'RAS', 'CAS' 'WE'가 'X'인 경우를 말한다. 또한, 입력 'X'란 'H' 또는 'L'의 입력 중의 어느 하나를 나타낸다.
이들 제어 신호는 DLL 회로(1)에 생성되는 '내부 CLK'에 동기하여 각각 래치 회로(2,3,4,5)에 래치되고, 내부 회로(6)에 통지된다. 이 때, '내부 CLK'는 내부 회로(6)에 공급되고 있다.
상기한 바와 같이 구성되는 본 실시예의 SDRAM은 예컨대 도 2에 도시된 타이밍도와 같이 래치 회로(2,3,4,5)가 ①로 나타낸 '내부 CLK'의 상승에서 'CS', 'RAS', 'CAS', 'WE'를 래치함으로써, 내부 신호 'LATCH CS', 'LATCH RAS', 'LATCH CAS', 'LATCH WE'의 'H'의 상태가 확정된다.
이 상태에서, 예컨대, ②로 나타낸 바와 같이 'CKE'가 'L'로 설정되면, 신호가 도 15에 도시된 액티브 파워 다운 상태 성립 조건과 일치하고, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된다(③ 이후). 또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된 경우, DLL 회로(1)에 '외부 CLK'가 공급되지 않고, '내부 CLK'가 정지한다. 이 때문에, 래치 회로(2,3,4,5)에 대하여 각 제어 신호의 입력이 있을 경우에도, 즉 'H', 'L' 중의 어느 한 신호의 입력이 있을 경우에도, 그 신호는 무시되고(도 2 사선부), 각 래치 회로는 ③의 최후의 '내부 CLK'의 상승에서 래치한 각 제어 신호의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 도 15에 도시된 바와 같이, 'CKE'가 'H'로 설정되어 내부 클록이 동작을 개시하고, 또 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'로 설정되거나 또는 'CS'가 'H'로 설정될 때까지 지속된다.
본 실시예의 SDRAM은 상기한 바와 같이, 제어 신호 생성 회로(32) 내부에 DLL 회로(1)를 설치함으로써, 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지며, '외부 CLK'와 '내부 CLK'가 항상 동기되고 있다.
따라서, '외부 CLK'에 대한 '내부 CLK'의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태일 때, 'CKE'를 디스에이블 상태 'L'로 설정함으로써, '외부 CLK'를 DLL 회로(1)에 전달하지 않도록 제어하기 때문에, DLL 회로(1)에서 '내부 CLK'가 생성되지 않고, 래치 회로(2,3,4,5) 및 내부 회로(6)의 소비 전력을 삭감할 수 있다.
도 3은 도 14에 도시하는 본 발명의 SDRAM에 있어서, 제1 실시예를 개량한 제어 신호 생성 회로(32)의 제2 실시예를 나타낸다.
도 3에 있어서, 제어 신호 생성 회로(32)는 도 1과 동일한 DLL 회로(1), 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7), AND 게이트(8)와 추가로 인버터(9), DFF(10), DFF(11)로 구성된다. 또한, 도 1의 제1 실시예에서 설명한 제2 실시예와 동일한 구성 및 기능에 대해서는 동일한 도면부호를 부여하고 그 설명을 생략한다.
제1 실시예는 'CKE'가 외부 클록에 대하여 비동기이기 때문에, DLL 회로(1)에서, 예컨대 도 4의 타이밍도로 도시된 바와 같은 짧은 파형의 '내부 CLK'가 생성되는 경우가 있다.
따라서, 도 3에 도시된 제2 실시예에서는 외부로부터의 'CKE'를 DFF(10) 및 DFF(11)를 통해 AND 게이트(8)의 한쪽 입력 단자에 입력함으로써, 예컨대 도 5의 타이밍도로 도시된 바와 같이 1클록분의 'H'를 삭제하고 있다. 또한, DFF(11)의 출력 신호 (a)는 '내부 CLK'의 상승에서 래치되고, DFF(10)의 출력 신호 (b)는 '내부 CLK'의 하강에서 래치되며, AND 게이트(8)의 출력 신호 (c)는 DFF(10)의 출력 신호 (b)가 'L'의 사이의 '외부 CLK'를 삭제한다. 또한, 신호 (a)는 '내부 클록'의 상승에서 'CKE'를 래치하기 때문에, 'CKE'의 'L' 상태가 예컨대, '내부 CLK'의 상승으로부터 다음 상승의 사이에 존재하는 경우는 래치할 수 없으며, 그 'CKE'의 'L' 상태는 무시된다.
DLL 회로(1)에 공급되는 클록은 도 3에 도시된 바와 같이, '외부 CLK'가 'CKE'의 제어에 의해 AND 게이트(8)를 통해 DLL 회로(1)에 공급된다. 이 때문에, DLL 회로(1)에서는 DFF(10)의 출력 신호가 'H'인 경우, '내부 CLK'를 생성하여 각 회로에 공급하고, DFF(10)의 출력 신호가 'L'인 경우, '외부 CLK'가 공급되지 않기 때문에, 각 회로로의 '내부 CLK'의 공급을 정지한다. 또한 'CKE'가 'L'인 경우 또 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
여기서 말하는 상기 「제어 신호가 소정의 입력인 경우」란 도 1의 설명과 동일하게 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말한다
이들 제어 신호는 DLL 회로(1)에서 생성되는 '내부 CLK'에 동기하여 각각 래치 회로(2,3,4,5)에서 래치되고, 내부 회로(6)에 통지된다.
상기한 바와 같이 구성되는 본 실시예의 SDRAM은 예컨대 도 6에 도시된 타이밍도와 같이 래치 회로(2,3,4,5)가 ①로 나타낸 '내부 CLK'의 상승에서 'CS', 'RAS', 'CAS', 'WE'를 래치함으로써 내부 신호 'LATCH CS', 'LATCH RAS', 'LATCH RAS', 'LATCH WE'의 'H' 상태가 확정된다.
이 상태에서, 예컨대 ②로 나타낸 바와 같이 'CKE'가 'L'로 설정되면, 신호가 도 15에 도시된 액티브 파워 다운 상태 성립 조건과 일치하고, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된다(③ 이후). 또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된 경우, DLL 회로(1)에 '외부 CLK'가 공급되지 않고, '내부 CLK'가 정지한다. 이 때문에, 래치 회로(2,3,4,5)에 대하여 각 제어 신호의 입력이 있을 경우에도, 즉, 'H', 'L' 중의 어느 한 신호의 입력이 있을 경우에도, 그 신호는 무시되고(도 6 사선부), 각 래치 회로는 ④의 최후의 '내부 CLK'의 상승에서 래치한 각 제어 신호의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 도 15에 도시된 바와 같이 'CKE'가 'H'로 설정되어 내부 클록이 동작을 개시하고, 또 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'로 설정되거나 또는 'CS'가 'H'로 설정될 때까지 지속된다. 또, 제2 실시예의 경우, 액티브 파워 다운 상태 설정시의 '내부 CLK'는 제1 실시예보다 1클록 많게 출력된다.
본 실시예의 SDRAM은 상기한 바와 같이 제어 신호 생성 회로(32) 내부에 DLL 회로(1)를 가짐으로써 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지며, '외부 CLK'와 '내부 CLK'가 항상 동기된다.
따라서, '외부 CLK'에 대한 '내부 CLK'의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태일 때, 'CKE'를 디스에이블 상태 'L'로 설정함으로써 '외부 CLK'를 DLL 회로(1)에 전달하지 않도록 제어하기 때문에, DLL 회로(1)에서 '내부 CLK'가 생성되지 않고, 래치 회로(2,3,4,5) 및 내부 회로(6)의 소비 전력을 삭감할 수 있다.
도 7은 도 14에 도시된 본 발명의 SDRAM에 있어서, 제1 실시예, 제2 실시예와는 다른 제어 신호 생성 회로(32)의 제3 실시예를 나타낸다.
도 7에 있어서, 제어 신호 생성 회로(32)는 도 1 및 도 3과 동일한 DLL 회로(1), 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7)과 또 AND 게이트(12), AND 게이트(13), AND 게이트(14)와 AND 게이트(15)로 구성된다. 또한, 도 1의 제1 실시예에서 설명된 제3 실시예와 동일한 구성 및 기능에 대해서는 동일한 도면부호를 부여하고 그 설명을 생략한다.
DLL 회로(1)에 공급되는 클록은 제1 및 제2 실시예와 다르고, 도 7에 도시된 바와 같이, '외부 CLK'가 직접 공급된다. 이 때문에, DLL 회로(1)에서는 액티브 파워 다운 상태에서도 항상 '내부 CLK'가 생성되고, 각 회로에 '내부 CLK'를 공급하고 있다. 또한, 'CKE'가 'L'인 경우 또 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
여기서 말하는 상기 「제어 신호가 소정의 입력인 경우」란 도 1의 설명과 동일하게 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말한다.
이들 제어 신호는 DLL 회로(1)에서 생성되는 '내부 CLK'에 동기하여 각각 래치 회로(2,3,4,5)에서 래치되고, 'CKE'의 제어에 의해 AND 게이트(12,13,14,15)를 통해 내부 회로(6)에 통지된다. 즉, 'CKE'가 'L'인 경우, 각 제어 신호가 어떠한 값이라도 그 신호는 내부 회로(6)에 통지되지 않는다. 이 때, '내부 CLK'는 내부 회로(6)에 공급되고 있다.
상기한 바와 같이 구성되는 본 실시예의 SDRAM은 예컨대 도 8에 도시된 타이밍도와 같이 래치 회로(2,3,4,5)가 ①로 나타낸 '내부 CLK'의 상승에서 'CS', 'RAS', 'CAS', 'WE'를 래치함으로써 내부 신호 'LATCH CS', 'LATCH RAS', 'LATCH CAS', 'LATCH WE'의 'H' 상태가 확정된다.
이 상태에서, 예컨대 ②로 나타낸 바와 같이 'CKE'가 'L'로 설정되면, 신호가 도 15에 도시된 액티브 파워 다운 상태 성립 조건과 일치하고, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된다(③ 이후). 또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된 경우에도, DLL 회로(1)에 '외부 CLK'가 공급되고 있기 때문에, 제1 및 제2 실시예와 같이 '내부 CLK'가 정지하는 경우는 없다. 그러나, 액티브 파워 다운 상태일 때에는 'CKE'가 'L'이기 때문에, 각 제어 신호는 내부 회로(6)에 전달되지 않는다. 이 때문에, 래치 회로(2,3,4,5)에 대하여, 각 제어 신호의 입력이 있을 경우에도, 즉 'H', 'L' 중의 어느 한 신호의 입력이 있을 경우에도, 그 신호는 무시되고(도 8 사선부), 각 래치 회로는 ④의 최후의 '내부 CLK'의 상승에서 래치한 각 제어 신호의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 도 15에 도시된 바와 같이 'CKE'가 'H'로 설정되어 내부 클록이 동작을 개시하고, 또 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'로 설정되거나 또는 'CS'가 'H'로 설정될 때까지 지속된다.
본 실시예의 SDRAM은 상기한 바와 같이, 제어 신호 생성 회로(32) 내부에 DLL 회로(1)를 가짐으로써, 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지고, '외부 CLK'와 '내부 CLK'가 항상 동기되고 있다.
따라서, '외부 CLK'에 대한 '내부 CLK'의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태일 때, 'CKE'를 디스에이블 상태 'L'로 설정함으로써, 래치 회로(2,3,4,5)로부터의 제어 신호가 내부 회로(6)에 전달되지 않기 때문에, 내부 회로(6)가 동작하지 않고, 내부 회로(6)의 소비 전력을 삭감할 수 있다. 또한, 본 발명은 액티브 파워 다운 상태에 있어서도 DLL 회로(1)에서 '내부 CLK'를 생성하는 점에서 제1 및 제2 실시예와 다르다.
도 9는 도 14에 도시하는 본 발명의 SDRAM에 있어서, 제1 실시예, 제2 실시예 및 제3 실시예와는 다른 제어 신호 생성 회로(32)의 제4 실시예를 나타낸다.
도 9에 있어서, 제어 신호 생성 회로(32)는 도 1, 도 3 및 도 7과 동일한 DLL 회로(1), 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7), 또 AND 게이트(16)로 구성된다. 또한, 도 1의 제1 실시예에서 설명한 제4 실시예와 동일한 구성 및 기능에 대해서는 동일한 도면부호를 부여하고 그 설명을 생략한다.
DLL 회로(1)에 공급되는 클록은 제1 및 제2 실시예와 다르고(제3 실시예와 동일하게), 도 9에 도시된 바와 같이 '외부 CLK'가 직접 공급된다. 이 때문에, DLL 회로(1)에서는 액티브 파워 다운 상태에서도, 항상 '외부 CLK'와 위상이 동기된 클록을 생성하고 있다.
그러나, 액티브 파워 다운 상태일 때, 'CKE'가 'L'이기 때문에, AND 게이트(16)를 통해 각 회로에 전달되는 '내부 CLK'는 각 회로에 공급되지 않는다. 또한, 'CKE'가 'L'인 경우 또 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
여기서 말하는 상기 「제어 신호가 소정의 입력인 경우」란 도 1의 설명과 동일하게 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말한다.
이들 제어 신호는 DLL 회로(1)에서 생성되고, AND 게이트(16)를 통해 출력되는 '내부 CLK'에 동기하여 각각 래치 회로(2,3,4,5)에서 래치되고, 내부 회로(6)에 통지된다. 즉, 'CKE'가 'L'인 경우는 '내부 CLK'가 래치 회로(2,3,4,5)에 공급되지 않기 때문에, 각 제어 신호가 어떠한 값이라도 그 신호는 내부 회로(6)에 통지되지 않는다. 이 때, '내부 CLK'는 내부 회로(6)에도 공급되지 않는다.
상기한 바와 같이 구성되는 본 실시예의 SDRAM은 예컨대 도 10에 도시된 타이밍도와 같이 래치 회로(2,3,4,5)가 ①로 나타낸 '내부 CLK'의 상승에서 'CS', 'RAS', 'CAS', 'WE'를 래치함으로써 내부 신호 'LATCH CS', 'LATCH RAS', 'LATCH CAS', 'LACH WE'의 'H' 상태가 확정된다.
이 상태에서, 예컨대 ②로 나타낸 바와 같이 'CKE'가 'L'로 설정되면, 신호가 도 15에 도시된 액티브 파워 다운 상태 성립 조건과 일치하고, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된다(③ 이후). 또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된 경우, AND 게이트(16)가 디스에이블 상태로 되고, '내부 CLK'가 정지한다. 이 때문에, 래치 회로(2,3,4,5)에 대하여 각 제어 신호의 입력이 있을 경우에도, 즉 'H', 'L' 중의 어느 한 신호의 입력이 있을 경우에도, 그 신호는 무시되고(도 2 사선부), 각 래치 회로는 ①의 최후의 '내부 CLK'의 상승에서 래치한 각 제어 신호의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 도 15에 도시된 바와 같이 'CKE'가 'H'로 설정되어 내부 클록이 동작을 개시하고, 또 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'로 설정되거나 또는 'CS'가 'H'로 설정될 때까지 지속된다.
본 실시예의 SDRAM은 상기한 바와 같이 제어 신호 생성 회로(32) 내부에 DLL 회로(1)를 가짐으로써 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지고, '외부 CLK'와 '내부 CLK'가 항상 동기된다.
따라서, '외부 CLK' 에 대한 '내부 CLK'의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태일 때 'CKE'를 디스에이블 상태 'L'로 설정함으로써 '내부 CLK'가 래치 회로(2,3,4,5) 및 내부 회로(5)에 공급되지 않기 때문에, 래치 회로(2,3,4,5) 및 내부 회로(6)의 소비 전력을 삭감할 수 있다. 또한, 본 발명은 액티브 파워 다운 상태에 있어서도 DLL 회로(1)에서 '외부 CLK'와 동기된 클록을 생성한다는 점에서 제1 및 제2 실시예와 다르고, 래치 회로(2,3,4,5)로의 '내부 CLK'를 정지시킨다는 점에서 제3 실시예와 다르다.
도 11은 도 14에 도시하는 본 발명의 SDRAM에 있어서, 제1 실시예, 제2 실시예, 제3 실시예 및 제4 실시예와는 다른 제어 신호 생성 회로(32)의 제5 실시예를 나타낸다.
도 11에 있어서, 제어 신호 생성 회로(32)는 도 1, 도 3, 도 7 및 도 9와 동일한 DLL 회로(1), 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7), 또 AND 게이트(17)로 구성된다. 또한, 도 1의 제1 실시예에서 설명된 제2 실시예와 동일한 구성 및 기능에 대해서는 동일한 도면부호를 부여하고 그 설명을 생략한다.
또한, 제어 신호 생성 회로(32)내의 DLL 회로(1)는 '외부 CLK'에 대하여 지연을 부가할 수 있는 회로를 복수단 갖는 지연단(19)과, SDRAM의 입력 단자로부터 DLL 회로(1)에 입력될 때까지의 '외부 CLK'의 지연에 기초하여 지연단(19)의 단수를 제어하는 제어부(18)로 구성된다.
DLL 회로(1)에 공급되는 클록은 도 11에 도시된 바와 같이 제어부(18)에는 '외부 CLK'가 직접 공급되고 있지만, 지연단(19)에는 '외부 CLK'가 AND 게이트(17)를 통해 공급되어 있다. 이 때문에, DLL 회로(1)에서는 'CKE'가 'H'인 경우 '내부 CLK'를 생성하여 각 회로에 공급하고, 'CKE'가 'L'인 경우(신호 (d)가 'L'을 유지하기 때문에) '외부 CLK'가 공급되지 않기 때문에 각 회로로의 '내부 CLK'의 공급을 정지한다. 또, 'CKE'가 'L'인 경우 또한 제어 신호가 소정의 입력인 경우, SDRAM은 액티브 파워 다운 상태가 된다.
여기서 말하는 상기 「제어 신호가 소정의 입력인 경우」란 도 1의 설명과 동일하게 도 15에 도시된 액티브 파워 다운 상태 성립 조건에 대응하는 입력을 말한다.
이들 제어 신호는 DLL 회로(1)에서 생성되는 '내부 CLK'에 동기하여 각각 래치 회로(2,3,4,5)에서 래치되고, 내부 회로(6)에 통지된다.
또한, 도 12는 도 14에 도시하는 본 발명의 SDRAM에 있어서, 제5 실시예를 개량한 제어 신호 생성 회로(32)의 제6 실시예를 나타낸다.
도 12에 있어서, 제어 신호 생성 회로(32)는 도 11과 동일한 DLL 회로(1), 래치 회로(2,3,4,5), 내부 회로(6), 저전압 전원(7), AND 게이트(17)로 구성된다.
또한, 제어 신호 생성 회로(32) 내의 DLL 회로(1)는 도 11과 동일한 지연단(19)과 제어부(18) 및 구동부(21,22)로 구성된다.
제6 실시예 및 상기 제5 실시예는 모두 액티브 상태일 때 지연단(19)과 제어부(18) 양쪽이 동작하고 있고, 액티브 파워 다운 상태일 때 지연단(19)에 '외부 CLK'가 입력되지 않고 제어부(18)만이 동작하고 있다. 이 때문에, 지연단(19)으로의 전류 공급이 되지않아 전원 레벨이 변화한다.
이와 같이 전원 레벨이 변화한 경우, 제5 실시예는 제어부(18)의 동작에 악영향을 미치는 경우가 있다. 그래서, 제6 실시예에서는 제어부(18)에 대하여 전류를 공급할 수 있는 구동부(21)와 지연단(19)에 대하여 전류를 공급할 수 있는 구동부(22)를 별개로 가지며, 또 제어부(18)와 지연단(19)으로 공급하는 전류의 소비 전류비와 제어부(18)를 구동하는 구동부(21)와 지연단(19)을 구동하는 구동부(22)의 공급 능력비를 동등하게 함으로써, DLL 회로(1)의 정밀도를 보증하고 있다. 즉, 제6 실시예에서는 액티브 상태 및 액티브 파워 다운 상태의 어느쪽의 상태에 있어서도 제어부(18)에 공급되는 전류는 일정하여 DLL 회로(1)의 정밀도를 보증하고 있다.
구체적으로 말하면, 구동부(21) 및 구동부(22)는 예컨대, 도 16과 같이 구성되고, 각각의 구동 능력은 각각이 갖는 트랜지스터의 W 폭, αW 폭에 의해 결정된다.
상기한 바와 같이 구성되는 제5 및 제6 실시예의 SDRAM은 예컨대 도 6에 도시된 타이밍도와 같이 래치 회로(2,3,4,5)가 ①로 나타낸 '내부 CLK'의 상승에서 'CS', 'RAS', 'CAS', 'WE'를 래치함으로써, 내부 신호 'LATCH CS', 'LATCH RAS', 'LATCH CAS', 'LATCH WE'의 'H' 상태가 확정된다.
이 상태에서, 예컨대 ②로 나타낸 바와 같이 'CKE'가 'L'로 설정되면, 신호 (d)가 정지하고, 또 각 제어 신호가 도 15에 도시된 액티브 파워 다운 상태 성립 조건과 일치하며, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된다(③ 이후). 또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태로 세트된 경우, DLL 회로(1)의 지연단(19)에 '외부 CLK'가 공급되지 않고, '내부 CLK'가 정지한다. 이 때문에, 래치 회로(2,3,4,5)에 대하여 각 제어 신호의 입력이 있을 경우에도, 즉 'H', 'L' 중의 어느 한 신호의 입력이 있을 경우에도, 그 신호는 무시되고(도 13 사선부), 각 래치 회로는 ① 및 ③의 '내부 CLK'의 상승에서 래치한 각 제어 신호의 상태를 유지한다.
이 상태는 액티브 파워 다운 상태가 해제될 때까지, 즉 도 15에 도시된 바와 같이 'CKE'가 'H'로 설정되어 내부 클록이 동작을 개시하고, 또 'CS'가 'L', 'RAS'가 'H', 'CAS'가 'H', 'WE'가 'H'로 설정되거나 또는 'CS'가 'H'로 설정될 때까지 지속된다.
본 실시예의 SDRAM은 상기한 바와 같이 제어 신호 생성 회로(32) 내부에 DLL 회로(1)를 가짐으로써 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지고, '외부 CLK'와 '내부 CLK'가 항상 동기된다.
따라서, '외부 CLK'에 대한 '내부 CLK'의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 실시예의 SDRAM은 액티브 파워 다운 상태일 때,'CKE'를 디스에이블 상태 'L'로 설정함으로써 '외부 CLK'를 DLL 회로(1)의 지연단(19)에 전달하지 않도록 제어하기 때문에, DLL 회로(1)에서 '내부 CLK'가 생성되지 않고, 제어부(18), 래치 회로(2,3,4,5) 및 내부 회로(6)의 소비 전력을 삭감할 수 있다.
마지막으로, 본 실시예의 SDRAM에서 사용되고 있는 DLL 회로(1)의 예를 도면에 기초하여 설명한다.
도 17은 본 실시예의 SDRAM에서 사용되는 DLL 회로(1)의 구성예를 나타낸다.
도 17에 있어서, DLL 회로(1)의 지연단(19)은 가변 지연 회로(101)와 클록 제어 회로로 구성되고, DLL 회로(1)의 제어부(18)는 분주 회로(103), 가변 지연 회로(104), 클록 제어 회로(105), 더미 래치 회로(106), 지연 시간 제어 회로(107), 위상 비교 회로(108), 클록 입력 회로(109)로 구성되며, '외부 CLK'에 대한 소정의 위상 관계를 갖는 '내부 CLK'를 출력하도록 DLL 회로(1)에 의해 지연 시간을 부가한다.
여기서, 상기 DLL 회로(1)를 구성하는 각 회로의 구체적인 기능을 설명한다.
가변 지연 회로(101)는 내부의 지연 회로의 단수에 따라 지연 시간을 설정하는 기능을 갖는다.
클록 제어 회로(102)는 가변 지연 회로(101)에서 지연이 부가되어 생성된 '내부 CLK'를 출력하는 기능을 갖는다.
분주 회로(103)는 '외부 CLK'를 분주하고 소정의 주파수를 설정함으로써, 위상 비교를 실행하는 타이밍을 생성하는 기능을 갖는다.
가변 지연 회로(104)는 가변 지연 회로(101)와 동일하게 내부의 지연 회로의 단수에 따라 지연 시간을 설정하며, 비교의 대상이 되는 클록을 생성하는 기능을 갖는다.
클록 제어 회로(105)는 클록 제어 회로(102)와 동일하게 가변 지연 회로(104)에서 지연이 부가되어 생성된 클록을 출력하는 기능을 갖는다.
더미 회로(106)는 '외부 CLK'의 지연 요인이 되는 소정의 지연량을 미리 부가하는 기능을 갖는다.
클록 입력 회로(109)는 클록 제어 회로(105)로부터의 클록에 상기 소정의 지연량을 부가한 클록을 후술하는 위상 비교 회로(108)에 송신하는 기능을 갖는다.
위상 비교 회로(108)는 클록 입력(109)으로부터의 클록과, '외부 CLK'를 소정의 분주율로 분주한 클록을 위상 비교하여 '내부 CLK'와의 위상차를 검출하는 기능을 갖는다.
지연 시간 제어 회로(109)는 위상 비교 회로(108)에서 검출된 위상차에 기초하여 가변 지연 회로(101)의 지연 회로의 단수를 결정하고, '외부 CLK'에 대한 소정의 위상 관계를 갖는 '내부 CLK'를 출력하도록 제어하는 기능을 갖는다.
상기한 바와 같은 구성 및 기능을 갖는 도 17에 도시하는 DLL 회로(1)에 있어서, 실제로 지연을 부가하는 가변 지연 회로(101)를 도 18의 회로도에 기초하여 구체적으로 설명한다.
도 18에 있어서, 가변 지연 회로(101)는 10단의 지연 회로로서, 예컨대 제1 지연 회로 내지 제10 지연 회로로 구성되어 있다.
상기한 바와 같이 구성되는 가변 지연 회로(101)에 있어서, 입력용 인버터(111,112,113,114) 및 출력용의 인버터(144,145,146,147)를 가지며, 또 제1 지연 회로는 게이트(115)와 게이트(116)로 구성되고, 제2 지연 회로는 게이트(117)와 게이트(118)와 게이트(119)로 구성되며, 제3 지연 회로는 게이트(120)와 게이트(121)와 게이트(122)로 구성되고, 제4 지연 회로는 게이트(123)와 게이트(124)와 게이트(125)로 구성되며, 제5 지연 회로는 게이트(126)와 게이트(127)와 게이트(128)로 구성되고, 제6 지연 회로는 게이트(129)와 게이트(130)와 게이트(131)로 구성되며, 제7 지연 회로는 게이트(132)와 게이트(133)와 게이트(134)로 구성되고, 제8 지연 회로는 게이트(135)와 게이트(136)와 게이트(137)로 구성되며, 제9 지연 회로는 게이트(138)와 게이트(139)와 게이트(140)로 구성되고, 제10 지연 회로는 게이트(141)와 게이트(142)와 게이트(143)로 구성되며, 단자(TC1∼TC8)에 입력되는 제어 신호 중의 어느 하나의 단자를 'H'로 함으로써 '외부 CLK'에 대하여 소정의 지연을 부가한 '내부 CLK'를 출력할 수 있게 된다. 또한, 각 게이트(115∼141)의 지연 시간은 1td로 한다.
제1 지연 회로의 동작에 있어서, 게이트(115)는 TC1으로부터의 신호가 'L'일 때에 마스크되고, 다른 한 입력이 'H', 'L' 중의 어느 쪽이어도 '내부 CLK'는 항상 L 레벨이다. 한편, 게이트(115)는 TC1이 'H'일 때에 마스크가 해제되고, 다른 한 입력이 'H', 'L'의 순서로 변화하면, 그것에 따라서 '내부 CLK'도 'H', 'L'로 변화한다. 이 때문에, TC1이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 10게이트 통과분인 10td가 된다.
동일하게, TC2가 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 12게이트 통과분인 12td가 된다.
또한, TC3이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 14게이트 통과분인 14td가 된다.
또한, TC4가 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 16게이트 통과분인 16td가 된다.
또한, TC5가 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 18게이트 통과분인 18td가 된다.
또한, TC6이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 20게이트 통과분인 20td가 된다.
또한, TC7이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 22게이트 통과분인 22td가 된다.
또한, TC8이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 24게이트 통과분인 24td가 된다.
또한, TC9가 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 26게이트 통과분인 26td가 된다.
또한, TC10이 'H'인 경우, '외부 CLK'로부터 '내부 CLK'까지의 지연 시간은 28게이트 통과분인 28td가 된다.
따라서, 10단의 지연 회로로 구성되는 가변 지연 회로(101)는 10td로부터 28td까지의 지연 시간을 얻을 수 있다.
전술한 바와 같이, 본 발명의 SDRAM에 의하면, 내부에 DLL 회로를 가짐으로써, 동작 주파수가 높아진 경우에도 고정밀도의 타이밍 조정이 가능해지고, 외부 클록과 내부 클록이 항상 동기되고 있다. 이 때문에, 종래의 반도체 집적 회로 장치와 같은 외부 클록에 대한 내부 클록의 지연을 요인으로 하는 오동작이 발생하지 않는다.
또한, 본 발명의 SDRAM에 의하면, 액티브 파워 다운 상태일 때, 소비 전력을 삭감할 수 있다.
따라서, 본 발명에 의하면, 고정밀도로 타이밍 조정이 가능한 DLL 회로를 가지며, 외부 클록과 내부 클록을 동기시킴으로써 오동작을 방지할 수 있고, 또 저소비 전력으로 동작할 수 있는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (6)

  1. 외부로부터 입력되는 모든 클록 신호를 무효로 하는 액티브 파워 다운 상태를 설정할 수 있는 반도체 집적 회로 장치에 있어서,
    외부 클록 신호와 동기된 내부 클록 신호를 생성하는 DLL 회로와;
    이 DLL 회로에서 생성한 내부 클록 신호에 의해 외부로부터의 제어 신호를 래치하는 래치 회로와;
    이 래치 회로에서 래치된 제어 신호에 대응하는 소정의 처리를 실행하는 실행 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에 대하여 외부 클록 신호를 공급하지 않는 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에서 생성된 내부 클록 신호에 의해 래치된 상기 제어 신호를 상기 내부 회로에 통지하지 않는 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 액티브 파워 다운 상태일 때, 상기 DLL 회로에서 생성된 내부 클록 신호를 상기 래치 회로에 통지하지 않는 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 DLL 회로는 외부 클록의 지연 시간을 제어하는 지연 제어 수단과, 상기 지연 제어 수단의 제어에 의해 이 외부 클록에 지연을 부가하여 내부 클록을 생성하는 지연 부가 수단을 포함하며,
    액티브 파워 다운시에 상기 DLL 회로의 지연 부가 수단에 대하여 외부 클록 신호를 공급하지 않는 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서, 상기 DLL 회로는 상기 지연 제어 수단에 대하여 전류를 공급할 수 있는 제1 공급 수단과, 상기 지연 부가 수단에 대하여 전류를 공급할 수 있는 제2 공급 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
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