JP2003058272A - 半導体装置およびそれに用いられる半導体チップ - Google Patents

半導体装置およびそれに用いられる半導体チップ

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JP2003058272A
JP2003058272A JP2001250286A JP2001250286A JP2003058272A JP 2003058272 A JP2003058272 A JP 2003058272A JP 2001250286 A JP2001250286 A JP 2001250286A JP 2001250286 A JP2001250286 A JP 2001250286A JP 2003058272 A JP2003058272 A JP 2003058272A
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system bus
circuit
signal
timing
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JP2001250286A
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Masayuki Koyama
雅行 小山
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 バスマスタ期間において、プロセッサへのク
ロックの供給をクロック単位で制御可能な半導体装置を
提供する。 【解決手段】 半導体装置は、プロセッサ１０と、イン
タフェース２０とを備える。インタフェース２０におい
ては、インタフェース回路２３は、プロセッサ１０から
のシステムバスへのアクセス要求に応じてバス使用要求
信号ＢＳＡＫを出力し、バス使用許可信号ＢＳＡＷを受
ける。活性化信号生成回路２２は、バス使用要求信号Ｂ
ＳＡＫの出力からバス使用許可信号ＢＳＡＷの受信まで
の期間、Ｌレベルであり、バス使用許可信号ＢＳＡＷの
受信後、Ｈレベルになるイネーブル信号ＥＮを生成す
る。ＡＮＤゲート２５は、イネーブル信号ＥＮのラッチ
信号とクロックＣＬＫの論理積を演算して間欠クロック
ＧＣＬＫをプロセッサ１０のフリップフロップ１２へ出
力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、システムバスを
介してデータを受け、クロックに同期してデータ処理を
行なうプロセッサを含む半導体装置に関し、特に、低消
費電力化を実現可能な半導体装置およびそれに用いられ
る半導体チップに関する。
【０００２】
【従来の技術】図１４を参照して、クロックに同期して
データ処理を行なう半導体装置３００は、プロセッサ３
１０と、インタフェース３２０と、ＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路３３０と、システムバ
ス３４０と、アービタ３５０とを備える。インタフェー
ス３２０は、クロック制御レジスタ３２１を含む。
【０００３】プロセッサ３１０は、インタフェース３２
０との間でアクセス信号ＡＣＥＳのやり取りを行ない、
インタフェース３２０からデータＤＡおよびクロックＣ
ＬＫを受ける。そして、プロセッサ３１０は、クロック
ＣＬＫに同期して各種のデータ処理を行なう。インタフ
ェース３２０は、プロセッサ３１０とシステムバス３４
０との間のデータ等のやり取りを制御する。インタフェ
ース３２０に含まれるクロック制御レジスタ３２１は、
ＰＬＬ回路３３０からシステムバス３４０を介してクロ
ックＣＬＫを受け、その受けたクロックＣＬＫのプロセ
ッサ３１０への供給を制御する。なお、クロック制御レ
ジスタ３２１は、クロックＣＬＫのプロセッサ３１０へ
の供給をソフトウェアによって制御するものである。
【０００４】ＰＬＬ回路３３０は、半導体装置３００の
外部から入力された基本クロックＣＬＫ０を逓倍してク
ロックＣＬＫを生成し、その生成したクロックＣＬＫを
システムバス３４０へ出力する。システムバス３４０
は、半導体装置３４０の各部から出力されるデータおよ
び信号等を伝送する。
【０００５】アービタ３５０は、システムバス３４０の
バス使用要求信号ＢＳＡＫをインタフェース３２０から
受け、システムバス３４０の使用可否を判定する。そし
て、アービタ３５０は、システムバス３４０の使用が可
能であるときシステムバス３４０のバス使用許可信号Ｂ
ＳＡＷをシステムバス３４０を介してインタフェース３
２０へ出力する。
【０００６】プロセッサ３１０がデータ処理を行なうた
めにシステムバス３４０にアクセスするとき、インタフ
ェース３２０は、プロセッサ３１０からのアクセス信号
ＡＣＥＳの受信に応じて、システムバス３４０のバス使
用要求信号ＢＳＡＫをシステムバス３４０を介してアー
ビタ３５０へ出力する。そして、アービタ３５０は、バ
ス使用要求信号ＢＳＡＫの受信に応じて、システムバス
３４０の使用可否を判定し、システムバス３４０の使用
が可能であるとき、システムバス３４０のバス使用許可
信号ＢＳＡＷをシステムバス３４０を介してインタフェ
ース３２０へ出力する。インタフェース３２０は、バス
使用許可信号ＢＳＡＷを受信すると、システムバス３４
０の使用が可能であることを示すアクセス信号ＡＣＥＳ
をプロセッサ３１０へ出力する。そして、プロセッサ３
１０は、アクセス信号ＡＣＥＳを受信すると、システム
バス３４０にアクセスし、データ処理を実行する。
【０００７】したがって、プロセッサ３１０がデータ処
理を開始するためのアクセス信号ＡＣＥＳをインタフェ
ース３２０へ出力してから、実際にデータ処理を行なう
までには、一定の待ち時間が存在する。
【０００８】また、プロセッサ３１０は、たとえば、３
００ＭＨｚのクロックＣＬＫに同期して動作し、半導体
装置３００の外部に配置された１５ＭＨｚのクロックに
同期して動作する外部メモリとデータのやり取りを行な
う場合、プロセッサ３１０は、クロックＣＬＫの２０ク
ロックに１回動作することになる。したがって、プロセ
ッサ３１０が実際には動作していない期間が存在する。
【０００９】
【発明が解決しようとする課題】しかし、従来の半導体
装置は、プロセッサへのクロックの供給をソフトウェア
によって制御していたため、プロセッサへのクロックの
供給／停止をダイナミックに制御することができない。
その結果、実際にはプロセッサが動作していない期間も
プロセッサへクロックが供給され、半導体装置の消費電
力が大きくなるという問題があった。
【００１０】半導体装置の低消費電力化を図るものとし
て、特開平８−０８３１３３号公報には、プロセッサが
非動作状態にあるときに、プロセッサへのクロックの供
給を停止するコンピュータシステムが記載されている。
【００１１】しかしながら、特開平８−０８３１３３号
公報に開示されているコンピュータシステムは、バスマ
スタ期間におけるプロセッサへのクロックの供給を制御
するものではない。また、特開平８−０８３１３３号公
報に記載されたコンピュータシステムにおいては、プロ
セッサへのクロックの供給をクロック単位で制御できる
か否かについては明確に開示されていない。
【００１２】したがって、従来の半導体装置において
は、バスマスタ期間において、プロセッサへのクロック
の供給をクロック単位で制御することができなかった。
【００１３】そこで、この発明は、かかる問題を解決す
るためになされたものであり、その目的は、バスマスタ
期間において、プロセッサへのクロックの供給をクロッ
ク単位で制御可能な半導体装置を提供することである。
【００１４】また、この発明の別の目的は、バスマスタ
期間において、プロセッサへのクロックの供給をクロッ
ク単位で制御可能な半導体装置に用いられる半導体チッ
プを提供することである。
【００１５】
【課題を解決するための手段および発明の効果】この発
明によれば、半導体装置は、クロックに同期してデータ
処理を行なう半導体装置であって、データを伝送するシ
ステムバスと、システムバスを介して入力されたデータ
を記憶し、データの読出要求に応じてシステムバスにデ
ータを出力するメモリを含むスレーブ部と、動作命令に
応じてデータをメモリからシステムバスを介して読出
し、クロックに同期してデータ処理を行なう演算処理回
路と、システムバスと演算処理回路との間で信号および
データのやり取りを制御するインタフェース回路と、ク
ロックを発生するクロック発生回路と、クロック発生回
路からのクロックを演算処理回路へ供給するクロック供
給回路とを備え、クロック供給回路は、演算処理回路が
システムバスへのアクセスを待つ状態に入ったとインタ
フェース回路が判定したとき、演算処理回路へのクロッ
クの供給をクロック単位で停止する。
【００１６】この発明による半導体装置においては、演
算処理回路は、データ処理に必要なデータを取得する
際、システムバスへのアクセスを一定期間待つ。そし
て、インタフェース回路は、演算処理回路のシステムバ
スへのアクセス待ちを検出する。クロック供給回路は、
インタフェース回路によりシステムバスへのアクセス待
ちが検出されると、演算処理回路へのクロックの供給を
クロック単位で停止する。
【００１７】したがって、この発明によれば、半導体装
置における消費電力を減少できる。好ましくは、クロッ
ク供給回路は、アクセスを待つ状態に入っている期間に
対応したクロック成分をクロックから削除して間欠クロ
ックを生成し、その生成した間欠クロックを演算処理回
路へ供給する。
【００１８】クロック供給回路は、演算処理回路がシス
テムバスへのアクセスを待つ期間に対応するクロック成
分を削除することにより間欠クロックを生成する。そし
て、クロック供給回路が間欠クロックを演算処理回路へ
供給することにより、演算処理回路がシステムバスへの
アクセスを待つ期間、演算処理回路へのクロックの供給
が停止される。
【００１９】したがって、この発明によれば、演算処理
回路へのクロックの供給をクロック単位で制御できる。
その結果、半導体装置における消費電力を正確に低減で
きる。
【００２０】好ましくは、クロック供給回路は、インタ
フェース回路がスレーブ部への要求信号をシステムバス
を介して出力する第１のタイミングから要求信号に対す
る許可信号をシステムバスを介してスレーブ部から受信
する第２のタイミングまでの期間に相当するクロック成
分をクロックから削除して間欠クロックを生成する。
【００２１】要求信号および許可信号はシステムバスを
介してスレーブ部とやり取りされ、要求信号が出力され
る第１のタイミングから許可信号が受信される第２のタ
イミングまでの期間が、演算処理回路がシステムバスへ
のアクセスを待つ期間として検出される。そして、この
期間に対応するクロック成分が削除された間欠クロック
が演算処理回路へ供給される。
【００２２】したがって、この発明によれば、演算処理
回路のシステムバスへのアクセス待ちの期間を正確に検
出でき、演算処理回路へのクロックの供給を正確に停止
できる。
【００２３】好ましくは、スレーブ部は、インタフェー
ス回路が出力したシステムバスの使用要求信号をシステ
ムバスを介して受けると、システムバスの使用可否を判
断し、システムバスが使用可能であるときシステムバス
の使用許可信号を出力するアービタをさらに含み、クロ
ック供給回路は、インタフェース回路が使用要求信号を
システムバスを介してアービタへ出力する第１のタイミ
ングから使用許可信号をアービタからシステムバスを介
して受信する第２のタイミングまでの期間に相当するク
ロック成分をクロックから削除して間欠クロックを生成
する。
【００２４】システムバスの使用権を獲得するまで、演
算処理回路へのクロックの供給が停止される。
【００２５】したがって、この発明によれば、システム
バスを使用する際の消費電力を低減できる。
【００２６】好ましくは、スレーブ部は、システムバス
とメモリとの間で信号およびデータのやり取りを制御す
るメモリインタフェースをさらに含み、クロック供給回
路は、インタフェース回路がメモリへのデータのリード
／ライトを要求する信号をシステムバスを介してメモリ
インタフェースへ出力する第１のタイミングから、メモ
リへのアクセスを許可するアクセス許可信号をメモリイ
ンタフェースからシステムバスを介して受信する第２の
タイミングまでの期間に相当するクロック成分をクロッ
クから削除して間欠クロックを生成する。
【００２７】メモリへのアクセスが許可されるまで、演
算処理回路へのクロックの供給が停止される。
【００２８】したがって、この発明によれば、メモリに
データをリード／ライトするときの消費電力を低減でき
る。
【００２９】好ましくは、スレーブ部は、外部からの割
込信号を受け、その受けた割込信号をインタフェース回
路およびクロック供給回路へ出力する割込コントローラ
をさらに含み、クロック供給回路は、第１のタイミング
と第２のタイミングとの間の第３のタイミングで割込信
号を受けると、第１のタイミングから第３のタイミング
までの期間に相当するクロック成分をクロックから削除
して間欠クロックを生成する。
【００３０】スレーブ部へ要求信号を出力する第１のタ
イミングから、スレーブ部から許可信号を受信する第２
のタイミングまでの間の第３のタイミングで割込信号が
入力されると、第１のタイミングから第３のタイミング
までの期間、演算処理回路へのクロックの供給が停止さ
れる。
【００３１】したがって、この発明によれば、演算処理
回路の突発的な動作を確保して半導体装置における消費
電力を低減できる。
【００３２】好ましくは、スレーブ部は、デバッグを起
動するデバッグ起動信号を外部から受け、デバッグ起動
信号をインタフェース回路およびクロック供給回路へ出
力するデバッグインタフェースをさらに含み、クロック
供給回路は、第１のタイミングと第２のタイミングとの
間の第３のタイミングでデバッグ起動信号を受けると、
第１のタイミングから第３のタイミングまでの期間に相
当するクロック成分をクロックから削除して間欠クロッ
クを生成する。
【００３３】スレーブ部へ要求信号を出力する第１のタ
イミングから、スレーブ部から許可信号を受信する第２
のタイミングまでの間の第３のタイミングでデバッグ起
動信号が入力されると、第１のタイミングから第３のタ
イミングまでの期間、演算処理回路へのクロックの供給
が停止される。
【００３４】したがって、この発明によれば、演算処理
回路の必要な動作を確保して半導体装置における消費電
力を低減できる。
【００３５】好ましくは、演算処理回路においてデータ
を更新する際のデータ選択に用いる選択信号をスレーブ
部からの許可信号に基づいて生成し、その生成した選択
信号を演算処理回路へ出力する選択信号生成回路をさら
に備え、クロック供給回路は、選択信号とクロックとの
論理積を演算して間欠クロックを生成する。
【００３６】演算処理回路におけるデータ更新に同期し
てクロックが演算処理回路へ供給される。
【００３７】したがって、この発明によれば、演算処理
回路におけるデータ更新を確保して半導体装置における
消費電力を低減できる。
【００３８】好ましくは、クロック発生回路からクロッ
ク供給回路へのクロックの供給を制御するクロック制御
レジスタをさらに備え、クロック制御レジスタは、クロ
ックの停止要求に応じてクロック供給回路へのクロック
の供給を停止する。
【００３９】クロックの停止要求がクロック制御レジス
タへ入力されると、クロック制御レジスタは、クロック
供給回路へのクロックの供給を停止する。そして、クロ
ック供給回路は、演算処理回路へのクロックの供給を停
止する。
【００４０】したがって、この発明によれば、演算処理
回路へのクロックの供給を強制的に停止できる。
【００４１】また、この発明によれば、半導体装置は、
クロックに同期してデータ処理を行なう半導体装置であ
って、第１の半導体装置と、第２の半導体装置とを備
え、第１の半導体装置は、データを伝送するシステムバ
スと、システムバスを介して入力されたデータを記憶
し、データの読出要求に応じてシステムバスにデータを
出力するメモリを含むスレーブ部と、クロックを発生す
るクロック発生回路とを含み、第２の半導体装置は、動
作命令に応じてデータをメモリからシステムバスを介し
て読出し、クロックに同期してデータ処理を行なう演算
処理回路と、システムバスと演算処理回路との間で信号
およびデータのやり取りを制御するインタフェース回路
と、クロック発生回路からのクロックを演算処理回路へ
供給するクロック供給回路とを含み、クロック供給回路
は、演算処理回路がシステムバスへのアクセスを待つ状
態に入ったとインタフェース回路が判定したとき、演算
処理回路へのクロックの供給をクロック単位で停止す
る。
【００４２】この発明による半導体装置においては、第
２の半導体装置に含まれる演算処理回路は、データ処理
に必要なデータを取得する際、第１の半導体装置に含ま
れるシステムバスへのアクセスを一定期間待つ。そし
て、第２の半導体装置において、インタフェース回路
は、演算処理回路のシステムバスへのアクセス待ちを検
出し、クロック供給回路は、インタフェース回路により
システムバスへのアクセス待ちが検出されると、演算処
理回路へのクロックの供給をクロック単位で停止する。
【００４３】したがって、この発明によれば、２つの半
導体装置から構成される半導体装置において、全体の消
費電力を減少できる。
【００４４】好ましくは、クロック供給回路は、アクセ
スを待つ状態に入っている期間に対応したクロック成分
をクロックから削除して間欠クロックを生成し、その生
成した間欠クロックを演算処理回路へ供給する。
【００４５】第２の半導体装置において、クロック供給
回路は、演算処理回路がシステムバスへのアクセスを待
つ期間に対応するクロック成分を削除することにより間
欠クロックを生成する。そして、クロック供給回路が間
欠クロックを演算処理回路へ供給することにより、演算
処理回路がシステムバスへのアクセスを待つ期間、演算
処理回路へのクロックの供給が停止される。
【００４６】したがって、この発明によれば、演算処理
回路へのクロックの供給をクロック単位で制御できる。
その結果、半導体装置における消費電力を正確に低減で
きる。
【００４７】好ましくは、クロック供給回路は、インタ
フェース回路がスレーブ部への要求信号をシステムバス
を介して出力する第１のタイミングから要求信号に対す
る許可信号をシステムバスを介してスレーブ部から受信
する第２のタイミングまでの期間に相当するクロック成
分をクロックから削除して間欠クロックを生成する。
【００４８】要求信号および許可信号は第２の半導体装
置から第１の半導体装置へ入力され、システムバスを介
してスレーブ部とやり取りされ、第２の半導体装置にお
いて要求信号が出力される第１のタイミングから許可信
号が受信される第２のタイミングまでの期間が、演算処
理回路がシステムバスへのアクセスを待つ期間として検
出される。そして、この期間に対応するクロック成分が
削除された間欠クロックが演算処理回路へ供給される。
【００４９】したがって、この発明によれば、演算処理
回路のシステムバスへのアクセス待ちの期間を正確に検
出でき、演算処理回路へのクロックの供給を正確に停止
できる。
【００５０】好ましくは、スレーブ部は、インタフェー
ス回路が出力したシステムバスの使用要求信号をシステ
ムバスを介して受けると、システムバスの使用可否を判
断し、システムバスが使用可能であるときシステムバス
の使用許可信号を出力するアービタをさらに含み、クロ
ック供給回路は、インタフェース回路が使用要求信号を
システムバスを介してアービタへ出力する第１のタイミ
ングから使用許可信号をアービタからシステムバスを介
して受信する第２のタイミングまでの期間に相当するク
ロック成分をクロックから削除して間欠クロックを生成
する。
【００５１】第１の半導体装置に含まれるシステムバス
の使用権を獲得するまで、第２の半導体装置において演
算処理回路へのクロックの供給が停止される。
【００５２】したがって、この発明によれば、システム
バスを使用する際の消費電力を低減できる。
【００５３】好ましくは、スレーブ部は、システムバス
とメモリとの間で信号およびデータのやり取りを制御す
るメモリインタフェースをさらに含み、クロック供給回
路は、インタフェース回路がメモリへのデータのリード
／ライトを要求する信号をシステムバスを介してメモリ
インタフェースへ出力する第１のタイミングから、メモ
リへのアクセスを許可するアクセス許可信号をメモリイ
ンタフェースからシステムバスを介して受信する第２の
タイミングまでの期間に相当するクロック成分をクロッ
クから削除して間欠クロックを生成する。
【００５４】第１の半導体装置に含まれるメモリへのア
クセスが許可されるまで、第２の半導体装置において演
算処理回路へのクロックの供給が停止される。
【００５５】したがって、この発明によれば、メモリに
データをリード／ライトするときの消費電力を低減でき
る。
【００５６】好ましくは、スレーブ部は、外部からの割
込信号を受け、その受けた割込信号をインタフェース回
路およびクロック供給回路へ出力する割込コントローラ
をさらに含み、クロック供給回路は、第１のタイミング
と第２のタイミングとの間の第３のタイミングで割込信
号を受けると、第１のタイミングから第３のタイミング
までの期間に相当するクロック成分をクロックから削除
して間欠クロックを生成する。
【００５７】第１の半導体装置に含まれるスレーブ部へ
要求信号を出力する第１のタイミングから、第１の半導
体装置に含まれるスレーブ部から許可信号を受信する第
２のタイミングまでの間の第３のタイミングで割込信号
が入力されると、第１のタイミングから第３のタイミン
グまでの期間、第２の半導体装置において演算処理回路
へのクロックの供給が停止される。
【００５８】したがって、この発明によれば、演算処理
回路の突発的な動作を確保して半導体装置における消費
電力を低減できる。
【００５９】好ましくは、スレーブ部は、デバッグを起
動するデバッグ起動信号を外部から受け、デバッグ起動
信号をインタフェース回路およびクロック供給回路へ出
力するデバッグインタフェースをさらに含み、クロック
供給回路は、第１のタイミングと第２のタイミングとの
間の第３のタイミングでデバッグ起動信号を受けると、
第１のタイミングから第３のタイミングまでの期間に相
当するクロック成分をクロックから削除して間欠クロッ
クを生成する。
【００６０】第１の半導体装置に含まれるスレーブ部へ
要求信号を出力する第１のタイミングから、第１の半導
体装置に含まれるスレーブ部から許可信号を受信する第
２のタイミングまでの間の第３のタイミングでデバッグ
起動信号が入力されると、第１のタイミングから第３の
タイミングまでの期間、第２の半導体装置において演算
処理回路へのクロックの供給が停止される。
【００６１】したがって、この発明によれば、演算処理
回路の必要な動作を確保して半導体装置における消費電
力を低減できる。
【００６２】好ましくは、第２の半導体装置は、演算処
理回路においてデータを更新する際のデータ選択に用い
る選択信号をスレーブ部からの許可信号に基づいて生成
し、その生成した選択信号を演算処理回路へ出力する選
択信号生成回路をさらに含み、クロック供給回路は、選
択信号とクロックとの論理積を演算して間欠クロックを
生成する。
【００６３】第２の半導体装置において、演算処理回路
におけるデータ更新に同期してクロックが演算処理回路
へ供給される。
【００６４】したがって、この発明によれば、演算処理
回路におけるデータ更新を確保して半導体装置における
消費電力を低減できる。
【００６５】好ましくは、第２の半導体装置は、クロッ
ク発生回路からクロック供給回路へのクロックの供給を
制御するクロック制御レジスタをさらに含み、クロック
制御レジスタは、クロックの停止要求に応じてクロック
供給回路へのクロックの供給を停止する。
【００６６】第２の半導体装置において、クロックの停
止要求がクロック制御レジスタへ入力されると、クロッ
ク制御レジスタは、クロック供給回路へのクロックの供
給を停止する。そして、クロック供給回路は、演算処理
回路へのクロックの供給を停止する。
【００６７】したがって、この発明によれば、演算処理
回路へのクロックの供給を強制的に停止できる。
【００６８】さらに、この発明によれば、半導体チップ
は、データを記憶するメモリとメモリから出力されたデ
ータを伝送するシステムバスとを含むスレーブ部のみか
ら成る半導体チップと組合わせられ、クロックに同期し
てデータ処理を行なう半導体装置に用いられる半導体チ
ップであって、動作命令に応じてデータをメモリからシ
ステムバスを介して読出し、クロックに同期してデータ
処理を行なう演算処理回路と、システムバスと演算処理
回路との間で信号およびデータのやり取りを制御するイ
ンタフェース回路と、クロックを演算処理回路へ供給す
るクロック供給回路とを含み、クロック供給回路は、演
算処理回路がシステムバスへのアクセスを待つ状態に入
ったとインタフェース回路が判定したとき、演算処理回
路へのクロックの供給をクロック単位で停止する。
【００６９】この発明による半導体チップにおいては、
演算処理回路は、データ処理に必要なデータを取得する
際、もう１つの半導体チップに含まれるシステムバスへ
のアクセスを一定期間待つ。そして、インタフェース回
路は、演算処理回路のシステムバスへのアクセス待ちを
検出する。クロック供給回路は、インタフェース回路に
よりシステムバスへのアクセス待ちが検出されると、演
算処理回路へのクロックの供給をクロック単位で停止す
る。
【００７０】したがって、この発明によれば、半導体チ
ップにおける消費電力を低減でき、その結果、半導体装
置における消費電力を減少できる。
【００７１】好ましくは、クロック供給回路は、アクセ
スを待つ状態に入っている期間に対応したクロック成分
をクロックから削除して間欠クロックを生成し、その生
成した間欠クロックを演算処理回路へ供給する。
【００７２】クロック供給回路は、演算処理回路がシス
テムバスへのアクセスを待つ期間に対応するクロック成
分を削除することにより間欠クロックを生成する。そし
て、クロック供給回路が間欠クロックを演算処理回路へ
供給することにより、演算処理回路がもう１つの半導体
チップに含まれるシステムバスへのアクセスを待つ期
間、演算処理回路へのクロックの供給が停止される。
【００７３】したがって、この発明によれば、演算処理
回路へのクロックの供給をクロック単位で制御できる。
その結果、半導体チップにおける消費電力を正確に低減
できる。
【００７４】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００７５】［実施の形態１］図１を参照して、この発
明の実施の形態１による半導体装置１００は、プロセッ
サ１０と、インタフェース２０，８０と、ＰＬＬ回路３
０と、メモリインタフェース４０と、メモリ５０と、デ
コーダ６０と、アービタ７０と、割込みコントローラ９
０と、デバッグインタフェース１１０と、システムバス
１２０とを備える。
【００７６】プロセッサ１０は、ＣＰＵ（Ｃｅｎｔｒａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）またはＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏ
ｒ）から成り、インタフェース２０から供給されるクロ
ック（後述する間欠クロックＧＣＬＫ）に同期して各種
のデータ処理を行なう。インタフェース２０は、プロセ
ッサ１０とシステムバス１２０との間のデータ等のやり
取りを制御するとともに、プロセッサ１０が動作してい
ない期間、後述する方法によってプロセッサ１０へのク
ロックの供給をクロック単位で停止する。
【００７７】ＰＬＬ回路３０は、半導体装置１００の外
部から入力された基準クロックＣＬＫ０を逓倍してクロ
ックＣＬＫを生成し、その生成したクロックＣＬＫをシ
ステムバス１２０へ出力する。メモリインタフェース４
０は、メモリ５０とシステムバス１２０との間のデータ
等のやり取りを制御する。
【００７８】メモリ５０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、およびフラッシュメモリのいずれかから
成り、データを記憶する。デコーダ６０は、メモリ５０
および外部メモリ１４０にデータの書込／読出を行なう
ためのアドレスをデコードする。
【００７９】アービタ７０は、インタフェース２０から
システムバス１２０の使用要求信号をシステムバス１２
０を介して受信し、システムバス１２０が使用可能か否
かを判定する。そして、アービタ７０は、システムバス
１２０が使用可能であるとき、使用許可信号をシステム
バス１２０を介してインタフェース２０へ出力する。
【００８０】インタフェース８０は、システムバス１２
０と外部メモリ１４０との間でデータのやり取りを制御
する。
【００８１】割込みコントローラ９０は、半導体装置１
００の外部から入力された割込信号を受信し、その受信
した割込信号をインタフェース２０へ出力する。デバッ
グインタフェース１１０は、半導体装置１００の外部に
設けられたデバッガ１３０からデバッグ起動信号を受
け、その受けたデバッグ起動信号をインタフェース２０
へ出力する。
【００８２】なお、半導体装置１００においては、メモ
リインタフェース４０、メモリ５０、デコーダ６０、ア
ービタ７０、インタフェース８０、割込みコントローラ
９０、およびデバッグインタフェース１１０は、スレー
ブ部１５０を構成する。
【００８３】デバッガ１３０は、プロセッサ１０で実行
されるプログラムをデバッグするためのデバッグ起動信
号をデバッグインタフェース１１０へ出力する。外部メ
モリ１４０は、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメ
モリのいずれかから成り、データ等を記憶する。
【００８４】図２を参照して、プロセッサ１０、インタ
フェース２０、およびシステムバス１２０における信号
およびデータのやり取りについて説明する。プロセッサ
１０は、インタフェース２０との間でアクセス信号ＡＣ
ＥＳのやり取りを行なう。アクセス信号ＡＣＥＳは、プ
ロセッサ１０がシステムバス１２０へアクセスするとき
にインタフェース２０へ出力するシステムバスアクセス
要求、プロセッサ１０がメモリ５０（または外部メモリ
１４０）へのデータの書込／読出を行なうときにインタ
フェース２０へ出力するリード／ライト要求、インタフ
ェース２０がシステムバス１２０の使用が許可されたこ
とをプロセッサ１０へ通知するシステムバス使用許可、
およびインタフェース２０がメモリ５０（または外部メ
モリ１４０）へのデータの書込／読出が許可されたこと
をプロセッサ１０へ通知するリード／ライト許可から成
る。
【００８５】インタフェース２０は、プロセッサ１０か
らシステムバスアクセス要求を受けると、システムバス
１２０の使用を要求するバス使用要求信号ＢＳＡＫをシ
ステムバス１２０を介してアービタ７０へ出力し、アー
ビタ７０からバス使用許可信号ＢＳＡＷを受ける。した
がって、インタフェース２０は、アービタ７０からバス
使用許可信号を受けると、システムバス使用許可から成
るアクセス信号ＡＣＥＳをプロセッサ１０へ出力する。
【００８６】また、インタフェース２０は、プロセッサ
１０からリード／ライト要求を受けると、メモリ５０
（または外部メモリ１４０）へデータの書込／読出を行
なうためのトランザクション信号ＴＲＳＫをシステムバ
ス１２０を介してメモリインタフェース４０（またはイ
ンタフェース８０）へ出力する。そして、インタフェー
ス２０は、メモリインタフェース４０（またはインタフ
ェース８０）からバスウエイト信号ＢＳＷＴを受ける。
この場合、メモリインタフェース４０（またはインタフ
ェース８０）は、メモリ５０（または外部メモリ１４
０）へのアクセスを許可するまでの間、Ｌ（論理ロー）
レベルのバスウエイト信号ＢＳＷＴを出力し、メモリ５
０（または外部メモリ１４０）へのアクセスを許可する
ときＨ（論理ハイ）レベルのバスウエイト信号ＢＳＷＴ
を出力する。したがって、インタフェース２０は、メモ
リインタフェース４０（またはインタフェース８０）か
らＨレベルのバスウエイト信号ＢＳＷＴを受けると、リ
ード／ライト許可から成るアクセス信号ＡＣＥＳをプロ
セッサ１０へ出力する。
【００８７】さらに、インタフェース２０は、システム
バス１２０を介してメモリ５０（または外部メモリ１４
０）からデータを受け、その受けたデータをプロセッサ
１０へ出力する。
【００８８】さらに、インタフェース２０は、割込みコ
ントローラ９０およびデバッグインタフェース１１０か
らそれぞれ割込信号ＤＳＴＳおよびデバッグ起動信号Ｄ
ＢＧＳを受ける。そして、インタフェース２０は、後述
する方法によって、バス使用許可信号ＢＳＡＷ、バスウ
エイト信号ＢＳＷＴ、割込信号ＤＳＴＳおよびデバッグ
起動信号ＤＢＧＳに基づいてイネーブル信号ＥＮを生成
し、その生成したイネーブル信号ＥＮをプロセッサ１０
へ出力する。
【００８９】さらに、インタフェース２０は、ＰＬＬ回
路３０からシステムバス１２０を介してクロックＣＬＫ
を受け、プロセッサ１０が非動作状態にある期間に対応
するクロック成分をクロックＣＬＫから削除した間欠ク
ロックＧＣＬＫを生成する。そして、インタフェース２
０は、生成した間欠クロックＧＣＬＫをプロセッサ１０
へ出力する。
【００９０】図３を参照して、インタフェース２０は、
クロック制御レジスタ２１と、活性化信号生成回路２２
と、インタフェース回路２３と、ラッチ回路２４と、Ａ
ＮＤゲート２５とを含む。
【００９１】クロック制御レジスタ２１は、半導体装置
１００の外部から入力された起動／停止信号ＳＴＲ／Ｓ
ＴＰに応じて、それぞれ、起動および停止される。そし
て、クロック制御レジスタ２１は、起動信号ＳＴＲによ
って起動されると、システムバス１２０を介して入力さ
れたクロックＣＬＫを活性化信号生成回路２２およびイ
ンタフェース回路２３へ供給する。また、クロック制御
レジスタ２１は、停止信号ＳＴＰによって停止される
と、活性化信号生成回路２２およびインタフェース回路
２３へのクロックＣＬＫの供給を停止する。なお、クロ
ック制御レジスタ２１は、ソフトウエアによってクロッ
クＣＬＫの供給を制御するものである。
【００９２】活性化信号生成回路２２は、システムバス
１２０を介して入力されたバス使用許可信号ＢＳＡＷお
よびバスウエイト信号ＢＳＷＴと、デバッグインタフェ
ース１１０から入力されたデバッグ起動信号ＤＢＧＳ
と、割込みコントローラ９０から入力された割込信号Ｄ
ＳＴＳと、インタフェース回路２３から入力されたリセ
ット信号ＲＳＴとに基づいてイネーブル信号ＥＮを生成
し、その生成したイネーブル信号ＥＮをプロセッサ１０
およびラッチ回路２４へ出力する。
【００９３】インタフェース回路２３は、システムバス
アクセス要求をプロセッサ１０から受けると、バス使用
要求信号ＢＳＡＫをシステムバス１２０を介してアービ
タ７０へ出力する。そして、インタフェース回路２３
は、アービタ７０からシステムバス１２０を介してバス
使用許可信号ＢＳＡＷを受ける。また、インタフェース
回路２３は、プロセッサ１０からメモリ５０（または外
部メモリ１４０）へデータの書込／読出を行なうリード
／ライト要求を受けると、トランザクション信号ＴＲＳ
Ｋをシステムバス１２０を介してメモリインタフェース
４０（またはインタフェース８０）へ出力する。そし
て、インタフェース回路２３は、メモリインタフェース
４０（またはインタフェース８０）からシステムバス１
２０を介してバスウエイト信号ＢＳＷＴを受ける。さら
に、インタフェース回路２３は、デバッグ起動信号ＤＢ
ＧＳおよび割込信号ＤＳＴＳをそれぞれデバッグインタ
フェース１１０および割込みコントローラ９０から受け
る。さらに、インタフェース回路２３は、システムバス
１２０とアドレスＡＤＤのやり取りを行なうとともに、
システムバス１２０からデータＤＡを受け、その受けた
データＤＡを入力データＤＡ−ＩＮとしてクロックＣＬ
Ｋに同期してプロセッサ１０へ出力する。
【００９４】ラッチ回路２４は、システムバス１２０を
介して入力されたクロックＣＬＫの反転クロックに同期
して、イネーブル信号ＥＮをラッチし、イネーブル信号
ＥＮのラッチ信号ＥＮＬＴＨをＡＮＤゲート２５へ出力
する。
【００９５】ＡＮＤゲート２５は、ラッチ信号ＥＮＬＴ
ＨとクロックＣＬＫとの論理積を演算して間欠クロック
ＧＣＬＫを生成し、その生成した間欠クロックＧＣＬＫ
をプロセッサ１０へ出力する。
【００９６】プロセッサ１０は、マルチプレクサ１１
と、フリップフロップ１２とを含む。図３においては、
プロセッサ１０に含まれる素子のうち、データの更新を
制御するデータ更新制御回路に関する素子だけを示す。
マルチプレクサ１１は、インタフェース回路２３からの
入力データＤＡ−ＩＮとフリッププロップ１２の出力デ
ータＤＡ−ＯＵＴとを受け、活性化信号生成回路２２か
らＨレベルのイネーブル信号ＥＮが入力されると、入力
データＤＡ−ＩＮを選択してフリップフロップ１２へ出
力し、活性化信号生成回路２２からＬレベルのイネーブ
ル信号ＥＮが入力されると、出力データＤＡ−ＯＵＴを
選択してフリップフロップ１２へ出力する。したがっ
て、イネーブル信号ＥＮは、プロセッサ１０のマルチプ
レク１１において、入力データＤＡ−ＩＮおよび出力デ
ータＤＡ−ＯＵＴのいずれかを選択するための選択信号
として用いられる。
【００９７】フリップフロップ１２は、ＡＮＤゲート２
５からの間欠クロックＧＣＬＫに同期して動作し、マル
チプレクサ１１から出力されたデータを間欠クロックＧ
ＣＬＫの１クロック分だけ遅延して出力データＤＡ−Ｏ
ＵＴを出力する。したがって、マルチプレクサ１１およ
びフリップフロップ１２によってデータを更新するか否
かを制御することができる。
【００９８】図４を参照して、活性化信号生成回路２２
は、インバータ２２１とＯＲゲート２２２とを含む。イ
ンバータ２２１は、インタフェース回路２３からのリセ
ット信号ＲＳＴを反転してＯＲゲート２２２へ出力す
る。ＯＲゲート２２２は、バス使用許可信号ＢＳＡＷ、
バスウエイト信号ＢＳＷＴ、デバッグ起動信号ＤＢＧ
Ｓ、割込信号ＤＳＴＳおよびリセット信号ＲＳＴの反転
信号／ＲＳＴの論理和をクロックＣＬＫに同期して演算
し、その演算結果をイネーブル信号ＥＮとしてラッチ回
路２４およびプロセッサ１０のマルチプレクサ１１へ出
力する。なお、イネーブル信号ＥＮは、上述したように
マルチプレクサ１１においてデータを選択する選択信号
として用いられるため、ＯＲゲート２２２は、「選択信
号生成回路」を構成する。
【００９９】図５を参照して、プロセッサ１０がシステ
ムバス１２０の使用権を獲得する動作について説明す
る。プロセッサ１０は、システムバス１２０へアクセス
するときシステムバスアクセス要求をインタフェース回
路２３へ出力する。インタフェース回路２３は、プロセ
ッサ１０からのシステムバスアクセス要求に応じて、バ
ス使用要求信号ＢＳＡＫをシステムバス１２０を介して
アービタ７０へ出力する。具体的には、インタフェース
回路２３は、タイミングＴ１でＬレベルからＨレベルに
切換わるバス使用要求信号ＢＳＡＫを出力する。また、
インタフェース回路２３は、バス使用要求信号ＢＳＡＫ
と同じ論理レベルから成るリセット信号ＲＳＴを活性化
信号生成回路２２へ出力する。
【０１００】活性化信号生成回路２２のインバータ２２
１は、リセット信号ＲＳＴが入力されると、リセット信
号ＲＳＴをクロックＣＬＫの１クロック分だけ遅延して
反転し、その反転した反転信号／ＲＳＴをＯＲゲート２
２２へ出力する。つまり、インバータ２２１は、タイミ
ングＴ２でＨレベルからＬレベルに切換わる反転信号／
ＲＳＴをＯＲゲート２２２へ出力する。この場合、ＯＲ
ゲート２２２は、Ｌレベルのバス使用許可信号ＢＳＡ
Ｗ、Ｌレベルのバスウエイト信号ＢＳＷＴ、Ｌレベルの
デバッグ起動信号ＤＢＧＳ、およびＬレベルの割込信号
ＤＳＴＳを受ける。
【０１０１】一方、アービタ７０は、システムバス１２
０を介してバス使用要求信号ＢＳＡＫを受けると、シス
テムバス１２０が使用可能か否かを判定し、システムバ
ス１２０が使用可能であるとき、バス使用許可信号ＢＳ
ＡＷをシステムバス１２０を介してインタフェース２０
の活性化信号生成回路２２およびインタフェース回路２
３へ出力する。具体的には、アービタ７０は、タイミン
グＴ４でＬレベルからＨレベルに切換わるバス使用許可
信号ＢＳＡＷを出力する。
【０１０２】そうすると、ＯＲゲート２２２は、バス使
用許可信号ＢＳＡＷ、バスウエイト信号ＢＳＷＴ、デバ
ッグ起動信号ＤＢＧＳ、割込信号ＤＳＴＳおよび反転信
号／ＲＳＴに基づいて、タイミングＴ２でＨレベルから
Ｌレベルに切換わり、タイミングＴ４でＬレベルからＨ
レベルに切換わるイネーブル信号ＥＮをマルチプレクサ
１１およびラッチ回路２４へ出力する。
【０１０３】ラッチ回路２４は、活性化信号生成回路２
２からのイネーブル信号ＥＮを受け、その受けたイネー
ブル信号ＥＮをクロックＣＬＫの半周期分だけラッチし
たラッチ信号ＥＮＬＴＨをＡＮＤゲート２５へ出力す
る。ＡＮＤゲート２５は、ラッチ信号ＥＮＬＴＨとクロ
ックＣＬＫとの論理積を演算して間欠クロックＧＣＬＫ
を生成し、その生成した間欠クロックＧＣＬＫをフリッ
プフロップ１２へ出力する。この間欠クロックＧＣＬＫ
は、クロックＣＬＫのうち、タイミングＴ３からタイミ
ングＴ６までの期間に対応するクロック成分が削除され
たクロックである。
【０１０４】また、インタフェース回路２３は、システ
ムバス１２０の使用を許可するＨレベルのバス使用許可
信号ＢＳＡＷを受けると、システムバス１２０へのアク
セスが許可されたことを示すシステムバス使用許可から
成るアクセス信号ＡＣＥＳをプロセッサ１０へ出力す
る。
【０１０５】そうすると、プロセッサ１０は、システム
バス使用許可から成るアクセス信号ＡＣＥＳの受信に応
じて、アドレス０に記憶された情報の読出をインタフェ
ース回路２３へ要求する。インタフェース回路２３は、
プロセッサ１０からの要求に応じて、デコーダ６０でデ
コードされたアドレス０に記憶された情報（命令）をシ
ステムバス１２０およびインタフェース８０を介して外
部メモリ１４０から読出す。そして、インタフェース回
路２３は、読出した情報（命令）をプロセッサ１０へ出
力し、プロセッサ１０は、インタフェース回路２３から
受けた情報（命令）に基づいてメモリ５０に記憶された
データの読出をインタフェース回路２３へ要求する。
【０１０６】インタフェース回路２３は、プロセッサ１
０からの要求に応じて、メモリ５０からのデータの読出
を要求するトランザクション信号ＴＲＳＫをシステムバ
ス１２０を介してメモリインタフェース４０へ出力し、
メモリインタフェース４０からデータの読出を許可する
信号を受けると、データが記憶されたメモリ５０上のア
ドレスをメモリインタフェース４０へ出力し、メモリ５
０から読出されたデータをシステムバス１２０を介して
受ける。そして、インタフェース回路２３は、受けた読
出データを入力データＤＡ−ＩＮとしてプロセッサ１０
へ出力する。
【０１０７】そうすると、プロセッサ１０においては、
タイミングＴ６以降、マルチプレクサ１１は、Ｈレベル
のイネーブル信号ＥＮに基づいて入力データＤＡ−ＩＮ
を選択してフリップフロップ１２へ出力し、フリップフ
ロップ１２は、間欠クロックＧＣＬＫに同期して入力デ
ータＤＡ−ＩＮをラッチし、出力データＤＡ−ＯＵＴを
出力する。これによって、プロセッサ１０におけるデー
タの更新が行なわれる。
【０１０８】この場合、マルチプレクサ１１は、Ｈレベ
ルのイネーブル信号ＥＮに同期して入力データＤＡ−Ｉ
Ｎを選択し、フリップフロップ１２は、間欠クロックＧ
ＣＬＫに同期してマルチプレクサ１１からのデータをラ
ッチし、出力データＤＡ−ＯＵＴを出力するので、プロ
セッサ１０においては、連続したクロックが供給されて
いることが必要なデータのみを更新でき、かつ、イネー
ブル信号ＥＮに同期した期間のみオンされるクロックが
供給されたときにも必要なデータのみを更新できる。
【０１０９】上記においては、システムバス１２０の使
用が許可された後のメモリ５０および外部メモリ１４０
からのデータ等の読出について説明したが、システムバ
ス１２０の使用が許可された後のメモリ５０および外部
メモリ１４０へのデータ等の書込も同様に行なわれる。
【０１１０】上述したように、システムバス１２０の使
用を要求してからシステムバス１２０の使用が許可され
るまでの期間（すなわち、プロセッサ１０がシステムバ
ス１２０へのアクセスを待つ期間）、プロセッサ１０を
動作させる必要がないので、インタフェース２０は、こ
の期間に対応するクロック成分を削除した間欠クロック
ＧＣＬＫをプロセッサ１０へ出力する。つまり、インタ
フェース２０は、システムバス１２０の使用要求からシ
ステムバス１２０の使用が許可されるまでの間、プロセ
ッサ１０へのクロックの供給を停止する。したがって、
半導体装置１００においては、低消費電力化を図ること
ができる。また、間欠クロックは、クロック成分を削除
することにより生成されるので、プロセッサ１０へのク
ロックの供給は、クロック単位で制御される。
【０１１１】この発明においては、プロセッサ１０が非
動作状態である期間に対応するクロック成分をクロック
ＣＬＫから削除した間欠クロックＧＣＬＫを生成し、そ
の生成した間欠クロックＧＣＬＫをプロセッサ１０へ出
力することによって、プロセッサ１０が動作しなくても
良い期間、プロセッサ１０へのクロックの供給を停止す
ることを特徴とする。そして、活性化信号生成回路２
２、ラッチ回路２４、およびＡＮＤゲート２５によって
間欠クロックＧＣＬＫを生成するので、活性化信号生成
回路２２、ラッチ回路２４、およびＡＮＤゲート２５
は、「クロック供給回路」を構成する。
【０１１２】また、プロセッサ１０がシステムバスアク
セス要求をインタフェース回路２３へ出力し、インタフ
ェース回路２３は、システムバスアクセス要求に応じ
て、タイミングＴ１でＬレベルからＨレベルに切換わる
バス使用要求信号ＢＳＡＫをシステムバス１２０を介し
てアービタ７０へ出力し、バス使用要求信号ＢＳＡＫと
同じ論理レベルを有するリセット信号ＲＳＴを活性化信
号生成回路２２へ出力する。この場合、インタフェース
回路２３は、タイミングＴ１でＬレベルからＨレベルに
切換わるバス使用要求信号ＢＳＡＫを出力することによ
りプロセッサ１０がシステムバス１２０へのアクセスを
待つ状態に入ったと判定する。そして、活性化信号生成
回路２２は、リセット信号ＲＳＴに基づいて、タイミン
グＴ２でＨレベルからＬレベルに切換わるイネーブル信
号ＥＮを生成し、ＡＮＤゲート２５は、イネーブル信号
ＥＮをラッチしたタイミングＴ３でＨレベルからＬレベ
ルに切換わるラッチ信号ＥＮＬＴＨに基づいて、タイミ
ングＴ３からクロック成分の削除を開始する。したがっ
て、活性化信号生成回路２２、ラッチ回路２４、および
ＡＮＤゲート２５から成るクロック供給回路がタイミン
グＴ３でクロック成分の削除を開始することは、プロセ
ッサ１０がシステムバス１２０へのアクセスを待つ状態
に入ったとインタフェース回路２３が判定したことに対
応してプロセッサ１０へのクロックの供給を停止するこ
とに相当する。
【０１１３】図６を参照して、メモリ５０（または外部
メモリ１４０）へのデータ等の書込／読出を開始する場
合の動作について説明する。プロセッサ１０は、メモリ
５０（または外部メモリ１４０）へのデータ等の書込／
読出をインタフェース回路２３へ要求する。
【０１１４】そうすると、インタフェース回路２３は、
プロセッサ１０からの要求に応じて、メモリ５０へのデ
ータの書込／読出を要求するトランザクション信号ＴＲ
ＳＫをシステムバス１２０を介してメモリインタフェー
ス４０（またはインタフェース８０）へ出力する。具体
的には、インタフェース回路２３は、タイミングＴ１で
ＬレベルからＨレベルに切換わるトランザクション信号
ＴＲＳＫをシステムバス１２０を介してメモリインタフ
ェース４０（またはインタフェース８０）へ出力する。
また、インタフェース回路２３は、トランザクション信
号ＴＲＳＫと同じ論理レベルから成るリセット信号ＲＳ
Ｔを活性化信号生成回路２２へ出力する。
【０１１５】そうすると、メモリインタフェース４０
（またはインタフェース８０）は、メモリ５０（または
外部メモリ１４０）へのデータの書込／読出が可能か否
かを判定し、メモリ５０（または外部メモリ１４０）へ
のデータの書込／読出が可能なとき、メモリ５０（また
は外部メモリ１４０）へのデータの書込／読出が可能で
あることを示す信号をシステムバス１２０を介して活性
化信号生成回路２２およびインタフェース回路２３へ出
力する。具体的には、メモリインタフェース４０（また
はインタフェース８０）は、タイミングＴ４でＬレベル
からＨレベルに切換わるバスウエイト信号ＢＳＷＴをシ
ステムバス１２０を介して活性化信号生成回路２２およ
びインタフェース回路２３へ出力する。この場合、バス
使用許可信号ＢＳＡＷ、デバッグ起動信号ＤＢＧＳ、お
よび割込信号ＤＳＴＳはＬレベルである。
【０１１６】そうすると、活性化信号生成回路２２にお
いて、インバータ２２１は、リセット信号ＲＳＴを反転
し、タイミングＴ２でＨレベルからＬレベルに切換わる
反転信号／ＲＳＴをＯＲゲート２２２へ出力する。そし
て、ＯＲゲート２２２は、バス使用許可信号ＢＳＡＷ、
バスウエイト信号ＢＳＷＴ、デバッグ起動信号ＤＢＧ
Ｓ、割込信号ＤＳＴＳおよび反転信号／ＲＳＴの論理和
を演算し、タイミングＴ２でＨレベルからＬレベルに切
換わり、タイミングＴ４でＬレベルからＨレベルに切換
わるイネーブル信号ＥＮをラッチ回路２４およびプロセ
ッサ１０のマルチプレクサ１１へ出力する。
【０１１７】ラッチ回路２４は、イネーブル信号ＥＮ
を、クロックＣＬＫの半周期分だけラッチし、ラッチ信
号ＥＮＬＴＨをＡＮＤゲート２５へ出力する。そして、
ＡＮＤゲート２５は、ラッチ信号ＥＮＬＴＨとクロック
ＣＬＫとの論理積を演算し、間欠クロックＧＣＬＫをプ
ロセッサ１０のフリップフロップ１２へ出力する。その
後、上述した方法によりメモリ５０（または外部メモリ
１４０）へのデータの書込／読出が行なわれる。
【０１１８】その結果、インタフェース２０は、タイミ
ングＴ３からタイミングＴ６までの期間に対応するクロ
ック成分を削除した間欠クロックＧＣＬＫをフリップフ
ロップ１２へ出力し、メモリ５０（または外部メモリ１
４０）へのデータの書込／読出をメモリインタフェース
４０（またはインタフェース８０）へ要求してから、メ
モリ５０（または外部メモリ１４０）へのデータの書込
／読出が許可されるまでの期間、プロセッサ１０へのク
ロックの供給を停止する。
【０１１９】このように、メモリ５０（または外部メモ
リ１４０）へのデータの書込／読出を要求してから、メ
モリ５０（または外部メモリ１４０）へのデータの書込
／読出が許可されるまでの期間、すなわち、プロセッサ
１０がシステムバス１２０へのアクセスを待つ期間、プ
ロセッサ１０は非動作状態にあるので、プロセッサ１０
へのクロックの供給が停止される。
【０１２０】したがって、半導体装置１００において
は、低消費電力化を図ることができる。
【０１２１】なお、プロセッサ１０がメモリ５０（また
は外部メモリ１４０）へのデータ等の書込／読出をイン
タフェース回路２３へ要求し、インタフェース回路２３
は、データ等の書込／読出の要求に応じて、タイミング
Ｔ１でＬレベルからＨレベルに切換わるトランザクショ
ン信号ＴＲＳＫをシステムバス１２０を介してメモリイ
ンタフェース４０（またはインタフェース８０）へ出力
し、トランザクション信号ＴＲＳＫと同じ論理レベルを
有するリセット信号ＲＳＴを活性化信号生成回路２２へ
出力する。この場合、インタフェース回路２３は、タイ
ミングＴ１でＬレベルからＨレベルに切換わるトランザ
クション信号ＴＲＳＫを出力することによりプロセッサ
１０がシステムバス１２０へのアクセスを待つ状態に入
ったと判定する。そして、活性化信号生成回路２２は、
リセット信号ＲＳＴに基づいて、タイミングＴ２でＨレ
ベルからＬレベルに切換わるイネーブル信号ＥＮを生成
し、ＡＮＤゲート２５は、イネーブル信号ＥＮをラッチ
したタイミングＴ３でＨレベルからＬレベルに切換わる
ラッチ信号ＥＮＬＴＨに基づいて、タイミングＴ３から
クロック成分の削除を開始する。したがって、活性化信
号生成回路２２、ラッチ回路２４、およびＡＮＤゲート
２５から成るクロック供給回路がタイミングＴ３でクロ
ック成分の削除を開始することは、プロセッサ１０がシ
ステムバス１２０へのアクセスを待つ状態に入ったとイ
ンタフェース回路２３が判定したことに対応してプロセ
ッサ１０へのクロックの供給を停止することに相当す
る。
【０１２２】図７を参照して、メモリ５０（または外部
メモリ１４０）へのデータ等の書込／読出を開始する場
合において、メモリインタフェース４０（またはインタ
フェース８０）によってメモリ５０（または外部メモリ
１４０）へのデータの書込／読出が許可される前に、デ
バッグが要求された場合の動作について説明する。な
お、図７においては、メモリ５０（または外部メモリ１
４０）へのデータの書込／読出はタイミングＴ１で要求
され、メモリ５０（または外部メモリ１４０）へのデー
タの書込／読出はタイミングＴ９で許可されるものとす
る。
【０１２３】図６を参照して説明したように、インタフ
ェース２０は、タイミングＴ１でＬレベルからＨレベル
に切換わるトランザクション信号ＴＲＳＫをシステムバ
ス１２０を介してメモリインタフェース４０（またはイ
ンタフェース８０）へ出力した後、タイミングＴ６でＬ
レベルからＨレベルに切換わるデバッグ起動信号ＤＢＧ
Ｓをデバッグインタフェース１１０から受ける。
【０１２４】そうすると、活性化信号生成回路２２のＯ
Ｒゲート２２２は、バス使用許可信号ＢＳＡＷ、バスウ
エイト信号ＢＳＷＴ、デバッグ起動信号ＤＢＧＳ、割込
信号ＤＳＴＳおよび反転信号／ＲＳＴの論理和を演算
し、タイミングＴ２でＨレベルからＬレベルに切換わ
り、タイミングＴ６でＬレベルからＨレベルに切換わる
イネーブル信号ＥＮをラッチ回路２４およびプロセッサ
１０のマルチプレクサ１１へ出力する。
【０１２５】ラッチ回路２４は、イネーブル信号ＥＮを
クロックＣＬＫの半周期分だけラッチし、ラッチ信号Ｅ
ＮＬＴＨをＡＮＤゲート２５へ出力する。ＡＮＤゲート
２５は、ラッチ信号ＥＮＬＴＨとクロックＣＬＫとの論
理積を演算し、タイミングＴ３からタイミングＴ７まで
の期間に対応するクロック成分を削除した間欠クロック
ＧＣＬＫをプロセッサ１０のフリップフロップ１２へ出
力する。
【０１２６】このように、デバッグ要求が入力されたと
き、プロセッサ１０が動作する必要があるので、インタ
フェース２０は、Ｈレベルのデバッグ起動信号ＤＢＧＳ
に応じてタイミングＴ６でＬレベルからＨレベルに切換
わるイネーブル信号ＥＮをマルチプレクサ１１へ出力す
るとともに、タイミングＴ７以降、プロセッサ１０へク
ロックを供給する間欠クロックＧＣＬＫをフリップフロ
ップ１２へ出力する。
【０１２７】これにより、プロセッサ１０は、メモリ５
０（または外部メモリ１４０）へのデータの書込／読出
が許可されるタイミングＴ９よりも前のタイミングＴ８
からデバッグを行なうことができる。
【０１２８】図８を参照して、メモリ５０（または外部
メモリ１４０）へのデータ等の書込／読出を開始する場
合において、メモリインタフェース４０（またはインタ
フェース８０）によってメモリ５０（または外部メモリ
１４０）へのデータの書込／読出が許可される前に、割
込みが要求された場合の動作について説明する。なお、
図８においては、メモリ５０（または外部メモリ１４
０）へのデータの書込／読出はタイミングＴ１で要求さ
れ、メモリ５０（または外部メモリ１４０）へのデータ
の書込／読出はタイミングＴ９で許可されるものとす
る。
【０１２９】図６を参照して説明したように、インタフ
ェース２０は、タイミングＴ１でＬレベルからＨレベル
に切換わるトランザクション信号ＴＲＳＫをシステムバ
ス１２０を介してメモリインタフェース４０（またはイ
ンタフェース８０）へ出力した後、タイミングＴ１０で
ＬレベルからＨレベルに切換わる割込信号ＤＳＴＳを割
込みコントローラ９０から受ける。
【０１３０】そうすると、活性化信号生成回路２２のＯ
Ｒゲート２２２は、バス使用許可信号ＢＳＡＷ、バスウ
エイト信号ＢＳＷＴ、デバッグ起動信号ＤＢＧＳ、割込
信号ＤＳＴＳおよび反転信号／ＲＳＴの論理和を演算
し、タイミングＴ２でＨレベルからＬレベルに切換わ
り、タイミングＴ１０でＬレベルからＨレベルに切換わ
るイネーブル信号ＥＮをラッチ回路２４およびプロセッ
サ１０のマルチプレクサ１１へ出力する。
【０１３１】ラッチ回路２４は、イネーブル信号ＥＮを
クロックＣＬＫの半周期分だけラッチし、ラッチ信号Ｅ
ＮＬＴＨをＡＮＤゲート２５へ出力する。ＡＮＤゲート
２５は、ラッチ信号ＥＮＬＴＨとクロックＣＬＫとの論
理積を演算し、タイミングＴ３からタイミングＴ１１ま
での期間に対応するクロック成分を削除した間欠クロッ
クＧＣＬＫをプロセッサ１０のフリップフロップ１２へ
出力する。
【０１３２】このように、割込要求が入力されたとき、
プロセッサ１０が動作する必要があるので、インタフェ
ース２０は、Ｈレベルの割込信号ＤＳＴＳに応じてタイ
ミングＴ１０でＬレベルからＨレベルに切換わるイネー
ブル信号ＥＮをマルチプレクサ１１へ出力するととも
に、タイミングＴ１１以降、プロセッサ１０へクロック
を供給する間欠クロックＧＣＬＫをフリップフロップ１
２へ出力する。
【０１３３】これにより、プロセッサ１０は、メモリ５
０（または外部メモリ１４０）へのデータの書込／読出
が許可されるタイミングＴ９よりも前のタイミングＴ１
２から割込要求に応じた動作を行なうことができる。
【０１３４】なお、インタフェース２０においては、ク
ロック制御レジスタ２１を用いて、プロセッサ１０への
クロックの供給を強制的に停止させることも可能であ
る。この場合、クロック制御レジスタ２１は、半導体装
置１００の外部から停止信号ＳＴＰを受け、その受けた
停止信号ＳＴＰに応じて活性化信号生成回路２２および
インタフェース回路２３へのクロックＣＬＫの供給を停
止する。そうすると、活性化信号生成回路２２におい
て、ＯＲゲート２２２は、駆動されず、イネーブル信号
ＥＮがマルチプレクサ１１およびラッチ回路２４へ出力
されない。その結果、プロセッサ１０へのクロックの供
給が停止される。
【０１３５】このように、半導体装置１００において
は、外部からの信号によってプロセッサ１０へのクロッ
クの供給を強制的に停止することも可能である。
【０１３６】実施の形態１によれば、半導体装置は、プ
ロセッサが非動作状態にある期間、プロセッサへのクロ
ックの供給を停止するクロック供給回路を備えるので、
半導体装置における消費電力を減少することができる。
【０１３７】また、半導体装置は、プロセッサが非動作
状態にある期間に対応したクロック成分を削除した間欠
クロックをクロックに同期して生成し、その生成した間
欠クロックをプロセッサへ出力するクロック供給回路を
備えるので、プロセッサへのクロックの供給をクロック
単位で制御できる。
【０１３８】［実施の形態２］図９を参照して、実施の
形態２による半導体装置１００Ａは、半導体装置１００
のインタフェース２０をインタフェース２０Ａに代えた
ものであり、その他は半導体装置１００と同じである。
【０１３９】図１０を参照して、インタフェース２０Ａ
は、インタフェース２０からクロック制御レジスタ２１
を削除したものであり、その他はインタフェース２０と
同じである。
【０１４０】インタフェース２０Ａは、図５〜図８を参
照して説明した動作に従って、プロセッサ１０が非動作
状態にある期間、プロセッサ１０へのクロックの供給を
停止する。そして、インタフェース２０Ａは、インタフ
ェース２０に比べ、クロック制御レジスタ２１を搭載し
ていないので、半導体装置１００Ａは、半導体装置１０
０に比べ消費電力をさらに低減できる。
【０１４１】その他は、実施の形態１と同じである。実
施の形態２によれば、半導体装置は、プロセッサが非動
作状態にある期間、プロセッサへのクロックの供給を停
止するクロック供給回路を備えるとともに、クロックの
供給をソフトウエアによって制御するクロック制御レジ
スタを備えないので、半導体装置における消費電力をさ
らに低減できる。
【０１４２】［実施の形態３］図１１を参照して、実施
の形態３による半導体装置１００Ｂは、半導体装置１０
０Ａのインタフェース２０Ａをインタフェース２０Ｂに
代えたものであり、その他は半導体装置１００Ａと同じ
である。
【０１４３】図１２を参照して、インタフェース２０Ｂ
は、インタフェース２０Ａの活性化信号生成回路２２を
活性化信号生成回路２２Ａに代えたものであり、その他
はインタフェース２０Ａと同じである。
【０１４４】活性化信号生成回路２２Ａは、活性化信号
生成回路２２と同じようにインバータ２２１とＯＲゲー
ト２２２とから成るが（図４参照）、生成したイネーブ
ル信号ＥＮをプロセッサ１０のマルチプレクサ１１へ出
力しない点が活性化信号生成回路２２と異なる。したが
って、インタフェース２０Ｂは、図５〜図８を参照して
説明した動作に従ってインタフェース２０，２０Ａと同
じように間欠クロックＧＣＬＫを生成し、その生成した
間欠クロックＧＣＬＫをプロセッサ１０のフリップフロ
ップ１２へ出力する。
【０１４５】また、マルチプレクサ１１は、フリップフ
ロップ１２からの出力データＤＡ−ＯＵＴを受けず、イ
ンタフェース回路２３からの入力データＤＡ−ＩＮのみ
を受ける。したがって、マルチプレクサ１１は、入力デ
ータＤＡ−ＩＮが入力されると、その入力データＤＡ−
ＩＮをフリップフロップ１２へ出力し、フリップフロッ
プ１２は、インタフェース２０Ｂからの間欠クロックＧ
ＣＬＫに同期して、入力データＤＡ−ＩＮをラッチして
出力データＤＡ−ＯＵＴを出力する。
【０１４６】実施の形態１，２に示すプロセッサ１０に
おいては、インタフェース２０，２０Ａからのイネーブ
ル信号ＥＮおよび間欠クロックＧＣＬＫによってデータ
の更新が制御されていたが、実施の形態３におけるプロ
セッサ１０では、間欠クロックＧＣＬＫのみによってデ
ータの更新が制御される。つまり、実施の形態３におい
ては、フリップフロップ１２は、常に入力データＤＡ−
ＩＮが入力され、フリップフロップ１２は、間欠クロッ
クＧＣＬＫのうち、クロック成分が存在する期間のみ入
力データＤＡ−ＩＮをラッチして出力データＤＡ−ＯＵ
Ｔを出力する。したがって、実施の形態３においては、
マルチプレクサ１１およびフリップフロップ１２は、ク
ロック成分が連続している期間のみデータを更新でき
る。
【０１４７】その他は、実施の形態１と同じである。実
施の形態３によれば、半導体装置は、プロセッサが非動
作状態にある期間、プロセッサへのクロックの供給を停
止するクロック供給回路を備えるとともに、プロセッサ
における入力データと出力データとを選択するための選
択信号をプロセッサへ出力しないので、半導体装置にお
ける消費電力をさらに低減できる。
【０１４８】［実施の形態４］図１３を参照して、実施
の形態４による半導体装置２００は、半導体装置２１０
と半導体装置２２０とを備える。半導体装置２１０は、
プロセッサ１０と、インタフェース２０とを含む。半導
体装置２２０は、ＰＬＬ回路３０と、メモリインタフェ
ース４０と、メモリ５０と、デコーダ６０と、アービタ
７０と、インタフェース８０と、割込みコントローラ９
０と、デバッグインタフェース１１０と、システムバス
１２０とを含む。
【０１４９】プロセッサ１０、インタフェース２０，８
０、ＰＬＬ回路３０、メモリインタフェース４０、メモ
リ５０、デコーダ６０、アービタ７０、割込みコントロ
ーラ９０、デバッグインタフェース１１０、デバッガ１
３０、および外部メモリ１４０については、上述したと
おりである。
【０１５０】半導体装置２００は、２つの半導体装置２
１０，２２０から構成され、半導体装置２１０は、デー
タ処理を行なうプロセッサ１０と、プロセッサ１０とシ
ステムバス１２０との間のデータ等のやり取りを制御す
るインタフェース２０とを含む。
【０１５１】一方、半導体装置２２０は、データを記憶
するメモリ５０、メモリ５０へのアクセスを制御するメ
モリインタフェース４０、外部メモリ１４０へのアクセ
スを制御するインタフェース８０等のプロセッサ１０に
おけるデータ処理に必要なデータや信号を入出力する素
子から成る。
【０１５２】したがって、半導体装置２００は、主制御
回路を搭載した半導体装置２１０と、従制御回路を搭載
した半導体装置２２０とから構成される。
【０１５３】半導体装置２００におけるプロセッサ１０
へのクロックの供給を停止する動作は、半導体装置１０
０の場合と同じである。
【０１５４】半導体装置２００においては、半導体装置
２１０のインタフェース２０をインタフェース２０Ａ，
２０Ｂのいずれかに代えてもよい。その場合、半導体装
置２００におけるプロセッサ１０へのクロックの供給を
停止する動作は、それぞれ、半導体装置１００Ａ，１０
０Ｂの場合と同じである。
【０１５５】実施の形態４においては、データ処理を行
なうプロセッサ１０と、プロセッサ１０へのクロックの
供給を制御するインタフェース２０とを含む半導体装置
２１０と、従制御回路を搭載する半導体装置２２０とを
組合わせることによって、プロセッサ１０が非動作状態
にある期間、プロセッサ１０へのクロックの供給を停止
して消費電力が少ない半導体装置を実現できる。
【０１５６】その他は、実施の形態１〜３と同じであ
る。実施の形態４によれば、半導体装置は、データ処理
を行なうプロセッサおよびプロセッサへのクロックの供
給を制御するインタフェースが１つの半導体基板上に作
製された半導体装置を備えるので、プロセッサ等を搭載
した半導体装置を各種の機能を有する半導体装置と組合
わせることによって、種々の半導体装置において消費電
力を低減できる。
【０１５７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【図面の簡単な説明】
【図１】 実施の形態１による半導体装置の概略ブロッ
ク図である。
【図２】 図１に示すシステムバスとインタフェースと
の間、およびインタフェースとプロセッサとの間におい
てやり取りされる信号等を説明するための図である。
【図３】 図２に示すインタフェースおよびプロセッサ
の概略ブロック図である。
【図４】 図３に示す活性化信号生成回路の回路図であ
る。
【図５】 図１に示すインタフェースとプロセッサの動
作を説明するための信号のタイミングチャートである。
【図６】 図１に示すインタフェースとプロセッサの動
作を説明するための信号の他のタイミングチャートであ
る。
【図７】 図１に示すインタフェースとプロセッサの動
作を説明するための信号のさらに他のタイミングチャー
トである。
【図８】 図１に示すインタフェースとプロセッサの動
作を説明するための信号のまたさらに他のタイミングチ
ャートである。
【図９】 実施の形態２による半導体装置の概略ブロッ
ク図である。
【図１０】 図９に示すインタフェースおよびプロセッ
サの概略ブロック図である。
【図１１】 実施の形態３による半導体装置の概略ブロ
ック図である。
【図１２】 図１１に示すインタフェースおよびプロセ
ッサの概略ブロック図である。
【図１３】 実施の形態４による半導体装置の概略ブロ
ック図である。
【図１４】 従来の半導体装置の概略ブロック図であ
る。
【符号の説明】
１０，３１０ プロセッサ、１１ マルチプレクサ、１
２ フリップフロップ、２０，２０Ａ，２０Ｂ，８０，
３２０ インタフェース、２１，３２１ クロック制御
レジスタ、２２，２２Ａ 活性化信号生成回路、２３
インタフェース回路、２４ ラッチ回路、２５ ＡＮＤ
ゲート、３０，３３０ ＰＬＬ回路、４０ メモリイン
タフェース、５０ メモリ、６０ デコーダ、７０，３
５０ アービタ、９０ 割込みコントローラ、１００，
１００Ａ，１００Ｂ，２００，２１０，２２０，３００
半導体装置、１１０ デバッグインタフェース、１２
０，３４０ システムバス、１３０ デバッガ、１４０
外部メモリ、２２１ インバータ、２２２ ＯＲゲー
ト。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 クロックに同期してデータ処理を行なう
    半導体装置であって、 データを伝送するシステムバスと、 前記システムバスを介して入力されたデータを記憶し、
    データの読出要求に応じて前記システムバスにデータを
    出力するメモリを含むスレーブ部と、 動作命令に応じてデータを前記メモリから前記システム
    バスを介して読出し、前記クロックに同期して前記デー
    タ処理を行なう演算処理回路と、 前記システムバスと前記演算処理回路との間で信号およ
    びデータのやり取りを制御するインタフェース回路と、 前記クロックを発生するクロック発生回路と、 前記クロック発生回路からの前記クロックを前記演算処
    理回路へ供給するクロック供給回路とを備え、 前記クロック供給回路は、前記演算処理回路が前記シス
    テムバスへのアクセスを待つ状態に入ったと前記インタ
    フェース回路が判定したとき、前記演算処理回路への前
    記クロックの供給をクロック単位で停止する、半導体装
    置。
  2. 【請求項２】 前記クロック供給回路は、前記アクセス
    を待つ状態に入っている期間に対応したクロック成分を
    前記クロックから削除して間欠クロックを生成し、その
    生成した間欠クロックを前記演算処理回路へ供給する、
    請求項１に記載の半導体装置。
  3. 【請求項３】 前記クロック供給回路は、前記インタフ
    ェース回路が前記スレーブ部への要求信号を前記システ
    ムバスを介して出力する第１のタイミングから前記要求
    信号に対する許可信号を前記システムバスを介して前記
    スレーブ部から受信する第２のタイミングまでの期間に
    相当するクロック成分を前記クロックから削除して前記
    間欠クロックを生成する、請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記スレーブ部は、前記インタフェース
    回路が出力した前記システムバスの使用要求信号を前記
    システムバスを介して受けると、前記システムバスの使
    用可否を判断し、前記システムバスが使用可能であると
    き前記システムバスの使用許可信号を出力するアービタ
    をさらに含み、 前記クロック供給回路は、前記インタフェース回路が前
    記使用要求信号を前記システムバスを介して前記アービ
    タへ出力する前記第１のタイミングから前記使用許可信
    号を前記アービタから前記システムバスを介して受信す
    る前記第２のタイミングまでの期間に相当するクロック
    成分を前記クロックから削除して前記間欠クロックを生
    成する、請求項３に記載の半導体装置。
  5. 【請求項５】 前記スレーブ部は、前記システムバスと
    前記メモリとの間で信号およびデータのやり取りを制御
    するメモリインタフェースをさらに含み、 前記クロック供給回路は、前記インタフェース回路が前
    記メモリへのデータのリード／ライトを要求する信号を
    前記システムバスを介して前記メモリインタフェースへ
    出力する前記第１のタイミングから、前記メモリへのア
    クセスを許可するアクセス許可信号を前記メモリインタ
    フェースから前記システムバスを介して受信する前記第
    ２のタイミングまでの期間に相当するクロック成分を前
    記クロックから削除して前記間欠クロックを生成する、
    請求項３に記載の半導体装置。
  6. 【請求項６】 前記スレーブ部は、外部からの割込信号
    を受け、その受けた割込信号を前記インタフェース回路
    および前記クロック供給回路へ出力する割込コントロー
    ラをさらに含み、 前記クロック供給回路は、前記第１のタイミングと前記
    第２のタイミングとの間の第３のタイミングで前記割込
    信号を受けると、前記第１のタイミングから前記第３の
    タイミングまでの期間に相当するクロック成分を前記ク
    ロックから削除して前記間欠クロックを生成する、請求
    項３に記載の半導体装置。
  7. 【請求項７】 前記スレーブ部は、デバッグを起動する
    デバッグ起動信号を外部から受け、前記デバッグ起動信
    号を前記インタフェース回路および前記クロック供給回
    路へ出力するデバッグインタフェースをさらに含み、 前記クロック供給回路は、前記第１のタイミングと前記
    第２のタイミングとの間の第３のタイミングで前記デバ
    ッグ起動信号を受けると、前記第１のタイミングから前
    記第３のタイミングまでの期間に相当するクロック成分
    を前記クロックから削除して前記間欠クロックを生成す
    る、請求項３に記載の半導体装置。
  8. 【請求項８】 前記演算処理回路においてデータを更新
    する際のデータ選択に用いる選択信号を前記スレーブ部
    からの前記許可信号に基づいて生成し、その生成した選
    択信号を前記演算処理回路へ出力する選択信号生成回路
    をさらに備え、 前記クロック供給回路は、前記選択信号と前記クロック
    との論理積を演算して前記間欠クロックを生成する、請
    求項３に記載の半導体装置。
  9. 【請求項９】 前記クロック発生回路から前記クロック
    供給回路への前記クロックの供給を制御するクロック制
    御レジスタをさらに備え、 前記クロック制御レジスタは、前記クロックの停止要求
    に応じて前記クロック供給回路への前記クロックの供給
    を停止する、請求項３に記載の半導体装置。
  10. 【請求項１０】 クロックに同期してデータ処理を行な
    う半導体装置であって、 第１の半導体装置と、 第２の半導体装置とを備え、 前記第１の半導体装置は、 データを伝送するシステムバスと、 前記システムバスを介して入力されたデータを記憶し、
    データの読出要求に応じて前記システムバスにデータを
    出力するメモリを含むスレーブ部と、 前記クロックを発生するクロック発生回路とを含み、 前記第２の半導体装置は、 動作命令に応じてデータを前記メモリから前記システム
    バスを介して読出し、前記クロックに同期して前記デー
    タ処理を行なう演算処理回路と、 前記システムバスと前記演算処理回路との間で信号およ
    びデータのやり取りを制御するインタフェース回路と、 前記クロック発生回路からの前記クロックを前記演算処
    理回路へ供給するクロック供給回路とを含み、 前記クロック供給回路は、前記演算処理回路が前記シス
    テムバスへのアクセスを待つ状態に入ったと前記インタ
    フェース回路が判定したとき、前記演算処理回路への前
    記クロックの供給をクロック単位で停止する、半導体装
    置。
  11. 【請求項１１】 前記クロック供給回路は、前記アクセ
    スを待つ状態に入っている期間に対応したクロック成分
    を前記クロックから削除して間欠クロックを生成し、そ
    の生成した間欠クロックを前記演算処理回路へ供給す
    る、請求項１０に記載の半導体装置。
  12. 【請求項１２】 前記クロック供給回路は、前記インタ
    フェース回路が前記スレーブ部への要求信号を前記シス
    テムバスを介して出力する第１のタイミングから前記要
    求信号に対する許可信号を前記システムバスを介して前
    記スレーブ部から受信する第２のタイミングまでの期間
    に相当するクロック成分を前記クロックから削除して前
    記間欠クロックを生成する、請求項１１に記載の半導体
    装置。
  13. 【請求項１３】 前記スレーブ部は、前記インタフェー
    ス回路が出力した前記システムバスの使用要求信号を前
    記システムバスを介して受けると、前記システムバスの
    使用可否を判断し、前記システムバスが使用可能である
    とき前記システムバスの使用許可信号を出力するアービ
    タをさらに含み、 前記クロック供給回路は、前記インタフェース回路が前
    記使用要求信号を前記システムバスを介して前記アービ
    タへ出力する前記第１のタイミングから前記使用許可信
    号を前記アービタから前記システムバスを介して受信す
    る前記第２のタイミングまでの期間に相当するクロック
    成分を前記クロックから削除して前記間欠クロックを生
    成する、請求項１２に記載の半導体装置。
  14. 【請求項１４】 前記スレーブ部は、前記システムバス
    と前記メモリとの間で信号およびデータのやり取りを制
    御するメモリインタフェースをさらに含み、前記クロッ
    ク供給回路は、前記インタフェース回路が前記メモリへ
    のデータのリード／ライトを要求する信号を前記システ
    ムバスを介して前記メモリインタフェースへ出力する前
    記第１のタイミングから、前記メモリへのアクセスを許
    可するアクセス許可信号を前記メモリインタフェースか
    ら前記システムバスを介して受信する前記第２のタイミ
    ングまでの期間に相当するクロック成分を前記クロック
    から削除して前記間欠クロックを生成する、請求項１２
    に記載の半導体装置。
  15. 【請求項１５】 前記スレーブ部は、外部からの割込信
    号を受け、その受けた割込信号を前記インタフェース回
    路および前記クロック供給回路へ出力する割込コントロ
    ーラをさらに含み、 前記クロック供給回路は、前記第１のタイミングと前記
    第２のタイミングとの間の第３のタイミングで前記割込
    信号を受けると、前記第１のタイミングから前記第３の
    タイミングまでの期間に相当するクロック成分を前記ク
    ロックから削除して前記間欠クロックを生成する、請求
    項１２に記載の半導体装置。
  16. 【請求項１６】 前記スレーブ部は、デバッグを起動す
    るデバッグ起動信号を外部から受け、前記デバッグ起動
    信号を前記インタフェース回路および前記クロック供給
    回路へ出力するデバッグインタフェースをさらに含み、 前記クロック供給回路は、前記第１のタイミングと前記
    第２のタイミングとの間の第３のタイミングで前記デバ
    ッグ起動信号を受けると、前記第１のタイミングから前
    記第３のタイミングまでの期間に相当するクロック成分
    を前記クロックから削除して前記間欠クロックを生成す
    る、請求項１２に記載の半導体装置。
  17. 【請求項１７】 前記第２の半導体装置は、前記演算処
    理回路においてデータを更新する際のデータ選択に用い
    る選択信号を前記スレーブ部からの前記許可信号に基づ
    いて生成し、その生成した選択信号を前記演算処理回路
    へ出力する選択信号生成回路をさらに含み、 前記クロック供給回路は、前記選択信号と前記クロック
    との論理積を演算して前記間欠クロックを生成する、請
    求項１２に記載の半導体装置。
  18. 【請求項１８】 前記第２の半導体装置は、前記クロッ
    ク発生回路から前記クロック供給回路への前記クロック
    の供給を制御するクロック制御レジスタをさらに含み、 前記クロック制御レジスタは、前記クロックの停止要求
    に応じて前記クロック供給回路への前記クロックの供給
    を停止する、請求項１２に記載の半導体装置。
  19. 【請求項１９】 データを記憶するメモリと前記メモリ
    から出力されたデータを伝送するシステムバスとを含む
    スレーブ部のみから成る半導体チップと組合わせられ、
    クロックに同期してデータ処理を行なう半導体装置に用
    いられる半導体チップであって、 動作命令に応じてデータを前記メモリから前記システム
    バスを介して読出し、前記クロックに同期して前記デー
    タ処理を行なう演算処理回路と、 前記システムバスと前記演算処理回路との間で信号およ
    びデータのやり取りを制御するインタフェース回路と、 前記クロックを前記演算処理回路へ供給するクロック供
    給回路とを含み、 前記クロック供給回路は、前記演算処理回路が前記シス
    テムバスへのアクセスを待つ状態に入ったと前記インタ
    フェース回路が判定したとき、前記演算処理回路への前
    記クロックの供給をクロック単位で停止する、半導体チ
    ップ。
  20. 【請求項２０】 前記クロック供給回路は、前記アクセ
    スを待つ状態に入っている期間に対応したクロック成分
    を前記クロックから削除して間欠クロックを生成し、そ
    の生成した間欠クロックを前記演算処理回路へ供給す
    る、請求項１９に記載の半導体チップ。
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