TW480490B - Non-volatile memory - Google Patents
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Description
480490 經濟部智慧財產局員Χ-消費合作'il印製 A7 五、發明說明(]) [發明之背景] 本發明係關於非揮發性記憶體’特別是關於包含高電 介質電容器及MFS(金屬高電介質半導體,metal_ ferroelectric-semiconductor)場效電晶體、MFIS(金屬高電 介質絕緣半導體,metal-ferroelectric-insulatop semi con due tor)場效電晶體、或MFMIS(金屬高電介質絕緣 1半導體,metal-ferr〇electi*ic_insulatoi-semiconduct〇r)場效 電晶體之合成非揮發性記憶體。 [相關技術] 現在開發的高電介質記憶體可大致分成兩種系統。其 一是系統的記憶體,在此系統中可檢測高電介質電容器之 反相電荷量。該系統包含高電介質電容器及選擇電晶體。 另一疋系統之記憶體,在此系統中檢測由於高電介質 之自發極性的半導體的電阻中之電荷。其典型系統為 •MFSFET。該MFSFET具有MIS結構,使用高電介質作為 閘$絕緣膜。於此結構中,必須直接在半導體表面形成高 電介質層,使其不易在高電介質及半導體(高電介質/半導 體"面)之間控制介面。因此,不容易以該mfsfet製造良 :^憶體。所以,目前主要趨勢之記憶體結構是在高電介 貝/半導體介面形成緩衝層。於是,即可如第6圖等效電路 圖及第7圖剖面圖所示,提出一種mfmis結構之叩丁, 其中,在高電介質/半導體介面上,形成由金屬層(M)和絕 緣層⑴合成之緩衝層。該具有MEMIS結構之而,具有 •問極氧化膜5、洋置閘極6、高電介質膜7及控制閘極8, 1 311861 裝--------訂---------線 ί請先閱讀背面之注意事項再填寫本頁} 48〇49〇 五、發明說明(2 ) 彼等連續地堆積於形成在丰塞 X仕牛導體基質1之源極/汲極區域2 及3之間的通道區域上。 在此種結構中,當正雷蔽 (請先閱讀背面之注意事項再填寫本頁) 士 _ 電壓加於基質1上之控制閘極8 鬲電介質膜7產生反相夕拉 欠相之極化。即使中止對控制閘極 8施加電壓,由於高電介皙 貝膜7的殘餘極化,通道區域ch 上產生負電荷。此種狀態稱為狀態Π1,,。 ’、上述狀況相反’ *負電壓加至控制閘極8,則高電 介質膜8產生盥上沭挎c , 王/、上XL if形相反方向的反相極化。則即使在 加予控制閘極8之電壓中斷由认> Τ ^由於南電介質膜7之殘餘極 化’亦可在通道區域+ 故H產生正電荷。此種狀態稱為狀態 ”〇”。資訊”1”或”〇”可以此種方式寫入fet。 *由施加讀取電壓Vr至控制閑極8,即可執行寫入資訊 之讀取。讀取電壓w指定於狀態M,,之閾值^與狀態"〇,, 之閾值之間。檢出當讀取電壓Vr加至控制閘極8時, 有否汲極電流流動,即可決定寫入資訊為”丨"或"ο”。 ⑽T此種方式’ MFMIS結構之FET可以單一元件形成 單记憶胞,以便滿意的非破壞性讀取。 經濟部智慧財產局員工消費合作社印製 以往的高電介質記憶體,如第8圖等效電路圖及第9 圖2剖面圖所示,含選擇電晶體及高電介質電容器,可以 在皁—高電介質電容器中保持”0”及” i ”值之電荷。舉例來 說,由帛10圖磁滞特性可知,當所加電容器電壓通過江 點後成為負,(選擇電晶體Tsw為導通,負電壓加於位元線 BL ’而正電壓加至板極線pL),所加電壓恢復為零時,即 .寫入”〇"之儲存資訊。於此情況,在殘餘極化點[形成極化 ‘纸張尺度朝巾目國家標準(CNS)A4規格(21Q χ ) 311861 480490 A7 —_B7 五、發明說明(3 ) 值以窝入儲存資訊”〇”。在另一方面,當加予電容器之電 (為E,在經過ι點後,寫入儲存資訊π丨”,則所加電壓即 恢復為零。此時,在殘餘極化點乙形成極化值,俾以寫入 儲存資訊,,Γ,。 ^一當檢測出加至電容器之電壓時,可以流入位元線的電 荷量之方式來讀出數據。 。從高電介質電容器流入位元線之電荷,改變位元線之 電位。位元線由於位元線本身之存在,產生寄生位元線電 容Cb。當選擇電晶體導通,以選擇欲讀取之記憶體時,依 據儲存於各選擇記憶胞之資訊,電荷輪出至位元線。位2 線的全部電容量分割該電荷所得值,代表位元線上之杂
位。 I 在與預定參考電位相比較後,可讀出各位元線電 間的差值。 φί本發明概要] 經 齊 智 慧 时 消 費 『乍 ψ u 上述記憶體構造只有寫入或讀取二進制資訊。為了免 除該種不便,本發明之目的是要提供—種可以執行多位 (mUtllevel)資訊之寫入和讀取之記憶體構造。 為了達成上述目的,依據本發明,提供之非 憶體包含: 5己 具有堆積經過形成於半導體基質之源極/汲極區域之 aa (請先閱讀背面之注意事項再填寫本頁) 間表面的至少一個第】高電介質膜的閑極之高電介質 體;以及 , I有第1電極與第2電極及夾介於第1電極與第2雷 本紙張尺度適用中國國家標^(CNS)A4規'格(210 X 297公爱) 3 311861 A7
480490 五、發明說明(4 ) 極間之第2高電介質層之高雷 回電介質電容器。該第1電極連 接至源極/汲極區域之一,苴 ^ 質門產味笛”特徵在於,該閘極及半導體基 貝間產生第1電位差,使第j 姑,”欣 电 貝層之極性反相,而 第1及第2電極間產生第2電 便弟2尚電介質層之 極性反相,以執行多位準值資料之讀寫。 最好高電介f電晶體是贿^造之電晶胃,具有形 成經過们高電介質層之閑極,和在半導體基質表面上形 成於源極/汲極間之閘極絕緣膜。 高電介質電晶體最好是贿s構造之電晶體,具有浮 置閘極、第1高電介質層及堆積經過形成在半導體基質表 面上於源極/汲極間之閘極絕緣膜的控制閘極。 在上述構成中,將加予基質及閘極(字元線)例如控制 閘極間之電壓,與高電介質電晶體的閘極電位下。汲極電 流(通道電阻)之值之合成電壓,則可以报容易地做出多位 準值資料之讀寫。 最好,第1及第2高電介質層係以相同步驟形成之高 電介質層。 在該構成中,除了上述效果外,還可以报容易地製造 非揮發性,而得簡單構造及較大可靠性之非揮發性記憶 附說明當第1及第2而電介質層以相同步驟形成 時,含單一電晶體及單一電容器之記憶體,最好以ρΕτ或 SBT製造,而不是以STN製造。 另一方面,當第1及第2高電介質層以相同步驟形成 311861 ~ 裝--------訂---------AWI _ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 fv紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 緩 濟 邹 智 慧 財 產 費 合 作 钍 印 制 源極區域 閘極絕緣膜 基極閘 48〇49〇 五、發明說明(5 ) 時,含單-電晶體型態記憶體之記憶體記憶胞,最好 STN製造,而不是以PET或咖製造。單一電晶體型離 Γ憶體可採用包含第1及第2高電介質記憶體形成:閣 玉’及在第1及第2高電介質層之間的電極,使加至 電介質層之電壓可彼此獨立控制。 同 [圖式之簡單說明] 第1圖為依照本發明非揮發性記憶體之等效電路圖。 第2 A及2B圖為依照本發明非揮發性記憶體之實施圖 之圖示。 第3 4 5 6圖為依照本發明實施例非揮發性記憶體之磁滯 性圖。 ^ 第4A至4D圖為依照本發明實施例非揮發性記憶體 取時間圖。 幾 龜第5圖為依照本發明實施例非揮發性記憶體之讀出結 第6圖為習用非揮發性記憶體的等效電路圖。 第7A至7C圖為表示習用高電介質記憶體之構造圖。 第8圖為習用高電介質記憶體之等效電路圖。 第9圖為習用高電介質記憶體之構造圖示。 第10圖為習用高電介質記憶體之動作說明圖。 [元件符號說明] -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁} 1 , 2 η型矽基質 2 3 沒極區域 4 4 浮置問極 5 < 5 規格⑽χ 297公髮) 6 311861 經濟部智慧財產局員工消費合作社印製 五、發明說明(6 ) 6 ' 17高電介質層 16 第1電極 18BLm、PL板極線 20BLm 位元線 DIN22、DL 驅動線 WL 字元線 [實施例說明] 以下說明依據本發 18 19 > 20 CH P * 明實 A7 B7 控制閘極 第2電極 内層絕緣膜 通道 插梢 古 ^ 施例,使用PZT為電介質膜之 同〜:貝5己憶體。高電介質記憶體,如第1圖之等效電路 圖所不,包含具有高電介質層閘極之MFMIS電晶體TMF, 及高電介質電容器cF之單-記憶胞。該高電介f電容 1 具有第1電極連接至MFMIS電晶體Tmf的源極/汲極區域^ 其中之丨,並將另一高電介質層夾層於第1電極與第2電 極之間。 ^ 第2 A及2B圖為本發明高電介質記憶體單1記憶體之 nj面釔構視圖。如弟2A及2B圖所示,MFMIS電晶體(FET) 包含形成於η-型矽(Sl)基質丨之严型雜質區域之源極/汲極 區域;基極閘5G經過閘極絕緣膜4形成於源極/汲極區域 之間的通道區域表面上,該閘極絕緣膜4為具有i 厚 度之氧化矽膜;浮置閘極5,具有經過插梢(piug)p連接基 極閘5G形成的2-層構造,及含有100nm厚度的銥(iridium) 層及50ηπι厚度之氧化錶層,具有200ηπι厚度之 介質層6 ;及具有100nm厚度之ρζτ控制閘極7。上述元 •件連續地堆疊於通道區域。高電介質電容器包含具有2層 ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ' --- 6 311861 (請先閱讀背面之注意事項再填寫本頁) 裝 tx---------Aw. 480490 A7 五、發明說明(7 ) 結構,其一銥層連接源極/汲極區域2及3其中之一,並具 有1〇〇nm厚度的第1電極16 ; PZT高電介質層17,具有 200nm厚度;以及第2電極18具有2層結構,包含厚度 100nm之銥層及厚度5〇nm之氧化銥層。 第2電極18連接至板極線i8pLni,而源極/汲極區域 之一連接至位元線20BLm。 _控制閑極組構字線,而驅動線〜22連接到於基質表 面未顯示位置之N井,以使得驅動線Din22能夠控制基質 之電位。斤置閘極5形成與如高電介質電容器之第一電極 16相同之位準,俾使得其經由插梢連接到基極。參考 號碼1 9和2 0分別表示内層絕緣膜。 見在MFMIS結構之fet和高電介質電容器分別有 二種狀態(〇)和〇),而使得可獲得(〇,〇)、(0,1)、n,0)、 總共四種之組合狀態。 所同時’於寫入資# ’間極電塵施加到控制閘極脱和 基質DL。因為依照高電介質層之極化狀態而改變電晶體 t M ^ (¾ t 阻)乏 用來作為儲存資訊。没極電流能儲存於古‘4一 奴士 f 雨仔万复解質電容 益中。因此,可使用儲存之汲極電流而執行錯存資ς 2。於此方式’對於各FEMIS和高電介質電容’器:』之 "貝寫」,總共可執行四個值。 以下說明本發明非揮發性記憶體之動作。 第3圖為磁滯特性圖。 第4圖為讀取動作之時間圖 本紙a適用中國國家規格(2lo χ 297公爱 / 311861
--------------装--- (請先閱讀背面之注意事項再填寫本頁) 訂.. •線 480490 A7
五、發明說明(8 ) 經濟部智慧財產局員工消費合作社印製 電壓加至字元線WL使?£丁 FET。在此产带下 通’將(1)寫入 在此清形下,驅動線DL留在接地電位。 接下來,使板極線為,Ή(高電位)”及 位,以將(〇)寫進高電介質電容器。此日夺,寫^地電 後,將電壓vw。加於字元、線WL,使驅動線见成值阳其 以將”〇,,寫入FET。此時,寫入(〇,〇)值。 成间⑻ 另-方面,使板極線為接地電位,而位 電位’以將⑴寫入高電介質電容器。此時,即 丄) 值。於是,將電壓Vw。加於字元線WL,及使驅動線沉 成南(Η士)”,以將”〇”寫人FET。則此時,寫入值。 在讀取數據時,讀取電壓Vr加於字元線。此時,如果 FET為⑴則為導通,若順為⑼則為不導通。 、於是,板極線成為”高(H)”。如果位元線之電位的變化 為零,則決定FET為(〇)(在位元線之電位變化不是零,但 很少時’則將在以後另行說明)。 如果位元線之電位變化很大時,電容器定為(1)以讀取. (1,1)值。 如果位70線之電位變化很小,電容器即定為(〇)而讀出 (1,〇)值。 其次,使字元線為VW1(FET導通)。 如果位元線的電位變化很大,FET決定成(〇);而電容 解定成(1),於是讀出(Oj)值。 另一方面,如果位元線的電位變化很小,FET定為(1) ..或(0),而電容器定為(〇)。如此,只有在FET為(〇)及電容 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 8 311861 (請先閱讀背面之注意事項再填寫本頁) -丨裝 訂-丨 Φ 五、發明說明(9 為(0)時’才讀出(〇,〇)值。 才執行=數據時’因為是破壞性讀取,所以在讀取後, 電位。此時’由第4B圖可見’基質電位DL在接地 如第4C圖所示,當字 PT斗古石于兀琛在Vw〇及Vw!時,板極線 位 續預定時間。此時,依據字元線電位及板 •線…流動没極電流,及將位元線電位降低預定量。 :此種方式,如第5圖所示,可做4模式信號之讀取。 ^述例中,雖然係以PZT製成高電介質膜,必要時 亦可以其他材質製成。 ㈣㈣之ρζτ高電介f膜’可同樣使用於 M F ΜIS結構之fet万古骨人所 幕、FET及-電介質電容器。但是,亦可使用 '、 ;;,以製造具有不同特性之高電介質膜。 在第2實施例中,單一電晶體型之記憶胞既簡單又有 於率。非揮發性記憶體包含··包括堆疊經過在半導體基質 表面上形成於源極/汲極區域之間之第1高電介質層的^貝 極’其中該閘極包含夾層於該第】及該第2電極之間的第 1及第2電極和第2高電介質層;加至該第i及第2電極 之電壓可分別獨立控制;該閘極及該半導體基質之間產生 第1電位差,以使該第丨高電介質層之極性反轉;以及 在第1及第2電極之間產生第2電位差,以使該第2 高電介質層之極性反轉,而執行讀寫多位準值之數據。 如上所述,依照本發明提供可报容易地執行穩定讀取 …多位準值之非揮發性記憶體。 € 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 9 311861 請 先 閱 讀 背 面
I 訂 線
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 A8 Βδ cs D8 六、申請專利範圍 1 · 一種非揮發性記憶體,包含: 高電介質電晶體,包括至少堆疊經過形成在源極/ 沒極區域之間的半導體基質表面上的第玉高電介質層 的閘極;.以及 高電介質電容器’包括第1及第2電極及夾於該第 1及第2電極之間的第2高電介質層,該第】電極連接 至該源極/及極區域之其中之一,纟中該閘極及該半導 體基質之間產生第i電位差,以使該第!高電介質層之 極性反轉,而該第1及第2電極之間產生之第2電位 差,以使該第2高電介質層之極性反轉,俾以執行讀寫 多位準值之數據。 2·依據申請專利範圍第1項所述之非揮發性記憶體,其中 該高電介質電晶體為MFIS構造之電晶體,具有形成經 過第1高電介質層及在半導體基質表面上形成於源極/ 没極區域之間之閘極絕緣膜之閘極。 3.依據申請專利範圍第!項所述之非揮發性記憶體,其中 該高電介質電晶體為MFIS構造之電晶體,具有浮置閘 極、第1高電介質層及堆疊經過在半導體基質表面上形 成於源極/汲極區域之間之閘極絕緣膜的控制閘極。 4·依據申請專利範圍第3項所述之非揮發性記憶體,其中 該第1及第2高電介質層為以相同步驟形成之單一高電 介質層。 5.依據申請專利範圍第4項所述之非揮發性記憶體,其中 該第1及第2高電介質層為以PZT或SBT其中任一個 本紙張尺度適用中國國家標準(CNS〉A4規袼(210 X 297公爱) 311861 wf til m tmmi i i nt 1 mmmi » n n 11 n ?— I i'-、· I n n nt IK n n t (請先閱讀背面之注意事項再填寫本頁} 480490 經濟部智慧財產局員工消費合作社印製 A8 Βδ C8 D8 六、申請專利範圍 所製成。 6.依據申晴專利範圍第4項所述之非揮發性記憶體,其中 該第1電極為以銥及氧化銥2層構造膜製成。 7 ·依據申請專利範圍第4項所述之非揮發性記憶體,其中 該第2電極為以銥及氧化銥2層構造膜製成。 8. —種非揮發性記憶體,包含: 同電介質電晶體,包括堆疊經過在半導體基質表面 上形成於源極/汲極區域之間的第i高電介質層的閘 極; 其中,該閘極包含第}及第2電極,及夾層於該第 1及該第2電極之間的第2高電介質層, 加至該第1及第2電極之電壓可分別獨立控制, 該閘極與該半導體基質之間,產生第丨電位差,以 反轉該第1高電介質層之極性,以及 該第1及第2電極之間’產生第2電位差,以反轉 該第2高電介質詹之極性,俾以執行讀寫多位準值數 據。 9. 依據申請專利範圍第8項所述 $ 遂之非揮發性記憶體,其中 該第1及第2高雷介哲 电"質層由任何STN所製成。 1 0.依據申請專利範圍望s 一 s号列靶圍第8項所述之非揮發性記憶體,其中 該弟1電極係以銀及蒼 次氧化銥2層構造膜製成。 Π.依據申請專利範圍第8項 社 哨坏迷之非揮發性記憶體,其中 人電極係以銀及氧化銀2層構造膜製成。 裝--------訂----------線 (請先閱讀背面之注意事項再填寫本頁} 表紙張尺度適用中關家標準(CNS)Ag^2iG χ观公^· η 311861
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