JP4049519B2 - 強誘電体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタの特性を利用してデータを記憶する不揮発性の強誘電体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、電源オフする時までデータを維持する機能を持つ不揮発性メモリは、ヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電物質の使用を通じても実現されている。つまり、この不揮発性メモリは、メモリセルに強誘電物質を使うことにより、簡単な構造で具現化され、強誘電物質を用いて形成した強誘電体キャパシタの特性を利用して不揮発性が機能され、デジタルデータを記憶するように構成されている。
【０００３】
このような不揮発性メモリを用いて構成した強誘電体ラム（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は、簡単な構造で、上述のように不揮発性の特性を持ち、さらに高速かつ低電圧動作ができるため、強誘電体記憶装置として多くのメモリチップメーカーの関心が集まっている。
【０００４】
このＦｅＲＡＭの動作速度は強誘電体キャパシタの分極反転時間により決定され、強誘電体キャパシタの分極反転時間は、キャパシタの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常はｎｓ単位である。
【０００５】
以上のような従来の強誘電体記憶装置について、以下に説明する。
図７は従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図であり、強誘電体キャパシタのヒステリシスループを示している。縦軸は強誘電体の自発分極により強誘電体表面に誘起される電荷の量、すなわち分極量［Ｃ］を示し、横軸は強誘電体キャパシタに加わる電圧［Ｖ］を示す。
【０００６】
強誘電体キャパシタの端子間電圧が０で分極が全く発生していない状態の強誘電体に正の電圧をかけていくと、図７のＳからＡまで分極量が増加する。強誘電体は、ある電圧（電界）以上になると分極量は増加しない。つまり、Ａ点で分極量は最大値をとる。
【０００７】
この点での傾きを、（Ｃｓ＝ｄｑ／ｄＶ）と定義し、Ｃｓは平行平板容量成分を表す。このあと、強誘電体キャパシタの端子間電圧を０にしても分極量は０にならず、Ｈにとどまるようになる。このとき保有する分極電荷量をＰｒ［Ｃ］で表す。この性質を利用して不揮発性メモリを実現している。
【０００８】
図９は一般的な２Ｔ（２トランジスタ）２Ｃ（２キャパシタ）型のメモリセルを含んだ強誘電体記憶装置の構成を示す回路図である。図９において、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、９００、９０１は強誘電体キャパシタ、９０２、９０３は選択トランジスタ、９０４はビット線ＢＬ、ＸＢＬをＶＳＳレベルにプリチャージするトランジスタ、９０５はビット線ＢＬ、ＸＢＬの電位差を増幅するアンプ、９０６はビット線ＢＬ、ＸＢＬとデータ線ＤＬ、ＸＤＬを選択的に接続するトランジスタ、Ｃｂはビット線ＢＬ、ＸＢＬの寄生容量である。
【０００９】
以上のように構成された強誘電体記憶装置からのデータ読み出し動作について、図１０のタイミングチャートを用いて以下に説明する。
ＢＬＤＩＳを非活性化してビット線ＢＬ／ＸＢＬをフローティング状態とし、ワード線ＷＬを電源電圧ＶＤＤより高い電圧であるＶＰＰレベルとして活性化しメモリセルを選択し、ＣＰを活性化すると、強誘電体キャパシタには、ＶＤＤの電圧がかかる。メモリセル９００はＨｉデータ、メモリセル９０１はＬｏｗデータが記憶されていたとする。また、ビット線ＢＬ／ＸＢＬの電位Ｖｂｌ、Ｖｘｂｌ、ビット線ＢＬ／ＸＢＬの電位差Ｖｄｉｆは、近似的に以下のように示される。
【００１０】
【数１】
続いて、ＳＡＰを活性化するとともにＳＡＮを非活性化してセンスアンプを活性化し、ビット線電位を増幅する。ＹＳＷを活性化してデータ線ＤＬ／ＸＤＬにビット線ＢＬ／ＸＢＬの情報を転送する。次に、セルプレートを非活性化してメモリセル９０１のＨｉデータの再書き込みを行い、ＹＳＷを非活性化し、ＳＡＰを非活性化しＳＡＮを活性化しセンスアンプを非活性化し、ＢＬＤＩＳを活性化してビット線ＢＬ／ＸＢＬをＶＳＳレベルにプリチャージする。ビット線ＢＬ／ＸＢＬがＶＳＳにプリチャージされた後、ワード線ＷＬを非活性化すると読み出しサイクルが完了する。
【００１１】
式（１）では、Ｃｂが減少すればするほど読み出し電位は大きくなるという特性を示すが、実際は、自らの分極電荷量でフローティング状態にあるビット線電位が下がり、強誘電体キャパシタに十分な電圧がかからず、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【００１２】
また、強誘電体キャパシタの面積増加や強誘電体の薄膜化によって、２Ｐｒを増加させる場合、Ｃｓまで増加してしまい、前記と同様に強誘電体キャパシタにかかる電圧が減少し、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【００１３】
したがって、ビット線ＢＬ／ＸＢＬの読み出し電位差は、Ｃｂ／Ｃｓによってピーク値を持つという特性を示し、ビット線読み出し電位差とＣｂ／Ｃｓの関係は、図８のようになる。
【００１４】
また、強誘電体の分極電荷量２Ｐｒは強誘電体の劣化によって減少するという特性がある。このため、ビット線ＢＬ／ＸＢＬの読み出し電位が最大となるようにＣｂ／Ｃｓを設定したとしても、強誘電体の劣化によって２Ｐｒが減少し、ビット線ＢＬ／ＸＢＬへの読み出し電位差が減少し、読み出し誤作動を起こす可能性が高いという信頼性の面での課題がある。
【００１５】
【発明が解決しようとする課題】
上述のように従来の強誘電体記憶装置では、その読み出し動作において、確実にデータ読み出しするためには十分な読み出しマージンを確保する必要があり、そのために単純にキャパシタ面積を増大させても、その場合における書き込み時に強誘電体に蓄積した電荷量を、読み出し時にすべて取り出すことは困難であり、読み出しマージンの確保には限度が生じるという問題点を有していた。
【００１６】
また、ビット線読み出し電位差が最大となるようにＣｂ／Ｃｓを設定しても、強誘電体の劣化によって２Ｐｒが減少し、Ｃｂ／Ｃｓが最適値からずれてしまい、ビット線の読み出し電位差が著しく減少し、読み出しの誤作動を起こす可能性が高くなって、強誘電体メモリセルからの安定したデータ読み出しができなくなり、装置の信頼性が低下するという問題点も有していた。
【００１７】
本発明は、上記従来の問題点を解決するもので、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、また、強誘電体キャパシタのＣｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる強誘電体記憶装置を提供する。
【００１８】
【課題を解決するための手段】
上記の課題を解決するために本発明の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする。
【００１９】
この構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【００２０】
【発明の実施の形態】
本発明の請求項１に記載の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【００２１】
請求項２に記載の強誘電体記憶装置は、請求項１記載のワード線で強誘電体メモリセルの選択を行う以前に、ビット線を第二プリチャージトランジスタにより第二の電位にプリチャージし、しかるのちに前記ワード線で当該強誘電体メモリセルを選択し、その選択に基づいて前記第二の電位にプリチャージ状態としたビット線から当該強誘電体メモリセルに流れ込む電流を、増幅手段で増幅するよう構成する。
【００２２】
請求項３に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとした構成とする。
【００２３】
請求項４に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとし、そのミラー比が１でないように構成する。
【００２４】
請求項５に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとした構成とする。
【００２５】
請求項６に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、そのミラー比が１でないように構成する。
【００２６】
請求項７に記載の強誘電体記憶装置は、請求項３から請求項６のいずれかに記載の増幅手段からの増幅電流が供給されるサブビット線と、前記サブビット線の電流を増幅する第二アンプとを備えた構成とする。
【００２７】
請求項８に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、複数のビット線と選択的に接続するデータ線と、前記データ線の電位あるいは電流を増幅する第二アンプとを備え、前記カレントミラーアンプを構成するトランジスタのドレインを前記データ線に接続し、前記第二アンプを前記データ線単位に設けた構成とする。
【００２８】
請求項９に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧に接続されたＰＭＯＳトランジスタで構成する。
【００２９】
請求項１０に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧より高い第三の電位に接続されたＰＭＯＳトランジスタで構成する。
【００３０】
請求項１１に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位に接続されたＮＭＯＳトランジスタで構成する。
【００３１】
請求項１２に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位より低い第四の電位に接続されたＮＭＯＳトランジスタで構成する。
【００３２】
請求項１３に記載の強誘電体記憶装置は、請求項１から請求項１２のいずれかに記載のワード線により読み出しを行う強誘電体メモリセルおよびリファレンスを行う強誘電体メモリセルを選択し、選択された各メモリセルが接続されるビット線対を、それぞれ対応する第二プリチャージトランジスタで第二の電位にプリチャージし、前記第二プリチャージトランジスタ対に流れる電流差を増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【００３３】
請求項１４に記載の強誘電体記憶装置は、請求項１３記載のリファレンスを行う強誘電体メモリセルに常誘電体キャパシタを用いた構成とする。
請求項１５に記載の強誘電体記憶装置は、請求項１３記載のリファレンスを行う強誘電体メモリセルの誘電体キャパシタに、読み出しを行う強誘電体メモリセルの反転データを書き込むよう構成する。
【００３４】
以上の構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【００３５】
また、強誘電体キャパシタのビット線寄生容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現する。
【００３６】
以下、本発明の一実施の形態を示す強誘電体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の強誘電体記憶装置を説明する。
【００３７】
図１は本実施の形態１の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図１において、１００、１０１は２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、１０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、１０３、１０４はプリチャージトランジスタ、１０５、１０６はカレントミラー、ＳＢＬ、ＸＳＢＬはサブビット線、１０７はサブビット線ＳＢＬ、ＸＳＢＬをＶＳＳにプリチャージするトランジスタ、１０８はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二アンプ、１０９はビット線選択スイッチ、１１０はビット線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
【００３８】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図２は本実施の形態１の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００３９】
時間ｔ１のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージする（なお、ＶｔｐはＰＭＯＳトランジスタの閾値電圧である）。ビット線のプリチャージ後にＳＡＰＲ２を非活性化しカレントミラー１０５、１０６を活性化し、ＳＡＰＲＥを非活性化しサブビット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、ビット線の電圧（ＶＤＤ−Ｖｔｐ）がかかる。
【００４０】
１００はＨｉデータ、１０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ１０３には、メモリセル１００がＨｉデータであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００４１】
一方、プリチャージトランジスタ１０４には、メモリセル１０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー１０５、１０６には、ミラー比ｎ（ｎ＞０）に応じた電流が流れ、サブビット線の電位は、
【００４２】
【数２】
となり、サブビット線電位差は、
【００４３】
【数３】
となる。このとき、（Ｖｘｓｂ≦ＶＤＤ）となるように、Ｃｓｂ及びミラー比を決定する。
【００４４】
続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化し、プリチャージトランジスタ１０３、１０４とカレントミラー１０５、１０６を非活性化し、ＳＡＰを活性化しＳＡＮを非活性化することで、第二アンプ１０８を活性化させ、サブビット線電位を増幅する。セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線への再書き込みを行う。ＹＳＷを活性化しデータ線ＤＬ／ＸＤＬに読み出しデータを出力する。
【００４５】
なお、メモリセル１００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル１０１に対して、Ｌｏｗデータの再書き込みを行う。所望の期間データ線への出力が終わると、ＹＳＷを非活性化する。
【００４６】
次に、ＣＰを非活性化し再書き込みを終了させ、ＳＡＰを非活性化しＳＡＮを活性化して第二アンプを非活性化状態にし、ＳＡＰＲＥを活性化してＳＢＬ、ＸＳＢＬをＶＳＳレベルにプリチャージする。ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。ビット線がＶＳＳにプリチャージされた後、ＷＬを非活性化すると読み出しサイクルが完了する。
【００４７】
本実施の形態１では、プリチャージトランジスタ１０３、１０４とカレントミラー１０５、１０６をＶＤＤで駆動したため、強誘電体キャパシタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ電圧では、強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ１０３、１０４、カレントミラー１０５、１０６をＶＤＤより高い第三の電位で駆動し、強誘電体キャパシタに図７の（±Ｖａ）以上の電圧が加わるように第三の電位を設定すればよい。
（実施の形態２）
本発明の実施の形態２の強誘電体記憶装置を説明する。
【００４８】
図３は本実施の形態２の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図３において、３００、３０１は２Ｔ２Ｃ型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、３０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、３０３、３０４はプリチャージトランジスタ、３０５〜３１２は相補型カレントミラーアンプ、ＳＢＬ、ＸＳＢＬはサブビット線、３１３はサブビット線ＳＢＬ、ＸＳＢＬをプリチャージするトランジスタ、３１５はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二アンプ、３１６はビット線選択スイッチ、３１４はビット線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
【００４９】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図４は本実施の形態２の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００５０】
時間ｔ２のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージすると同時に、相補型カレントミラーアンプ３０５〜３１２が活性化される。ビット線のプリチャージ後、ＳＡＰＲＥを非活性化し（ＶＤＤ／２）レベルにプリチャージされていたサブビット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。
【００５１】
続いて、ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の電圧がかかる。
【００５２】
メモリセル３００はＨｉデータ、メモリセル３０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ３０３には、メモリセル３００に保持されていたデータがＨｉであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００５３】
一方、プリチャージトランジスタ３０４にはメモリセル３０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化された相補型カレントミラーアンプ３０５〜３１２にはミラー比ｎ（ｎ＞０）に応じた電流が流れ、サブビット線の電位は、
【００５４】
【数４】
となり、サブビット線電位差は、
【００５５】
【数５】
となる。
【００５６】
続いて、ＳＡＰＲを活性化しプリチャージトランジスタ３０３、３０４と相補型カレントミラーアンプ３０５〜３１２を非活性化し、ＳＡＰを活性化してＳＡＮを非活性化することで、第二アンプ３１５を活性化させ、サブビット線電位を増幅する。
【００５７】
セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線への再書き込みを行う。続いて、ＹＳＷを活性化しデータ線に読み出しデータを出力する。
【００５８】
なお、メモリセル１００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル３０１に対して、Ｌｏｗデータの再書き込みを行っている。所望の期間データ線への出力が終わると、ＹＳＷを非活性化する。
【００５９】
次に、ＣＰを非活性化し再書き込みを終了させ、ＳＡＰを非活性化しＳＡＮを活性化し第二アンプを非活性化状態にし、ＳＡＰＲＥを活性化してサブビット線を（ＶＤＤ／２）レベルにプリチャージする。
【００６０】
ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。ビット線がＶＳＳにプリチャージされた後、ＷＬを非活性化すると、読み出しサイクルが完了する。
【００６１】
本実施の形態２では、プリチャージトランジスタ３０３、３０４と相補型カレントミラーアンプ３０５〜３１２をＶＤＤで駆動したため、強誘電体キャパシタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ電圧では強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ３０３、３０４、相補型カレントミラーアンプ３０５、３１２をＶＤＤより高い第三の電位で駆動し、強誘電体キャパシタに図７の（±Ｖａ）以上の電圧が加わるように第三の電位を設定すればよい。
【００６２】
また、上前の例ではビット線のプリチャージ後にワード線でメモリセルの選択を行ったが、ビット線プリチャージよりも先にワード線でメモリセルの選択を行ってもかまわない。この場合、ビット線プリチャージからワード線選択までの動作マージンをとる必要がないので高速動作が可能となる。サブビット線への出力電位差Ｖｄｉｆは式（３）と同様である。
（実施の形態３）
本発明の実施の形態３の強誘電体記憶装置を説明する。
【００６３】
図５は本実施の形態３の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図５において、５００、５０１は２Ｔ２Ｃ型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、５０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、５０３、５０４はプリチャージトランジスタ、５０５、５０６はカレントミラーでありデータ線出力トランジスタ、ＤＬ、ＸＤＬはデータ線、５１０はデータ線ＤＬ、ＸＤＬをＶＳＳにプリチャージするトランジスタ、５１１はデータ線ＤＬ、ＸＤＬを増幅する第二アンプ、５０９はビット線書き込みトランジスタ、Ｃｂ、Ｃｄｌはそれぞれビット線ＢＬ、ＸＢＬ、データ線ＤＬ、ＸＤＬの寄生容量である。
【００６４】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図６は本実施の形態３の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００６５】
時間ｔ３のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージする。ビット線のプリチャージ後にＳＡＰＲ２を非活性化しカレントミラー５０５、５０６を活性化し、ＤＬＰＲＥを非活性化しデータ線ＤＬ／ＸＤＬをフローティング状態とする。
【００６６】
ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の電圧がかかる。
【００６７】
５００はＨｉデータ、５０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ５０３には、メモリセル１００がＨｉデータであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００６８】
一方、プリチャージトランジスタ５０４にはメモリセル５０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー５０５、５０６にはミラー比ｎ（ｎ＞０）に応じた電流が流れ、データ線の電位は、
【００６９】
【数６】
となり、データ線電位差は、
【００７０】
【数７】
となる。このとき、（Ｖｘｄｌ≦ＶＤＤ）となるように、Ｃｓｂ及びミラー比ｎを決定する。
【００７１】
続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化し、プリチャージトランジスタ５０３、５０４とカレントミラー５０５、５０６を非活性化し、ＭＡＰを活性化し、ＭＡＮを非活性化することで、第二アンプ５１１を活性化させ、データ線電位を増幅する。
【００７２】
セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線ＢＬ／ＸＢＬへの再書き込みを行う。なお、メモリセル５００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル５０１に対して、Ｌｏｗデータの再書き込みを行う。
【００７３】
次にＣＰを非活性化し再書き込みを終了させ、ＭＡＰを非活性化しＭＡＮを活性化し第二アンプを非活性化状態にし、ＤＬＰＲＥを活性化してデータ線ＤＬ／ＸＤＬをＶＳＳレベルにプリチャージする。ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。
【００７４】
ビット線ＢＬ／ＸＢＬがＶＳＳにプリチャージされた後、ＷＬを非活性化すると読み出しサイクルが完了する。
本実施の形態３では、データ線に読み出しを直接行うことができ、高速動作が可能であり、またセンスアンプをＰＭＯＳカレントミラーのみにできるため、小面積化が行える。
【００７５】
上述した３つの実施の形態では、ＰＭＯＳ入力相補型カレントミラーアンプおよびＰＭＯＳカレントミラーとしたが、第一の電位をＮＭＯＳのしきいち電圧よりも高い電位とし、ＰＭＯＳ入力の相補型カレントミラーアンプおよびＰＭＯＳカレントミラーの代わりに、ＮＭＯＳ入力の相補型カレントミラーアンプおよびＮＭＯＳカレントミラーを備え、ワード線でメモリセルを選択後、セルプレート線を活性化し、第二プリチャージトランジスタとＮＭＯＳ入力相補型カレントミラーアンプもしくはＮＭＯＳカレントミラーを活性化すれば、同様な読み出し動作が可能であることは言うまでもない。
【００７６】
また、上述した３つの実施の形態では、２Ｔ２Ｃ構成のメモリセルであったが、１Ｔ１Ｃの構成のメモリセルでありリファレンスセルが強誘電体であっても常誘電体であっても、同様の読み出し動作が可能であることは言うまでもない。
【００７７】
以上本発明の実施の形態を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において変更可能である。
【００７８】
【発明の効果】
以上のように本発明によれば、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させることができる。
【００７９】
そのため、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、装置の信頼性を向上することができる。
【００８０】
また、強誘電体キャパシタのビット線寄生容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現することができる。
【００８１】
そのため、強誘電体キャパシタのＣｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の強誘電体記憶装置の構成を示す回路図
【図２】同実施の形態１における読み出し動作を示すタイミングチャート
【図３】本発明の実施の形態２の強誘電体記憶装置の構成を示す回路図
【図４】同実施の形態２における読み出し動作を示すタイミングチャート
【図５】本発明の実施の形態３の強誘電体記憶装置の構成を示す回路図
【図６】同実施の形態３における読み出し動作を示すタイミングチャート
【図７】従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図
【図８】同従来例におけるビット線読み出し電位差とＣｂ／Ｃｓの関係説明図
【図９】同従来例の強誘電体記憶装置の構成を示す回路図
【図１０】同従来例における読み出し動作を示すタイミングチャート
【符号の説明】
１００、１０１ メモリセル
１０２、１０３、１０４ プリチャージトランジスタ
１０５、１０６ カレントミラー
１０８ 第二アンプ
３００、３０１ メモリセル
３０２、３０３、３０４ プリチャージトランジスタ
３０５、３０６ カレントミラー
３１５ 第二アンプ
５００、５０１ メモリセル
５０２、５０３、５０４ プリチャージトランジスタ
５０５、５０６ カレントミラー
５１１ 第二アンプ
ＢＬ、ＸＢＬ ビット線
ＣＰ セルプレート線
ＤＬ、ＸＤＬ データ線
ＳＢＬ、ＸＳＢＬ サブビット線
ＷＬ ワード線
【発明の属する技術分野】
本発明は、強誘電体キャパシタの特性を利用してデータを記憶する不揮発性の強誘電体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、電源オフする時までデータを維持する機能を持つ不揮発性メモリは、ヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電物質の使用を通じても実現されている。つまり、この不揮発性メモリは、メモリセルに強誘電物質を使うことにより、簡単な構造で具現化され、強誘電物質を用いて形成した強誘電体キャパシタの特性を利用して不揮発性が機能され、デジタルデータを記憶するように構成されている。
【０００３】
このような不揮発性メモリを用いて構成した強誘電体ラム（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は、簡単な構造で、上述のように不揮発性の特性を持ち、さらに高速かつ低電圧動作ができるため、強誘電体記憶装置として多くのメモリチップメーカーの関心が集まっている。
【０００４】
このＦｅＲＡＭの動作速度は強誘電体キャパシタの分極反転時間により決定され、強誘電体キャパシタの分極反転時間は、キャパシタの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常はｎｓ単位である。
【０００５】
以上のような従来の強誘電体記憶装置について、以下に説明する。
図７は従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図であり、強誘電体キャパシタのヒステリシスループを示している。縦軸は強誘電体の自発分極により強誘電体表面に誘起される電荷の量、すなわち分極量［Ｃ］を示し、横軸は強誘電体キャパシタに加わる電圧［Ｖ］を示す。
【０００６】
強誘電体キャパシタの端子間電圧が０で分極が全く発生していない状態の強誘電体に正の電圧をかけていくと、図７のＳからＡまで分極量が増加する。強誘電体は、ある電圧（電界）以上になると分極量は増加しない。つまり、Ａ点で分極量は最大値をとる。
【０００７】
この点での傾きを、（Ｃｓ＝ｄｑ／ｄＶ）と定義し、Ｃｓは平行平板容量成分を表す。このあと、強誘電体キャパシタの端子間電圧を０にしても分極量は０にならず、Ｈにとどまるようになる。このとき保有する分極電荷量をＰｒ［Ｃ］で表す。この性質を利用して不揮発性メモリを実現している。
【０００８】
図９は一般的な２Ｔ（２トランジスタ）２Ｃ（２キャパシタ）型のメモリセルを含んだ強誘電体記憶装置の構成を示す回路図である。図９において、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、９００、９０１は強誘電体キャパシタ、９０２、９０３は選択トランジスタ、９０４はビット線ＢＬ、ＸＢＬをＶＳＳレベルにプリチャージするトランジスタ、９０５はビット線ＢＬ、ＸＢＬの電位差を増幅するアンプ、９０６はビット線ＢＬ、ＸＢＬとデータ線ＤＬ、ＸＤＬを選択的に接続するトランジスタ、Ｃｂはビット線ＢＬ、ＸＢＬの寄生容量である。
【０００９】
以上のように構成された強誘電体記憶装置からのデータ読み出し動作について、図１０のタイミングチャートを用いて以下に説明する。
ＢＬＤＩＳを非活性化してビット線ＢＬ／ＸＢＬをフローティング状態とし、ワード線ＷＬを電源電圧ＶＤＤより高い電圧であるＶＰＰレベルとして活性化しメモリセルを選択し、ＣＰを活性化すると、強誘電体キャパシタには、ＶＤＤの電圧がかかる。メモリセル９００はＨｉデータ、メモリセル９０１はＬｏｗデータが記憶されていたとする。また、ビット線ＢＬ／ＸＢＬの電位Ｖｂｌ、Ｖｘｂｌ、ビット線ＢＬ／ＸＢＬの電位差Ｖｄｉｆは、近似的に以下のように示される。
【００１０】
【数１】
【００１１】
式（１）では、Ｃｂが減少すればするほど読み出し電位は大きくなるという特性を示すが、実際は、自らの分極電荷量でフローティング状態にあるビット線電位が下がり、強誘電体キャパシタに十分な電圧がかからず、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【００１２】
また、強誘電体キャパシタの面積増加や強誘電体の薄膜化によって、２Ｐｒを増加させる場合、Ｃｓまで増加してしまい、前記と同様に強誘電体キャパシタにかかる電圧が減少し、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【００１３】
したがって、ビット線ＢＬ／ＸＢＬの読み出し電位差は、Ｃｂ／Ｃｓによってピーク値を持つという特性を示し、ビット線読み出し電位差とＣｂ／Ｃｓの関係は、図８のようになる。
【００１４】
また、強誘電体の分極電荷量２Ｐｒは強誘電体の劣化によって減少するという特性がある。このため、ビット線ＢＬ／ＸＢＬの読み出し電位が最大となるようにＣｂ／Ｃｓを設定したとしても、強誘電体の劣化によって２Ｐｒが減少し、ビット線ＢＬ／ＸＢＬへの読み出し電位差が減少し、読み出し誤作動を起こす可能性が高いという信頼性の面での課題がある。
【００１５】
【発明が解決しようとする課題】
上述のように従来の強誘電体記憶装置では、その読み出し動作において、確実にデータ読み出しするためには十分な読み出しマージンを確保する必要があり、そのために単純にキャパシタ面積を増大させても、その場合における書き込み時に強誘電体に蓄積した電荷量を、読み出し時にすべて取り出すことは困難であり、読み出しマージンの確保には限度が生じるという問題点を有していた。
【００１６】
また、ビット線読み出し電位差が最大となるようにＣｂ／Ｃｓを設定しても、強誘電体の劣化によって２Ｐｒが減少し、Ｃｂ／Ｃｓが最適値からずれてしまい、ビット線の読み出し電位差が著しく減少し、読み出しの誤作動を起こす可能性が高くなって、強誘電体メモリセルからの安定したデータ読み出しができなくなり、装置の信頼性が低下するという問題点も有していた。
【００１７】
本発明は、上記従来の問題点を解決するもので、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、また、強誘電体キャパシタのＣｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる強誘電体記憶装置を提供する。
【００１８】
【課題を解決するための手段】
上記の課題を解決するために本発明の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする。
【００１９】
この構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【００２０】
【発明の実施の形態】
本発明の請求項１に記載の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【００２１】
請求項２に記載の強誘電体記憶装置は、請求項１記載のワード線で強誘電体メモリセルの選択を行う以前に、ビット線を第二プリチャージトランジスタにより第二の電位にプリチャージし、しかるのちに前記ワード線で当該強誘電体メモリセルを選択し、その選択に基づいて前記第二の電位にプリチャージ状態としたビット線から当該強誘電体メモリセルに流れ込む電流を、増幅手段で増幅するよう構成する。
【００２２】
請求項３に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとした構成とする。
【００２３】
請求項４に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとし、そのミラー比が１でないように構成する。
【００２４】
請求項５に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとした構成とする。
【００２５】
請求項６に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、そのミラー比が１でないように構成する。
【００２６】
請求項７に記載の強誘電体記憶装置は、請求項３から請求項６のいずれかに記載の増幅手段からの増幅電流が供給されるサブビット線と、前記サブビット線の電流を増幅する第二アンプとを備えた構成とする。
【００２７】
請求項８に記載の強誘電体記憶装置は、請求項１または請求項２記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、複数のビット線と選択的に接続するデータ線と、前記データ線の電位あるいは電流を増幅する第二アンプとを備え、前記カレントミラーアンプを構成するトランジスタのドレインを前記データ線に接続し、前記第二アンプを前記データ線単位に設けた構成とする。
【００２８】
請求項９に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧に接続されたＰＭＯＳトランジスタで構成する。
【００２９】
請求項１０に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧より高い第三の電位に接続されたＰＭＯＳトランジスタで構成する。
【００３０】
請求項１１に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位に接続されたＮＭＯＳトランジスタで構成する。
【００３１】
請求項１２に記載の強誘電体記憶装置は、請求項１から請求項８のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位より低い第四の電位に接続されたＮＭＯＳトランジスタで構成する。
【００３２】
請求項１３に記載の強誘電体記憶装置は、請求項１から請求項１２のいずれかに記載のワード線により読み出しを行う強誘電体メモリセルおよびリファレンスを行う強誘電体メモリセルを選択し、選択された各メモリセルが接続されるビット線対を、それぞれ対応する第二プリチャージトランジスタで第二の電位にプリチャージし、前記第二プリチャージトランジスタ対に流れる電流差を増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【００３３】
請求項１４に記載の強誘電体記憶装置は、請求項１３記載のリファレンスを行う強誘電体メモリセルに常誘電体キャパシタを用いた構成とする。
請求項１５に記載の強誘電体記憶装置は、請求項１３記載のリファレンスを行う強誘電体メモリセルの誘電体キャパシタに、読み出しを行う強誘電体メモリセルの反転データを書き込むよう構成する。
【００３４】
以上の構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【００３５】
また、強誘電体キャパシタのビット線寄生容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現する。
【００３６】
以下、本発明の一実施の形態を示す強誘電体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の強誘電体記憶装置を説明する。
【００３７】
図１は本実施の形態１の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図１において、１００、１０１は２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、１０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、１０３、１０４はプリチャージトランジスタ、１０５、１０６はカレントミラー、ＳＢＬ、ＸＳＢＬはサブビット線、１０７はサブビット線ＳＢＬ、ＸＳＢＬをＶＳＳにプリチャージするトランジスタ、１０８はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二アンプ、１０９はビット線選択スイッチ、１１０はビット線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
【００３８】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図２は本実施の形態１の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００３９】
時間ｔ１のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージする（なお、ＶｔｐはＰＭＯＳトランジスタの閾値電圧である）。ビット線のプリチャージ後にＳＡＰＲ２を非活性化しカレントミラー１０５、１０６を活性化し、ＳＡＰＲＥを非活性化しサブビット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、ビット線の電圧（ＶＤＤ−Ｖｔｐ）がかかる。
【００４０】
１００はＨｉデータ、１０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ１０３には、メモリセル１００がＨｉデータであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００４１】
一方、プリチャージトランジスタ１０４には、メモリセル１０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー１０５、１０６には、ミラー比ｎ（ｎ＞０）に応じた電流が流れ、サブビット線の電位は、
【００４２】
【数２】
【００４３】
【数３】
【００４４】
続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化し、プリチャージトランジスタ１０３、１０４とカレントミラー１０５、１０６を非活性化し、ＳＡＰを活性化しＳＡＮを非活性化することで、第二アンプ１０８を活性化させ、サブビット線電位を増幅する。セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線への再書き込みを行う。ＹＳＷを活性化しデータ線ＤＬ／ＸＤＬに読み出しデータを出力する。
【００４５】
なお、メモリセル１００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル１０１に対して、Ｌｏｗデータの再書き込みを行う。所望の期間データ線への出力が終わると、ＹＳＷを非活性化する。
【００４６】
次に、ＣＰを非活性化し再書き込みを終了させ、ＳＡＰを非活性化しＳＡＮを活性化して第二アンプを非活性化状態にし、ＳＡＰＲＥを活性化してＳＢＬ、ＸＳＢＬをＶＳＳレベルにプリチャージする。ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。ビット線がＶＳＳにプリチャージされた後、ＷＬを非活性化すると読み出しサイクルが完了する。
【００４７】
本実施の形態１では、プリチャージトランジスタ１０３、１０４とカレントミラー１０５、１０６をＶＤＤで駆動したため、強誘電体キャパシタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ電圧では、強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ１０３、１０４、カレントミラー１０５、１０６をＶＤＤより高い第三の電位で駆動し、強誘電体キャパシタに図７の（±Ｖａ）以上の電圧が加わるように第三の電位を設定すればよい。
（実施の形態２）
本発明の実施の形態２の強誘電体記憶装置を説明する。
【００４８】
図３は本実施の形態２の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図３において、３００、３０１は２Ｔ２Ｃ型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、３０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、３０３、３０４はプリチャージトランジスタ、３０５〜３１２は相補型カレントミラーアンプ、ＳＢＬ、ＸＳＢＬはサブビット線、３１３はサブビット線ＳＢＬ、ＸＳＢＬをプリチャージするトランジスタ、３１５はサブビット線ＳＢＬ、ＸＳＢＬを増幅する第二アンプ、３１６はビット線選択スイッチ、３１４はビット線書き込みトランジスタ、Ｃｂ、Ｃｓｂはそれぞれビット線ＢＬ、ＸＢＬ、サブビット線ＳＢＬ、ＸＳＢＬの寄生容量である。
【００４９】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図４は本実施の形態２の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００５０】
時間ｔ２のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージすると同時に、相補型カレントミラーアンプ３０５〜３１２が活性化される。ビット線のプリチャージ後、ＳＡＰＲＥを非活性化し（ＶＤＤ／２）レベルにプリチャージされていたサブビット線ＳＢＬ／ＸＳＢＬをフローティング状態とする。
【００５１】
続いて、ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の電圧がかかる。
【００５２】
メモリセル３００はＨｉデータ、メモリセル３０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ３０３には、メモリセル３００に保持されていたデータがＨｉであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００５３】
一方、プリチャージトランジスタ３０４にはメモリセル３０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化された相補型カレントミラーアンプ３０５〜３１２にはミラー比ｎ（ｎ＞０）に応じた電流が流れ、サブビット線の電位は、
【００５４】
【数４】
【００５５】
【数５】
【００５６】
続いて、ＳＡＰＲを活性化しプリチャージトランジスタ３０３、３０４と相補型カレントミラーアンプ３０５〜３１２を非活性化し、ＳＡＰを活性化してＳＡＮを非活性化することで、第二アンプ３１５を活性化させ、サブビット線電位を増幅する。
【００５７】
セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線への再書き込みを行う。続いて、ＹＳＷを活性化しデータ線に読み出しデータを出力する。
【００５８】
なお、メモリセル１００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル３０１に対して、Ｌｏｗデータの再書き込みを行っている。所望の期間データ線への出力が終わると、ＹＳＷを非活性化する。
【００５９】
次に、ＣＰを非活性化し再書き込みを終了させ、ＳＡＰを非活性化しＳＡＮを活性化し第二アンプを非活性化状態にし、ＳＡＰＲＥを活性化してサブビット線を（ＶＤＤ／２）レベルにプリチャージする。
【００６０】
ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。ビット線がＶＳＳにプリチャージされた後、ＷＬを非活性化すると、読み出しサイクルが完了する。
【００６１】
本実施の形態２では、プリチャージトランジスタ３０３、３０４と相補型カレントミラーアンプ３０５〜３１２をＶＤＤで駆動したため、強誘電体キャパシタに加わる電圧が（ＶＤＤ−Ｖｔｐ）となる。前記のプリチャージ電圧では強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ３０３、３０４、相補型カレントミラーアンプ３０５、３１２をＶＤＤより高い第三の電位で駆動し、強誘電体キャパシタに図７の（±Ｖａ）以上の電圧が加わるように第三の電位を設定すればよい。
【００６２】
また、上前の例ではビット線のプリチャージ後にワード線でメモリセルの選択を行ったが、ビット線プリチャージよりも先にワード線でメモリセルの選択を行ってもかまわない。この場合、ビット線プリチャージからワード線選択までの動作マージンをとる必要がないので高速動作が可能となる。サブビット線への出力電位差Ｖｄｉｆは式（３）と同様である。
（実施の形態３）
本発明の実施の形態３の強誘電体記憶装置を説明する。
【００６３】
図５は本実施の形態３の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図５において、５００、５０１は２Ｔ２Ｃ型のメモリセル、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、５０２はビット線ＢＬ、ＸＢＬをＶＳＳにプリチャージするトランジスタ、５０３、５０４はプリチャージトランジスタ、５０５、５０６はカレントミラーでありデータ線出力トランジスタ、ＤＬ、ＸＤＬはデータ線、５１０はデータ線ＤＬ、ＸＤＬをＶＳＳにプリチャージするトランジスタ、５１１はデータ線ＤＬ、ＸＤＬを増幅する第二アンプ、５０９はビット線書き込みトランジスタ、Ｃｂ、Ｃｄｌはそれぞれビット線ＢＬ、ＸＢＬ、データ線ＤＬ、ＸＤＬの寄生容量である。
【００６４】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図６は本実施の形態３の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【００６５】
時間ｔ３のタイミングでＢＬＤＩＳを非活性化しビット線ＢＬ／ＸＢＬをフローティング状態とし、ＳＡＰＲを非活性化しビット線を（ＶＤＤ−Ｖｔｐ）レベルにプリチャージする。ビット線のプリチャージ後にＳＡＰＲ２を非活性化しカレントミラー５０５、５０６を活性化し、ＤＬＰＲＥを非活性化しデータ線ＤＬ／ＸＤＬをフローティング状態とする。
【００６６】
ＷＬをＶＰＰレベルに活性化すると、メモリセルが選択される。このとき、ＣＰはＶＳＳレベルであり、強誘電体キャパシタには、（ＶＤＤ−Ｖｔｐ）の電圧がかかる。
【００６７】
５００はＨｉデータ、５０１はＬｏｗデータが記憶されていたとする。プリチャージトランジスタ５０３には、メモリセル１００がＨｉデータであるため、｛Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。
【００６８】
一方、プリチャージトランジスタ５０４にはメモリセル５０１が分極反転動作を起こすため、｛２Ｐｒ＋Ｃｓ＊（ＶＤＤ−Ｖｔｐ）｝の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー５０５、５０６にはミラー比ｎ（ｎ＞０）に応じた電流が流れ、データ線の電位は、
【００６９】
【数６】
【００７０】
【数７】
【００７１】
続いて、ＳＡＰＲ、ＳＡＰＲ２を活性化し、プリチャージトランジスタ５０３、５０４とカレントミラー５０５、５０６を非活性化し、ＭＡＰを活性化し、ＭＡＮを非活性化することで、第二アンプ５１１を活性化させ、データ線電位を増幅する。
【００７２】
セルプレート線ＣＰをＶＤＤレベルに活性化し、ＷＥＮをＶＰＰレベルに活性化することで、ビット線ＢＬ／ＸＢＬへの再書き込みを行う。なお、メモリセル５００のＨｉデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル５０１に対して、Ｌｏｗデータの再書き込みを行う。
【００７３】
次にＣＰを非活性化し再書き込みを終了させ、ＭＡＰを非活性化しＭＡＮを活性化し第二アンプを非活性化状態にし、ＤＬＰＲＥを活性化してデータ線ＤＬ／ＸＤＬをＶＳＳレベルにプリチャージする。ＷＥＮを非活性化し、ＢＬＤＩＳを活性化して、ビット線をＶＳＳレベルにプリチャージする。
【００７４】
ビット線ＢＬ／ＸＢＬがＶＳＳにプリチャージされた後、ＷＬを非活性化すると読み出しサイクルが完了する。
本実施の形態３では、データ線に読み出しを直接行うことができ、高速動作が可能であり、またセンスアンプをＰＭＯＳカレントミラーのみにできるため、小面積化が行える。
【００７５】
上述した３つの実施の形態では、ＰＭＯＳ入力相補型カレントミラーアンプおよびＰＭＯＳカレントミラーとしたが、第一の電位をＮＭＯＳのしきいち電圧よりも高い電位とし、ＰＭＯＳ入力の相補型カレントミラーアンプおよびＰＭＯＳカレントミラーの代わりに、ＮＭＯＳ入力の相補型カレントミラーアンプおよびＮＭＯＳカレントミラーを備え、ワード線でメモリセルを選択後、セルプレート線を活性化し、第二プリチャージトランジスタとＮＭＯＳ入力相補型カレントミラーアンプもしくはＮＭＯＳカレントミラーを活性化すれば、同様な読み出し動作が可能であることは言うまでもない。
【００７６】
また、上述した３つの実施の形態では、２Ｔ２Ｃ構成のメモリセルであったが、１Ｔ１Ｃの構成のメモリセルでありリファレンスセルが強誘電体であっても常誘電体であっても、同様の読み出し動作が可能であることは言うまでもない。
【００７７】
以上本発明の実施の形態を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において変更可能である。
【００７８】
【発明の効果】
以上のように本発明によれば、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分（Ｃｓ）に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させることができる。
【００７９】
そのため、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、装置の信頼性を向上することができる。
【００８０】
また、強誘電体キャパシタのビット線寄生容量成分（Ｃｂ）／Ｃｓに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現することができる。
【００８１】
そのため、強誘電体キャパシタのＣｂ／Ｃｓが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の強誘電体記憶装置の構成を示す回路図
【図２】同実施の形態１における読み出し動作を示すタイミングチャート
【図３】本発明の実施の形態２の強誘電体記憶装置の構成を示す回路図
【図４】同実施の形態２における読み出し動作を示すタイミングチャート
【図５】本発明の実施の形態３の強誘電体記憶装置の構成を示す回路図
【図６】同実施の形態３における読み出し動作を示すタイミングチャート
【図７】従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図
【図８】同従来例におけるビット線読み出し電位差とＣｂ／Ｃｓの関係説明図
【図９】同従来例の強誘電体記憶装置の構成を示す回路図
【図１０】同従来例における読み出し動作を示すタイミングチャート
【符号の説明】
１００、１０１ メモリセル
１０２、１０３、１０４ プリチャージトランジスタ
１０５、１０６ カレントミラー
１０８ 第二アンプ
３００、３０１ メモリセル
３０２、３０３、３０４ プリチャージトランジスタ
３０５、３０６ カレントミラー
３１５ 第二アンプ
５００、５０１ メモリセル
５０２、５０３、５０４ プリチャージトランジスタ
５０５、５０６ カレントミラー
５１１ 第二アンプ
ＢＬ、ＸＢＬ ビット線
ＣＰ セルプレート線
ＤＬ、ＸＤＬ データ線
ＳＢＬ、ＸＳＢＬ サブビット線
ＷＬ ワード線
Claims (15)
- 強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする強誘電体記憶装置。
- ワード線で強誘電体メモリセルの選択を行う以前に、ビット線を第二プリチャージトランジスタにより第二の電位にプリチャージし、しかるのちに前記ワード線で当該強誘電体メモリセルを選択し、その選択に基づいて前記第二の電位にプリチャージ状態としたビット線から当該強誘電体メモリセルに流れ込む電流を、増幅手段で増幅するよう構成したことを特徴とする請求項１記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとしたことを特徴とする請求項１または請求項２記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとし、そのミラー比が１でないように構成したことを特徴とする請求項１または請求項２記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとしたことを特徴とする請求項１または請求項２記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、そのミラー比が１でないように構成したことを特徴とする請求項１または請求項２記載の強誘電体記憶装置。
- 増幅手段からの増幅電流が供給されるサブビット線と、前記サブビット線の電流を増幅する第二アンプとを備えたことを特徴とする請求項３から請求項６のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、複数のビット線と選択的に接続するデータ線と、前記データ線の電位あるいは電流を増幅する第二アンプとを備え、前記カレントミラーアンプを構成するトランジスタのドレインを前記データ線に接続し、前記第二アンプを前記データ線単位に設けたことを特徴とする請求項１または請求項２記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧に接続されたＰＭＯＳトランジスタで構成したことを特徴とする請求項１から請求項８のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧より高い第三の電位に接続されたＰＭＯＳトランジスタで構成したことを特徴とする請求項１から請求項８のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位に接続されたＮＭＯＳトランジスタで構成したことを特徴とする請求項１から請求項８のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位より低い第四の電位に接続されたＮＭＯＳトランジスタで構成したことを特徴とする請求項１から請求項８のいずれかに記載の強誘電体記憶装置。
- ワード線により読み出しを行う強誘電体メモリセルおよびリファレンスを行う強誘電体メモリセルを選択し、選択された各メモリセルが接続されるビット線対を、それぞれ対応する第二プリチャージトランジスタで第二の電位にプリチャージし、前記第二プリチャージトランジスタ対に流れる電流差を増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする請求項１から請求項１２のいずれかに記載の強誘電体記憶装置。
- リファレンスを行う強誘電体メモリセルに常誘電体キャパシタを用いたことを特徴とする請求項１３記載の強誘電体記憶装置。
- リファレンスを行う強誘電体メモリセルの誘電体キャパシタに、読み出しを行う強誘電体メモリセルの反転データを書き込むよう構成したことを特徴とする請求項１３記載の強誘電体記憶装置。
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