JP4049519B2 - 強誘電体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体キャパシタの特性を利用してデータを記憶する不揮発性の強誘電体記憶装置に関するものである。
【0002】
【従来の技術】
近年、電源オフする時までデータを維持する機能を持つ不揮発性メモリは、ヒステリシス特性(hysteresis characteristics)を示すPZTのような強誘電物質の使用を通じても実現されている。つまり、この不揮発性メモリは、メモリセルに強誘電物質を使うことにより、簡単な構造で具現化され、強誘電物質を用いて形成した強誘電体キャパシタの特性を利用して不揮発性が機能され、デジタルデータを記憶するように構成されている。
【0003】
このような不揮発性メモリを用いて構成した強誘電体ラム(FeRAM:Ferroelectric Random Access Memory)装置は、簡単な構造で、上述のように不揮発性の特性を持ち、さらに高速かつ低電圧動作ができるため、強誘電体記憶装置として多くのメモリチップメーカーの関心が集まっている。
【0004】
このFeRAMの動作速度は強誘電体キャパシタの分極反転時間により決定され、強誘電体キャパシタの分極反転時間は、キャパシタの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常はns単位である。
【0005】
以上のような従来の強誘電体記憶装置について、以下に説明する。
図7は従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図であり、強誘電体キャパシタのヒステリシスループを示している。縦軸は強誘電体の自発分極により強誘電体表面に誘起される電荷の量、すなわち分極量[C]を示し、横軸は強誘電体キャパシタに加わる電圧[V]を示す。
【0006】
強誘電体キャパシタの端子間電圧が0で分極が全く発生していない状態の強誘電体に正の電圧をかけていくと、図7のSからAまで分極量が増加する。強誘電体は、ある電圧(電界)以上になると分極量は増加しない。つまり、A点で分極量は最大値をとる。
【0007】
この点での傾きを、(Cs=dq/dV)と定義し、Csは平行平板容量成分を表す。このあと、強誘電体キャパシタの端子間電圧を0にしても分極量は0にならず、Hにとどまるようになる。このとき保有する分極電荷量をPr[C]で表す。この性質を利用して不揮発性メモリを実現している。
【0008】
図9は一般的な2T(2トランジスタ)2C(2キャパシタ)型のメモリセルを含んだ強誘電体記憶装置の構成を示す回路図である。図9において、WLはワード線、BL、XBLはビット線、900、901は強誘電体キャパシタ、902、903は選択トランジスタ、904はビット線BL、XBLをVSSレベルにプリチャージするトランジスタ、905はビット線BL、XBLの電位差を増幅するアンプ、906はビット線BL、XBLとデータ線DL、XDLを選択的に接続するトランジスタ、Cbはビット線BL、XBLの寄生容量である。
【0009】
以上のように構成された強誘電体記憶装置からのデータ読み出し動作について、図10のタイミングチャートを用いて以下に説明する。
BLDISを非活性化してビット線BL/XBLをフローティング状態とし、ワード線WLを電源電圧VDDより高い電圧であるVPPレベルとして活性化しメモリセルを選択し、CPを活性化すると、強誘電体キャパシタには、VDDの電圧がかかる。メモリセル900はHiデータ、メモリセル901はLowデータが記憶されていたとする。また、ビット線BL/XBLの電位Vbl、Vxbl、ビット線BL/XBLの電位差Vdifは、近似的に以下のように示される。
【0010】
【数1】
続いて、SAPを活性化するとともにSANを非活性化してセンスアンプを活性化し、ビット線電位を増幅する。YSWを活性化してデータ線DL/XDLにビット線BL/XBLの情報を転送する。次に、セルプレートを非活性化してメモリセル901のHiデータの再書き込みを行い、YSWを非活性化し、SAPを非活性化しSANを活性化しセンスアンプを非活性化し、BLDISを活性化してビット線BL/XBLをVSSレベルにプリチャージする。ビット線BL/XBLがVSSにプリチャージされた後、ワード線WLを非活性化すると読み出しサイクルが完了する。
【0011】
式(1)では、Cbが減少すればするほど読み出し電位は大きくなるという特性を示すが、実際は、自らの分極電荷量でフローティング状態にあるビット線電位が下がり、強誘電体キャパシタに十分な電圧がかからず、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【0012】
また、強誘電体キャパシタの面積増加や強誘電体の薄膜化によって、2Prを増加させる場合、Csまで増加してしまい、前記と同様に強誘電体キャパシタにかかる電圧が減少し、書き込み時の分極電荷量をメモリセルから取り出すことができなくなるという課題がある。
【0013】
したがって、ビット線BL/XBLの読み出し電位差は、Cb/Csによってピーク値を持つという特性を示し、ビット線読み出し電位差とCb/Csの関係は、図8のようになる。
【0014】
また、強誘電体の分極電荷量2Prは強誘電体の劣化によって減少するという特性がある。このため、ビット線BL/XBLの読み出し電位が最大となるようにCb/Csを設定したとしても、強誘電体の劣化によって2Prが減少し、ビット線BL/XBLへの読み出し電位差が減少し、読み出し誤作動を起こす可能性が高いという信頼性の面での課題がある。
【0015】
【発明が解決しようとする課題】
上述のように従来の強誘電体記憶装置では、その読み出し動作において、確実にデータ読み出しするためには十分な読み出しマージンを確保する必要があり、そのために単純にキャパシタ面積を増大させても、その場合における書き込み時に強誘電体に蓄積した電荷量を、読み出し時にすべて取り出すことは困難であり、読み出しマージンの確保には限度が生じるという問題点を有していた。
【0016】
また、ビット線読み出し電位差が最大となるようにCb/Csを設定しても、強誘電体の劣化によって2Prが減少し、Cb/Csが最適値からずれてしまい、ビット線の読み出し電位差が著しく減少し、読み出しの誤作動を起こす可能性が高くなって、強誘電体メモリセルからの安定したデータ読み出しができなくなり、装置の信頼性が低下するという問題点も有していた。
【0017】
本発明は、上記従来の問題点を解決するもので、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、また、強誘電体キャパシタのCb/Csが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる強誘電体記憶装置を提供する。
【0018】
【課題を解決するための手段】
上記の課題を解決するために本発明の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする。
【0019】
この構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分(Cs)に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【0020】
【発明の実施の形態】
本発明の請求項1に記載の強誘電体記憶装置は、強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【0021】
請求項2に記載の強誘電体記憶装置は、請求項1記載のワード線で強誘電体メモリセルの選択を行う以前に、ビット線を第二プリチャージトランジスタにより第二の電位にプリチャージし、しかるのちに前記ワード線で当該強誘電体メモリセルを選択し、その選択に基づいて前記第二の電位にプリチャージ状態としたビット線から当該強誘電体メモリセルに流れ込む電流を、増幅手段で増幅するよう構成する。
【0022】
請求項3に記載の強誘電体記憶装置は、請求項1または請求項2記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとした構成とする。
【0023】
請求項4に記載の強誘電体記憶装置は、請求項1または請求項2記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとし、そのミラー比が1でないように構成する。
【0024】
請求項5に記載の強誘電体記憶装置は、請求項1または請求項2記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとした構成とする。
【0025】
請求項6に記載の強誘電体記憶装置は、請求項1または請求項2記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、そのミラー比が1でないように構成する。
【0026】
請求項7に記載の強誘電体記憶装置は、請求項3から請求項6のいずれかに記載の増幅手段からの増幅電流が供給されるサブビット線と、前記サブビット線の電流を増幅する第二アンプとを備えた構成とする。
【0027】
請求項8に記載の強誘電体記憶装置は、請求項1または請求項2記載の第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、複数のビット線と選択的に接続するデータ線と、前記データ線の電位あるいは電流を増幅する第二アンプとを備え、前記カレントミラーアンプを構成するトランジスタのドレインを前記データ線に接続し、前記第二アンプを前記データ線単位に設けた構成とする。
【0028】
請求項9に記載の強誘電体記憶装置は、請求項1から請求項8のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧に接続されたPMOSトランジスタで構成する。
【0029】
請求項10に記載の強誘電体記憶装置は、請求項1から請求項8のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧より高い第三の電位に接続されたPMOSトランジスタで構成する。
【0030】
請求項11に記載の強誘電体記憶装置は、請求項1から請求項8のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位に接続されたNMOSトランジスタで構成する。
【0031】
請求項12に記載の強誘電体記憶装置は、請求項1から請求項8のいずれかに記載の第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位より低い第四の電位に接続されたNMOSトランジスタで構成する。
【0032】
請求項13に記載の強誘電体記憶装置は、請求項1から請求項12のいずれかに記載のワード線により読み出しを行う強誘電体メモリセルおよびリファレンスを行う強誘電体メモリセルを選択し、選択された各メモリセルが接続されるビット線対を、それぞれ対応する第二プリチャージトランジスタで第二の電位にプリチャージし、前記第二プリチャージトランジスタ対に流れる電流差を増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成する。
【0033】
請求項14に記載の強誘電体記憶装置は、請求項13記載のリファレンスを行う強誘電体メモリセルに常誘電体キャパシタを用いた構成とする。
請求項15に記載の強誘電体記憶装置は、請求項13記載のリファレンスを行う強誘電体メモリセルの誘電体キャパシタに、読み出しを行う強誘電体メモリセルの反転データを書き込むよう構成する。
【0034】
以上の構成によると、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分(Cs)に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させる。
【0035】
また、強誘電体キャパシタのビット線寄生容量成分(Cb)/Csに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現する。
【0036】
以下、本発明の一実施の形態を示す強誘電体記憶装置について、図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1の強誘電体記憶装置を説明する。
【0037】
図1は本実施の形態1の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図1において、100、101は2T2C(2トランジスタ2キャパシタ)型のメモリセル、WLはワード線、BL、XBLはビット線、102はビット線BL、XBLをVSSにプリチャージするトランジスタ、103、104はプリチャージトランジスタ、105、106はカレントミラー、SBL、XSBLはサブビット線、107はサブビット線SBL、XSBLをVSSにプリチャージするトランジスタ、108はサブビット線SBL、XSBLを増幅する第二アンプ、109はビット線選択スイッチ、110はビット線書き込みトランジスタ、Cb、Csbはそれぞれビット線BL、XBL、サブビット線SBL、XSBLの寄生容量である。
【0038】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図2は本実施の形態1の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【0039】
時間t1のタイミングでBLDISを非活性化しビット線BL/XBLをフローティング状態とし、SAPRを非活性化しビット線を(VDD−Vtp)レベルにプリチャージする(なお、VtpはPMOSトランジスタの閾値電圧である)。ビット線のプリチャージ後にSAPR2を非活性化しカレントミラー105、106を活性化し、SAPREを非活性化しサブビット線SBL/XSBLをフローティング状態とする。WLをVPPレベルに活性化すると、メモリセルが選択される。このとき、CPはVSSレベルであり、強誘電体キャパシタには、ビット線の電圧(VDD−Vtp)がかかる。
【0040】
100はHiデータ、101はLowデータが記憶されていたとする。プリチャージトランジスタ103には、メモリセル100がHiデータであるため、{Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。
【0041】
一方、プリチャージトランジスタ104には、メモリセル101が分極反転動作を起こすため、{2Pr+Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー105、106には、ミラー比n(n>0)に応じた電流が流れ、サブビット線の電位は、
【0042】
【数2】
となり、サブビット線電位差は、
【0043】
【数3】
となる。このとき、(Vxsb≦VDD)となるように、Csb及びミラー比を決定する。
【0044】
続いて、SAPR、SAPR2を活性化し、プリチャージトランジスタ103、104とカレントミラー105、106を非活性化し、SAPを活性化しSANを非活性化することで、第二アンプ108を活性化させ、サブビット線電位を増幅する。セルプレート線CPをVDDレベルに活性化し、WENをVPPレベルに活性化することで、ビット線への再書き込みを行う。YSWを活性化しデータ線DL/XDLに読み出しデータを出力する。
【0045】
なお、メモリセル100のHiデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル101に対して、Lowデータの再書き込みを行う。所望の期間データ線への出力が終わると、YSWを非活性化する。
【0046】
次に、CPを非活性化し再書き込みを終了させ、SAPを非活性化しSANを活性化して第二アンプを非活性化状態にし、SAPREを活性化してSBL、XSBLをVSSレベルにプリチャージする。WENを非活性化し、BLDISを活性化して、ビット線をVSSレベルにプリチャージする。ビット線がVSSにプリチャージされた後、WLを非活性化すると読み出しサイクルが完了する。
【0047】
本実施の形態1では、プリチャージトランジスタ103、104とカレントミラー105、106をVDDで駆動したため、強誘電体キャパシタに加わる電圧が(VDD−Vtp)となる。前記のプリチャージ電圧では、強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ103、104、カレントミラー105、106をVDDより高い第三の電位で駆動し、強誘電体キャパシタに図7の(±Va)以上の電圧が加わるように第三の電位を設定すればよい。
(実施の形態2)
本発明の実施の形態2の強誘電体記憶装置を説明する。
【0048】
図3は本実施の形態2の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図3において、300、301は2T2C型のメモリセル、WLはワード線、BL、XBLはビット線、302はビット線BL、XBLをVSSにプリチャージするトランジスタ、303、304はプリチャージトランジスタ、305〜312は相補型カレントミラーアンプ、SBL、XSBLはサブビット線、313はサブビット線SBL、XSBLをプリチャージするトランジスタ、315はサブビット線SBL、XSBLを増幅する第二アンプ、316はビット線選択スイッチ、314はビット線書き込みトランジスタ、Cb、Csbはそれぞれビット線BL、XBL、サブビット線SBL、XSBLの寄生容量である。
【0049】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図4は本実施の形態2の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【0050】
時間t2のタイミングでBLDISを非活性化しビット線BL/XBLをフローティング状態とし、SAPRを非活性化しビット線を(VDD−Vtp)レベルにプリチャージすると同時に、相補型カレントミラーアンプ305〜312が活性化される。ビット線のプリチャージ後、SAPREを非活性化し(VDD/2)レベルにプリチャージされていたサブビット線SBL/XSBLをフローティング状態とする。
【0051】
続いて、WLをVPPレベルに活性化すると、メモリセルが選択される。このとき、CPはVSSレベルであり、強誘電体キャパシタには、(VDD−Vtp)の電圧がかかる。
【0052】
メモリセル300はHiデータ、メモリセル301はLowデータが記憶されていたとする。プリチャージトランジスタ303には、メモリセル300に保持されていたデータがHiであるため、{Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。
【0053】
一方、プリチャージトランジスタ304にはメモリセル301が分極反転動作を起こすため、{2Pr+Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。このため、活性化された相補型カレントミラーアンプ305〜312にはミラー比n(n>0)に応じた電流が流れ、サブビット線の電位は、
【0054】
【数4】
となり、サブビット線電位差は、
【0055】
【数5】
となる。
【0056】
続いて、SAPRを活性化しプリチャージトランジスタ303、304と相補型カレントミラーアンプ305〜312を非活性化し、SAPを活性化してSANを非活性化することで、第二アンプ315を活性化させ、サブビット線電位を増幅する。
【0057】
セルプレート線CPをVDDレベルに活性化し、WENをVPPレベルに活性化することで、ビット線への再書き込みを行う。続いて、YSWを活性化しデータ線に読み出しデータを出力する。
【0058】
なお、メモリセル100のHiデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル301に対して、Lowデータの再書き込みを行っている。所望の期間データ線への出力が終わると、YSWを非活性化する。
【0059】
次に、CPを非活性化し再書き込みを終了させ、SAPを非活性化しSANを活性化し第二アンプを非活性化状態にし、SAPREを活性化してサブビット線を(VDD/2)レベルにプリチャージする。
【0060】
WENを非活性化し、BLDISを活性化して、ビット線をVSSレベルにプリチャージする。ビット線がVSSにプリチャージされた後、WLを非活性化すると、読み出しサイクルが完了する。
【0061】
本実施の形態2では、プリチャージトランジスタ303、304と相補型カレントミラーアンプ305〜312をVDDで駆動したため、強誘電体キャパシタに加わる電圧が(VDD−Vtp)となる。前記のプリチャージ電圧では強誘電体キャパシタに加わる電界が抗電界以上にならない場合、プリチャージトランジスタ303、304、相補型カレントミラーアンプ305、312をVDDより高い第三の電位で駆動し、強誘電体キャパシタに図7の(±Va)以上の電圧が加わるように第三の電位を設定すればよい。
【0062】
また、上前の例ではビット線のプリチャージ後にワード線でメモリセルの選択を行ったが、ビット線プリチャージよりも先にワード線でメモリセルの選択を行ってもかまわない。この場合、ビット線プリチャージからワード線選択までの動作マージンをとる必要がないので高速動作が可能となる。サブビット線への出力電位差Vdifは式(3)と同様である。
(実施の形態3)
本発明の実施の形態3の強誘電体記憶装置を説明する。
【0063】
図5は本実施の形態3の強誘電体記憶装置における読み出し回路の一構成例を示す回路図である。図5において、500、501は2T2C型のメモリセル、WLはワード線、BL、XBLはビット線、502はビット線BL、XBLをVSSにプリチャージするトランジスタ、503、504はプリチャージトランジスタ、505、506はカレントミラーでありデータ線出力トランジスタ、DL、XDLはデータ線、510はデータ線DL、XDLをVSSにプリチャージするトランジスタ、511はデータ線DL、XDLを増幅する第二アンプ、509はビット線書き込みトランジスタ、Cb、Cdlはそれぞれビット線BL、XBL、データ線DL、XDLの寄生容量である。
【0064】
上記のように構成された強誘電体記憶装置について、その読み出し動作を以下に説明する。
図6は本実施の形態3の強誘電体記憶装置における読み出し動作時のタイミングチャートである。
【0065】
時間t3のタイミングでBLDISを非活性化しビット線BL/XBLをフローティング状態とし、SAPRを非活性化しビット線を(VDD−Vtp)レベルにプリチャージする。ビット線のプリチャージ後にSAPR2を非活性化しカレントミラー505、506を活性化し、DLPREを非活性化しデータ線DL/XDLをフローティング状態とする。
【0066】
WLをVPPレベルに活性化すると、メモリセルが選択される。このとき、CPはVSSレベルであり、強誘電体キャパシタには、(VDD−Vtp)の電圧がかかる。
【0067】
500はHiデータ、501はLowデータが記憶されていたとする。プリチャージトランジスタ503には、メモリセル100がHiデータであるため、{Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。
【0068】
一方、プリチャージトランジスタ504にはメモリセル501が分極反転動作を起こすため、{2Pr+Cs*(VDD−Vtp)}の電荷量がチャージ電流として流れる。このため、活性化されたカレントミラー505、506にはミラー比n(n>0)に応じた電流が流れ、データ線の電位は、
【0069】
【数6】
となり、データ線電位差は、
【0070】
【数7】
となる。このとき、(Vxdl≦VDD)となるように、Csb及びミラー比nを決定する。
【0071】
続いて、SAPR、SAPR2を活性化し、プリチャージトランジスタ503、504とカレントミラー505、506を非活性化し、MAPを活性化し、MANを非活性化することで、第二アンプ511を活性化させ、データ線電位を増幅する。
【0072】
セルプレート線CPをVDDレベルに活性化し、WENをVPPレベルに活性化することで、ビット線BL/XBLへの再書き込みを行う。なお、メモリセル500のHiデータは破壊されないので再書き込みの必要はなく、分極反転をともなう破壊読み出しが行われたメモリセル501に対して、Lowデータの再書き込みを行う。
【0073】
次にCPを非活性化し再書き込みを終了させ、MAPを非活性化しMANを活性化し第二アンプを非活性化状態にし、DLPREを活性化してデータ線DL/XDLをVSSレベルにプリチャージする。WENを非活性化し、BLDISを活性化して、ビット線をVSSレベルにプリチャージする。
【0074】
ビット線BL/XBLがVSSにプリチャージされた後、WLを非活性化すると読み出しサイクルが完了する。
本実施の形態3では、データ線に読み出しを直接行うことができ、高速動作が可能であり、またセンスアンプをPMOSカレントミラーのみにできるため、小面積化が行える。
【0075】
上述した3つの実施の形態では、PMOS入力相補型カレントミラーアンプおよびPMOSカレントミラーとしたが、第一の電位をNMOSのしきいち電圧よりも高い電位とし、PMOS入力の相補型カレントミラーアンプおよびPMOSカレントミラーの代わりに、NMOS入力の相補型カレントミラーアンプおよびNMOSカレントミラーを備え、ワード線でメモリセルを選択後、セルプレート線を活性化し、第二プリチャージトランジスタとNMOS入力相補型カレントミラーアンプもしくはNMOSカレントミラーを活性化すれば、同様な読み出し動作が可能であることは言うまでもない。
【0076】
また、上述した3つの実施の形態では、2T2C構成のメモリセルであったが、1T1Cの構成のメモリセルでありリファレンスセルが強誘電体であっても常誘電体であっても、同様の読み出し動作が可能であることは言うまでもない。
【0077】
以上本発明の実施の形態を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において変更可能である。
【0078】
【発明の効果】
以上のように本発明によれば、ビット線から強誘電体キャパシタに流れ込む電流差を増幅することにより、強誘電体キャパシタの平行平板容量成分(Cs)に関係なく、強誘電体メモリセルから最大の分極電荷量を読み出すことを可能とし、読み出し動作の際の読み出しマージンを大きく向上させることができる。
【0079】
そのため、メモリセルを構成する強誘電体の劣化が起こった場合でも、その強誘電体メモリセルから安定してデータを読み出すことができ、装置の信頼性を向上することができる。
【0080】
また、強誘電体キャパシタのビット線寄生容量成分(Cb)/Csに依存しない自由度の高いメモリコアの選択を可能とし、設計自由度の高い混載強誘電体メモリコアを実現することができる。
【0081】
そのため、強誘電体キャパシタのCb/Csが小さい場合でも、強誘電体メモリセルから、そのデータを確実に読み出すことができ、装置の信頼性を向上することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の強誘電体記憶装置の構成を示す回路図
【図2】同実施の形態1における読み出し動作を示すタイミングチャート
【図3】本発明の実施の形態2の強誘電体記憶装置の構成を示す回路図
【図4】同実施の形態2における読み出し動作を示すタイミングチャート
【図5】本発明の実施の形態3の強誘電体記憶装置の構成を示す回路図
【図6】同実施の形態3における読み出し動作を示すタイミングチャート
【図7】従来の強誘電体記憶装置における強誘電体キャパシタの分極特性の説明図
【図8】同従来例におけるビット線読み出し電位差とCb/Csの関係説明図
【図9】同従来例の強誘電体記憶装置の構成を示す回路図
【図10】同従来例における読み出し動作を示すタイミングチャート
【符号の説明】
100、101 メモリセル
102、103、104 プリチャージトランジスタ
105、106 カレントミラー
108 第二アンプ
300、301 メモリセル
302、303、304 プリチャージトランジスタ
305、306 カレントミラー
315 第二アンプ
500、501 メモリセル
502、503、504 プリチャージトランジスタ
505、506 カレントミラー
511 第二アンプ
BL、XBL ビット線
CP セルプレート線
DL、XDL データ線
SBL、XSBL サブビット線
WL ワード線
Claims (15)
- 強誘電体キャパシタの電気保持特性を利用し、その強誘電体キャパシタを記憶素子としてデジタル形態のデータを記憶するよう構成した強誘電体記憶装置において、前記強誘電体キャパシタとそれを選択するための選択トランジスタとを有し、前記選択トランジスタのドレインまたはソースが前記強誘電体キャパシタの一方の端子に接続された強誘電体メモリセルと、前記選択トランジスタのゲートに接続されたワード線と、前記選択トランジスタのドレインまたはソースのうちで前記強誘電体キャパシタに接続されない側が接続されたビット線と、前記強誘電体キャパシタのもう一方の端子に接続されたセルプレート線と、前記ビット線を第一の電位にプリチャージする第一プリチャージトランジスタと、前記ビット線を前記第一の電位より高い第二の電位にプリチャージする第二プチャージトランジスタと、前記第二プリチャージトランジスタのプリチャージ電流を感知して増幅する増幅手段とを備え、前記ワード線により前記データの読み出し対象とする強誘電体メモリセルを選択した後に、当該強誘電体メモリセルが接続されたビット線を前記第二プリチャージトランジスタで第二の電位にプリチャージし、そのときのプリチャージ電流に対応させて前記増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする強誘電体記憶装置。
- ワード線で強誘電体メモリセルの選択を行う以前に、ビット線を第二プリチャージトランジスタにより第二の電位にプリチャージし、しかるのちに前記ワード線で当該強誘電体メモリセルを選択し、その選択に基づいて前記第二の電位にプリチャージ状態としたビット線から当該強誘電体メモリセルに流れ込む電流を、増幅手段で増幅するよう構成したことを特徴とする請求項1記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとしたことを特徴とする請求項1または請求項2記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、相補型カレントミラーアンプとし、そのミラー比が1でないように構成したことを特徴とする請求項1または請求項2記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとしたことを特徴とする請求項1または請求項2記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、そのミラー比が1でないように構成したことを特徴とする請求項1または請求項2記載の強誘電体記憶装置。
- 増幅手段からの増幅電流が供給されるサブビット線と、前記サブビット線の電流を増幅する第二アンプとを備えたことを特徴とする請求項3から請求項6のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタのプリチャージ電流に対する増幅手段を、カレントミラーアンプとし、複数のビット線と選択的に接続するデータ線と、前記データ線の電位あるいは電流を増幅する第二アンプとを備え、前記カレントミラーアンプを構成するトランジスタのドレインを前記データ線に接続し、前記第二アンプを前記データ線単位に設けたことを特徴とする請求項1または請求項2記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧に接続されたPMOSトランジスタで構成したことを特徴とする請求項1から請求項8のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が電源電圧より高い第三の電位に接続されたPMOSトランジスタで構成したことを特徴とする請求項1から請求項8のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位に接続されたNMOSトランジスタで構成したことを特徴とする請求項1から請求項8のいずれかに記載の強誘電体記憶装置。
- 第二プリチャージトランジスタを、そのゲートとドレインがビット線に接続され、ソースおよび基盤が接地電位より低い第四の電位に接続されたNMOSトランジスタで構成したことを特徴とする請求項1から請求項8のいずれかに記載の強誘電体記憶装置。
- ワード線により読み出しを行う強誘電体メモリセルおよびリファレンスを行う強誘電体メモリセルを選択し、選択された各メモリセルが接続されるビット線対を、それぞれ対応する第二プリチャージトランジスタで第二の電位にプリチャージし、前記第二プリチャージトランジスタ対に流れる電流差を増幅手段で増幅した電流に基づいて、当該強誘電体メモリセルにおける強誘電体キャパシタのレベル状態を判定し、そのレベル状態に対応する当該強誘電体メモリセルのデータを読み出すよう構成したことを特徴とする請求項1から請求項12のいずれかに記載の強誘電体記憶装置。
- リファレンスを行う強誘電体メモリセルに常誘電体キャパシタを用いたことを特徴とする請求項13記載の強誘電体記憶装置。
- リファレンスを行う強誘電体メモリセルの誘電体キャパシタに、読み出しを行う強誘電体メモリセルの反転データを書き込むよう構成したことを特徴とする請求項13記載の強誘電体記憶装置。
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