JP2001102465A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Abstract
(57)【要約】
【目的】 本発明では、多値情報の書き込み、読み出し
を行うことのできるメモリ構造を提供する。 【解決手段】 半導体基板に形成されたソース・ドレイ
ン領域間の前記半導体基板表面に、少なくとも第1の強
誘電体層を介してゲート電極を積層してなる強誘電体ト
ランジスタと、第1および第2の電極と、前記第1および
第2の電極間に挟持された第2の強誘電体層とからな
り、前記第1の電極を、前記トランジスタの前記ソース
・ドレイン領域の一方に接続してなる強誘電体キャパシ
タとを具備し、前記コントロール電極と前記半導体基板
との間に第1の電位差を生じさせ、前記第1の強誘電体層
の分極を反転させるとともに、前記第1および第2の電
極間に第2の電位差を生じさせ、前記第2の強誘電体層
の分極を反転させることにより、多値データの書き込み
および読み出しを行うようにしたことを特徴とする。
を行うことのできるメモリ構造を提供する。 【解決手段】 半導体基板に形成されたソース・ドレイ
ン領域間の前記半導体基板表面に、少なくとも第1の強
誘電体層を介してゲート電極を積層してなる強誘電体ト
ランジスタと、第1および第2の電極と、前記第1および
第2の電極間に挟持された第2の強誘電体層とからな
り、前記第1の電極を、前記トランジスタの前記ソース
・ドレイン領域の一方に接続してなる強誘電体キャパシ
タとを具備し、前記コントロール電極と前記半導体基板
との間に第1の電位差を生じさせ、前記第1の強誘電体層
の分極を反転させるとともに、前記第1および第2の電
極間に第2の電位差を生じさせ、前記第2の強誘電体層
の分極を反転させることにより、多値データの書き込み
および読み出しを行うようにしたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性メモリに係
り、特にMFS(メタル−強誘電体−半導体)電界効果
トランジスタ、MFIS(メタル−強誘電体−絶縁体−
半導体)電界効果トランジスタ、MFMIS(メタル−
強誘電体−メタル−絶縁体−半導体)電界効果トランジ
スタと、強誘電体キャパシタとからなる複合型の不揮発
性メモリに関する。
り、特にMFS(メタル−強誘電体−半導体)電界効果
トランジスタ、MFIS(メタル−強誘電体−絶縁体−
半導体)電界効果トランジスタ、MFMIS(メタル−
強誘電体−メタル−絶縁体−半導体)電界効果トランジ
スタと、強誘電体キャパシタとからなる複合型の不揮発
性メモリに関する。
【0002】
【従来の技術】現在研究されている強誘電体メモリは大
きく2つに分けられる。1つは、強誘電体キャパシタの
反転電荷量を検出する方式で、強誘電体キャパシタと選
択トランジスタとで構成される。
きく2つに分けられる。1つは、強誘電体キャパシタの
反転電荷量を検出する方式で、強誘電体キャパシタと選
択トランジスタとで構成される。
【0003】もう1つは、強誘電体の自発分極による半
導体の抵抗変化を検出する方式のメモリである。この方
式の代表的なものが、MFSFETである。これはゲー
ト絶縁膜に強誘電体を用いたMIS構造である。この構
造では半導体表面に直接強誘電体を形成する必要があ
り、強誘電体/半導体の界面制御が困難なことから、良
質のメモリ素子を製造するのは極めて困難であるとされ
ている。そこで現在は強誘電体/半導体界面にバッファ
層を設けたメモリ構造が主流になっているが、われわれ
は、図6に等価回路図及び図7に断面説明図を示すよう
に、強誘電体/半導体界面にバッファ層として金属層
(M)と絶縁体層(I)とを介在させたMFMIS構造
のFETを提案している。このMFMIS構造のFET
は、半導体基板1のソース・ドレイン領域2,3間に形
成されるチャネル領域上に、ゲート酸化膜5、フローテ
ィングゲート6、強誘電体膜7、コントロールゲート8
を順次積層してなるものである。
導体の抵抗変化を検出する方式のメモリである。この方
式の代表的なものが、MFSFETである。これはゲー
ト絶縁膜に強誘電体を用いたMIS構造である。この構
造では半導体表面に直接強誘電体を形成する必要があ
り、強誘電体/半導体の界面制御が困難なことから、良
質のメモリ素子を製造するのは極めて困難であるとされ
ている。そこで現在は強誘電体/半導体界面にバッファ
層を設けたメモリ構造が主流になっているが、われわれ
は、図6に等価回路図及び図7に断面説明図を示すよう
に、強誘電体/半導体界面にバッファ層として金属層
(M)と絶縁体層(I)とを介在させたMFMIS構造
のFETを提案している。このMFMIS構造のFET
は、半導体基板1のソース・ドレイン領域2,3間に形
成されるチャネル領域上に、ゲート酸化膜5、フローテ
ィングゲート6、強誘電体膜7、コントロールゲート8
を順次積層してなるものである。
【0004】この構造では通常半導体基板1を設置し、
コントロールゲート8に正の電圧を与えると、強誘電体
膜7は分極反転を起こす。コントロールゲート8の電圧
を除去しても、強誘電体膜7の残留分極により、チャネ
ル形成領域CHには負の電荷が発生する。これを「1」
の状態とする。
コントロールゲート8に正の電圧を与えると、強誘電体
膜7は分極反転を起こす。コントロールゲート8の電圧
を除去しても、強誘電体膜7の残留分極により、チャネ
ル形成領域CHには負の電荷が発生する。これを「1」
の状態とする。
【0005】逆に、コントロールゲート8に負の電圧を
与えると、強誘電体膜8は逆方向に分極反転を起こす。
コントロールゲート8の電圧を除去しても、強誘電体膜
8の残留分極によりチャネル形成領域CHには正の電荷
が発生する。これを「0」の状態とする。このようにし
てFETに情報「1」または「0」の書き込みを行うこ
とができるようになっている。
与えると、強誘電体膜8は逆方向に分極反転を起こす。
コントロールゲート8の電圧を除去しても、強誘電体膜
8の残留分極によりチャネル形成領域CHには正の電荷
が発生する。これを「0」の状態とする。このようにし
てFETに情報「1」または「0」の書き込みを行うこ
とができるようになっている。
【0006】書き込まれた情報の読み出しは、コントロ
ールゲートに読み出し電圧Vrを与えることによって実
行される。読み出し電圧Vrは、「1」の状態における
閾値電圧Vth1と「0」の状態における閾値電圧Vth0と
の間の値に設定されている。そして、コントロールゲー
ト7読み出し電圧Vrを与えたとき、ドレイン電流が流
れたか否かを検出することにより、書き込まれた情報が
「1」であったか、「0」であったかを判別することが
できるようになっている。
ールゲートに読み出し電圧Vrを与えることによって実
行される。読み出し電圧Vrは、「1」の状態における
閾値電圧Vth1と「0」の状態における閾値電圧Vth0と
の間の値に設定されている。そして、コントロールゲー
ト7読み出し電圧Vrを与えたとき、ドレイン電流が流
れたか否かを検出することにより、書き込まれた情報が
「1」であったか、「0」であったかを判別することが
できるようになっている。
【0007】このように、MFMIS構造のFETによ
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。
【0008】一方、図8に等価回路図、図9に断面図を
示すように選択トランジスタと強誘電体キャパシタとで
構成される前者の構造の強誘電体メモリは、1個の強誘
電体キャパシタに「0」「1」2値の電荷量を保持する
ことができるものである。例えば図10に強誘電体膜の
ヒステリシス特性を示すように、記憶情報「0」を書き
込む場合、キャパシタに印加する電圧をマイナスとし
(選択トランジスタTSWをonにして、ビット線BLに
マイナス電位、プレート線PLにプラス電位を印加す
る)、d点を通過させた後、印加電圧をゼロに戻せば、
分極値は残留分極点a点となり、記憶情報「0」を書き
込むことができる。一方、記憶情報「1」を書き込む場
合、キャパシタに印加する電圧をプラスとし、b点を通
過させた後、印加電圧をゼロに戻せば分極量は残留分極
点c点となり、記憶情報「1」を書きこむことができ
る。
示すように選択トランジスタと強誘電体キャパシタとで
構成される前者の構造の強誘電体メモリは、1個の強誘
電体キャパシタに「0」「1」2値の電荷量を保持する
ことができるものである。例えば図10に強誘電体膜の
ヒステリシス特性を示すように、記憶情報「0」を書き
込む場合、キャパシタに印加する電圧をマイナスとし
(選択トランジスタTSWをonにして、ビット線BLに
マイナス電位、プレート線PLにプラス電位を印加す
る)、d点を通過させた後、印加電圧をゼロに戻せば、
分極値は残留分極点a点となり、記憶情報「0」を書き
込むことができる。一方、記憶情報「1」を書き込む場
合、キャパシタに印加する電圧をプラスとし、b点を通
過させた後、印加電圧をゼロに戻せば分極量は残留分極
点c点となり、記憶情報「1」を書きこむことができ
る。
【0009】データの読み出しに際しては、電圧をキャ
パシタに印加した際にビット線上に流れ出る電荷量を検
出することによって行われる。強誘電体キャパシタから
ビット線に流れ出る電荷はビット線電位を変動させる。
ビット線にはビット線の存在により生じる寄生ビット線
容量Cbが存在する。トランジスタがonし、読み出さ
れるメモリが選択させると、ビット線上にはメモリセル
に書き込まれた情報に応じて、電荷が出力される。この
電荷をビット線の全容量値で除した値がビット線の電位
となる。
パシタに印加した際にビット線上に流れ出る電荷量を検
出することによって行われる。強誘電体キャパシタから
ビット線に流れ出る電荷はビット線電位を変動させる。
ビット線にはビット線の存在により生じる寄生ビット線
容量Cbが存在する。トランジスタがonし、読み出さ
れるメモリが選択させると、ビット線上にはメモリセル
に書き込まれた情報に応じて、電荷が出力される。この
電荷をビット線の全容量値で除した値がビット線の電位
となる。
【0010】このビット線電位の差をあらかじめ設定さ
れているレファレンス電位と比較し、読み出すように構
成されている。
れているレファレンス電位と比較し、読み出すように構
成されている。
【0011】
【発明が解決しようとする課題】これらのメモリ構造で
は、いずれも2値情報の書き込み、読み出ししかできな
いという問題があった。そこで本発明では、多値情報の
書き込み、読み出しを行うことのできるメモリ構造を提
供することを目的とする。
は、いずれも2値情報の書き込み、読み出ししかできな
いという問題があった。そこで本発明では、多値情報の
書き込み、読み出しを行うことのできるメモリ構造を提
供することを目的とする。
【0012】
【課題を解決するための手段】そこで本発明では、半導
体基板に形成されたソース・ドレイン領域間の前記半導
体基板表面に、少なくとも第1の強誘電体層を介してゲ
ート電極を積層してなる強誘電体トランジスタと、第1
および第2の電極と、前記第1および第2の電極間に挟
持された第2の強誘電体層とからなり、前記第1の電極
を、前記トランジスタの前記ソース・ドレイン領域の一
方に接続してなる強誘電体キャパシタとを具備し、前記
コントロール電極と前記半導体基板との間に第1の電位
差を生じさせ、前記第1の強誘電体層の分極を反転させ
るとともに、前記第1および第2の電極間に第2の電位
差を生じさせ、前記第2の強誘電体層の分極を反転させ
ることにより、多値データの書き込みおよび読み出しを
行うようにしたことを特徴とする。
体基板に形成されたソース・ドレイン領域間の前記半導
体基板表面に、少なくとも第1の強誘電体層を介してゲ
ート電極を積層してなる強誘電体トランジスタと、第1
および第2の電極と、前記第1および第2の電極間に挟
持された第2の強誘電体層とからなり、前記第1の電極
を、前記トランジスタの前記ソース・ドレイン領域の一
方に接続してなる強誘電体キャパシタとを具備し、前記
コントロール電極と前記半導体基板との間に第1の電位
差を生じさせ、前記第1の強誘電体層の分極を反転させ
るとともに、前記第1および第2の電極間に第2の電位
差を生じさせ、前記第2の強誘電体層の分極を反転させ
ることにより、多値データの書き込みおよび読み出しを
行うようにしたことを特徴とする。
【0013】本発明の第2によれば、請求項1に記載の
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、第1の強誘電体層とゲート絶縁
膜を介して形成されたゲート電極を具備してなるMFI
S構造のトランジスタであることを特徴とする。
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、第1の強誘電体層とゲート絶縁
膜を介して形成されたゲート電極を具備してなるMFI
S構造のトランジスタであることを特徴とする。
【0014】本発明の第3によれば、請求項1に記載の
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、ゲート絶縁膜を介してフローテ
ィングゲートと、第1の強誘電体層と、コントロールゲ
ートとを順次積層してなるMFMIS構造のトランジス
タであることを特徴とする。
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、ゲート絶縁膜を介してフローテ
ィングゲートと、第1の強誘電体層と、コントロールゲ
ートとを順次積層してなるMFMIS構造のトランジス
タであることを特徴とする。
【0015】かかる構成によれば、基板とコントロール
ゲートなどのゲート(ワード線)との間に印加する電
圧、および強誘電体トランジスタのゲート電位下におけ
るドレイン電流(チャネル抵抗)の大小との組み合わせ
によって、多値データの書き込みおよび読み出しを行う
ことが、極めて容易に可能となる。
ゲートなどのゲート(ワード線)との間に印加する電
圧、および強誘電体トランジスタのゲート電位下におけ
るドレイン電流(チャネル抵抗)の大小との組み合わせ
によって、多値データの書き込みおよび読み出しを行う
ことが、極めて容易に可能となる。
【0016】また、本発明の第4では、請求項3に記載
の不揮発性メモリにおいて、前記第1および第2の強誘
電体層は、同一工程で形成された強誘電体層であること
を特徴とする。
の不揮発性メモリにおいて、前記第1および第2の強誘
電体層は、同一工程で形成された強誘電体層であること
を特徴とする。
【0017】かかる構成によれば、上記効果に加え、さ
らに製造が容易で構造が簡単かつ信頼性の高い不揮発性
メモリを提供することが可能となる。
らに製造が容易で構造が簡単かつ信頼性の高い不揮発性
メモリを提供することが可能となる。
【0018】なお、第1および第2の強誘電体層を同一
工程で形成する場合、1トランジスタ1キャパシタ型のメ
モリでは、PZT、SBTを用いるのが望ましい。ST
Nは使用できない。
工程で形成する場合、1トランジスタ1キャパシタ型のメ
モリでは、PZT、SBTを用いるのが望ましい。ST
Nは使用できない。
【0019】これに対し、第1および第2の強誘電体層
を同一工程で形成する場合、1トランジスタ型のメモリ
では、STCを用いるのがより望ましいが、PZT、S
BTを用いてもよい。この1トランジスタ型のメモリと
しては、ゲート電極を第1および第2の強誘電体層を含
むように形成し、これら第1および第2の強誘電体層間
に電極を介在させ、各強誘電体層にかかる電圧を独立し
て制御できるようにしたものが適用可能である。
を同一工程で形成する場合、1トランジスタ型のメモリ
では、STCを用いるのがより望ましいが、PZT、S
BTを用いてもよい。この1トランジスタ型のメモリと
しては、ゲート電極を第1および第2の強誘電体層を含
むように形成し、これら第1および第2の強誘電体層間
に電極を介在させ、各強誘電体層にかかる電圧を独立し
て制御できるようにしたものが適用可能である。
【0020】
【発明の実施の形態】次に、本発明の実施例として、P
ZTを誘電体膜として用いた強誘電体メモリについて説
明する。この強誘電体メモリは、図1にその等価回路図
を示すゲート電極に強誘電体層を用いたMFMISトラ
ンジスタTMFと、このMFMISトランジスタTMFのソ
ース・ドレイン領域のいずれか一方に第1の電極が接続
され、第2の電極との間に強誘電体層を挟持してなる強
誘電体キャパシタCFとで1セルを構成してなるもので
ある。
ZTを誘電体膜として用いた強誘電体メモリについて説
明する。この強誘電体メモリは、図1にその等価回路図
を示すゲート電極に強誘電体層を用いたMFMISトラ
ンジスタTMFと、このMFMISトランジスタTMFのソ
ース・ドレイン領域のいずれか一方に第1の電極が接続
され、第2の電極との間に強誘電体層を挟持してなる強
誘電体キャパシタCFとで1セルを構成してなるもので
ある。
【0021】この強誘電体メモリは図2(a)および
(b)に断面構造図を示すように、n型のシリコン基板
1表面に形成されたp型不純物領域からなるソース・ド
レイン領域2,3の間のチャネル領域の表面に、膜厚1
0nmの酸化シリコン膜からなるゲート絶縁膜4を介し
て、ベースゲート5Gが形成され、このベースゲートに
接続するプラグPを介して形成された膜厚100nmの
イリジウム層と膜厚50nmの酸化イリジウム層との2
層構造からなるフローティングゲート5と、膜厚200
nmのPZTからなる強誘電体層6と、膜厚100nm
のPZTからなるコントロールゲート7とを順次積層し
てなるMFMIS構造のFETと、前記ソース・ドレイ
ン領域2,3の一方に接続された膜厚100nmのイリ
ジウム層と膜厚50nmの酸化イリジウム層との2層構
造からなる第1電極16と、膜厚200nmのPZTか
らなる強誘電体層17と、膜厚100nmのイリジウム
層と膜厚50nmの酸化イリジウム層との2層構造から
なる第2電極18とからなる強誘電体キャパシタとが接
続せしめられて、1セルを構成している。
(b)に断面構造図を示すように、n型のシリコン基板
1表面に形成されたp型不純物領域からなるソース・ド
レイン領域2,3の間のチャネル領域の表面に、膜厚1
0nmの酸化シリコン膜からなるゲート絶縁膜4を介し
て、ベースゲート5Gが形成され、このベースゲートに
接続するプラグPを介して形成された膜厚100nmの
イリジウム層と膜厚50nmの酸化イリジウム層との2
層構造からなるフローティングゲート5と、膜厚200
nmのPZTからなる強誘電体層6と、膜厚100nm
のPZTからなるコントロールゲート7とを順次積層し
てなるMFMIS構造のFETと、前記ソース・ドレイ
ン領域2,3の一方に接続された膜厚100nmのイリ
ジウム層と膜厚50nmの酸化イリジウム層との2層構
造からなる第1電極16と、膜厚200nmのPZTか
らなる強誘電体層17と、膜厚100nmのイリジウム
層と膜厚50nmの酸化イリジウム層との2層構造から
なる第2電極18とからなる強誘電体キャパシタとが接
続せしめられて、1セルを構成している。
【0022】そしてこの第2の電極18はプレート線1
8PLmに接続され、ソース・ドレイン領域の一方はビ
ット線20BLmに接続される。コントロールゲート7
はワード線を構成し、基板表面のN−ウェルには、ドラ
イブ線DLN22が図示しない個所で接続され、基板電位
を制御できるように構成されている。ここでフローティ
ングゲートは基板表面に形成されたベースゲート5Gに
接続するようにプラグPを介して強誘電体キャパシタの
第1電極と同レベルに形成されている。19、21は層
間絶縁膜である。
8PLmに接続され、ソース・ドレイン領域の一方はビ
ット線20BLmに接続される。コントロールゲート7
はワード線を構成し、基板表面のN−ウェルには、ドラ
イブ線DLN22が図示しない個所で接続され、基板電位
を制御できるように構成されている。ここでフローティ
ングゲートは基板表面に形成されたベースゲート5Gに
接続するようにプラグPを介して強誘電体キャパシタの
第1電極と同レベルに形成されている。19、21は層
間絶縁膜である。
【0023】ここではMFMIS構造のFETおよび強
誘電体キャパシタでそれぞれ2つの状態(0)、(1)
をとることができるため、計4つの組み合わせ状態
(0、0)、(0、1)、(1、0)、(1、1)で4
値をとることができる。
誘電体キャパシタでそれぞれ2つの状態(0)、(1)
をとることができるため、計4つの組み合わせ状態
(0、0)、(0、1)、(1、0)、(1、1)で4
値をとることができる。
【0024】書き込みに際しては、コントロールゲート
WLと基板間DLに電圧を印加することにより、強誘電
体層の分極状態によってトランジスタの閾値電圧が変化
することにより、あるゲート電圧でのドレイン電流(チ
ャネル抵抗)の大小を記憶情報として利用する。そして
さらに、このドレイン電流を強誘電体キャパシタに蓄積
し、さらにこの蓄積情報の有無によっても記憶情報の書
き込み、読み出しを行うことが可能となる。従ってFE
MISと、強誘電体キャパシタとでそれぞれ2値づつ、
4値の書き込み、読み出しを行うことが可能となる。
WLと基板間DLに電圧を印加することにより、強誘電
体層の分極状態によってトランジスタの閾値電圧が変化
することにより、あるゲート電圧でのドレイン電流(チ
ャネル抵抗)の大小を記憶情報として利用する。そして
さらに、このドレイン電流を強誘電体キャパシタに蓄積
し、さらにこの蓄積情報の有無によっても記憶情報の書
き込み、読み出しを行うことが可能となる。従ってFE
MISと、強誘電体キャパシタとでそれぞれ2値づつ、
4値の書き込み、読み出しを行うことが可能となる。
【0025】次に、この不揮発性メモリの動作について
説明する。図3はヒステリシス特性を示す図である。図
4はリードのタイムチャートを示す図である。
説明する。図3はヒステリシス特性を示す図である。図
4はリードのタイムチャートを示す図である。
【0026】ワード線WLには電圧VW1、を印加し、F
ETをオンすることにより(1)を書き込む。このとき
ドライブ線DLは接地電位とする。続いてプレート線を
ハイ、ビット線を接地電位にし、(0)を書き込む。こ
のときは(1,0)の書き込みを行うことになる。さら
にまた、この後ワード線WLには電圧VW0、を印加し、
ドライブ線DLをハイとすることによりFETに(0)
を書き込む。このときは(0,0)の書き込みを行うこ
とになる。
ETをオンすることにより(1)を書き込む。このとき
ドライブ線DLは接地電位とする。続いてプレート線を
ハイ、ビット線を接地電位にし、(0)を書き込む。こ
のときは(1,0)の書き込みを行うことになる。さら
にまた、この後ワード線WLには電圧VW0、を印加し、
ドライブ線DLをハイとすることによりFETに(0)
を書き込む。このときは(0,0)の書き込みを行うこ
とになる。
【0027】一方この時プレート線を接地電位、ビット
線をハイにすると、(1)を書き込むことができる。こ
のときは(1,1)の書き込みを行うことになる。さら
にまた、この後ワード線WLには電圧VW0、を印加し、
ドライブ線DLをハイとすることによりはFETに
(0)を書き込む。このときは(0,1)の書き込みを
行うことになる。
線をハイにすると、(1)を書き込むことができる。こ
のときは(1,1)の書き込みを行うことになる。さら
にまた、この後ワード線WLには電圧VW0、を印加し、
ドライブ線DLをハイとすることによりはFETに
(0)を書き込む。このときは(0,1)の書き込みを
行うことになる。
【0028】読み出しに際しては、まずワード線に読み
出し電圧Vrをかける。ここでFETが(1)のときオ
ン。(0)のときオフとなる。そしてプレート線をハイ
にする。ここでビット線の電位変化が0であるときは、
FETが0であると判断する(ここでビット線の電位変
化が0でなく小さいときは後述する)。
出し電圧Vrをかける。ここでFETが(1)のときオ
ン。(0)のときオフとなる。そしてプレート線をハイ
にする。ここでビット線の電位変化が0であるときは、
FETが0であると判断する(ここでビット線の電位変
化が0でなく小さいときは後述する)。
【0029】またビット線の電位変化が大のときはキャ
パシタが1であると判断し、(1、1)を読み出す。ま
たビット線の電位変化が小のときはキャパシタが0であ
ると判断し、(1、0)を読み出す。
パシタが1であると判断し、(1、1)を読み出す。ま
たビット線の電位変化が小のときはキャパシタが0であ
ると判断し、(1、0)を読み出す。
【0030】次にワード線をVW1にする。(FETをオ
ンにする)そしてビット線の電位変化が大であるときは
FETは0、キャパシタ1であると判断し、(0、1)
を読み出す。
ンにする)そしてビット線の電位変化が大であるときは
FETは0、キャパシタ1であると判断し、(0、1)
を読み出す。
【0031】一方ビット線の電位変化が小であるときは
FETは1または0、キャパシタ0であると判断し、F
ETは0、キャパシタ0であると判断された場合のみ、
上記(0、0)を読み出す。
FETは1または0、キャパシタ0であると判断し、F
ETは0、キャパシタ0であると判断された場合のみ、
上記(0、0)を読み出す。
【0032】再書き込みに際しては、破壊読み出しのた
め、読み出し後に書き込みを行う。ここで基板電位DL
は図4Bに示すように常にグランドとする。
め、読み出し後に書き込みを行う。ここで基板電位DL
は図4Bに示すように常にグランドとする。
【0033】そして図4Cに示すように、ワード線がV
W0、VW1となっているときに、プレート線PLを一定時
間だけVcまで上昇させる。このときこのワード線電位
とプレート線電位に応じて、ドレイン電流が流れ、ビッ
ト線電位は、所定量だけ下がる。
W0、VW1となっているときに、プレート線PLを一定時
間だけVcまで上昇させる。このときこのワード線電位
とプレート線電位に応じて、ドレイン電流が流れ、ビッ
ト線電位は、所定量だけ下がる。
【0034】このようにして図5に示すように4パター
ンの信号の読み出しを行うことが可能となる。
ンの信号の読み出しを行うことが可能となる。
【0035】尚、前記実施例では、強誘電体膜として、
PZTを用いたが、これに限定されることなく、適宜変
更可能である。
PZTを用いたが、これに限定されることなく、適宜変
更可能である。
【0036】また、MFMIS構造のFET、強誘電体
キャパシタの両方について、同一工程で形成したPZT
膜からなる強誘電体膜を使用したが、他の材料を用いて
もよく、また互いに特性の異なる強誘電体膜を用いても
よい。
キャパシタの両方について、同一工程で形成したPZT
膜からなる強誘電体膜を使用したが、他の材料を用いて
もよく、また互いに特性の異なる強誘電体膜を用いても
よい。
【0037】
【発明の効果】以上説明してきたように本発明によれ
ば、容易に安定した多値読み取りが可能な不揮発性メモ
リを得ることがとなる。
ば、容易に安定した多値読み取りが可能な不揮発性メモ
リを得ることがとなる。
【図1】本発明実施例の不揮発性メモリの等価回路を示
す図である。
す図である。
【図2】本発明実施例の不揮発性メモリを示す図であ
る。
る。
【図3】本発明実施例の不揮発性メモリのヒステリシス
特性を示す図である。
特性を示す図である。
【図4】本発明実施例の不揮発性メモリのリードチャー
トを示す図である。
トを示す図である。
【図5】本発明実施例の不揮発性メモリの読み出し結果
を示す図。
を示す図。
【図6】従来例の強誘電体メモリの等価回路を示す図で
ある。
ある。
【図7】従来例の強誘電体メモリの構造を示す図であ
る。
る。
【図8】従来例の強誘電体メモリの等価回路を示す図で
ある。
ある。
【図9】従来例の強誘電体メモリの構造を示す図であ
る。
る。
【図10】従来例の強誘電体メモリの動作説明図であ
る。
る。
【符号の説明】 1・・・シリコン基板 2・・・ソース領域 3・・・ドレイン領域 4・・・ゲート絶縁膜 5・・・フローティングゲート 6・・・強誘電体膜 7・・・コントロールゲート P・・・プラグ 16・・・第1電極 17・・・強誘電体膜 18・・・第2電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/10 451 27/108 21/8242 Fターム(参考) 5B024 AA03 AA15 BA02 BA03 CA07 CA17 CA21 CA27 5F001 AA17 AD33 AE02 AE03 AE08 AE20 AF20 5F083 AD48 FR02 FR05 FR06 FR07 GA30 JA15 JA17 MA06 MA17 ZA21 5F101 BA62 BD20 BE02 BE03 BE05 BE07 BF05
Claims (4)
- 【請求項1】半導体基板に形成されたソース・ドレイン
領域間の前記半導体基板表面に、少なくとも第1の強誘
電体層を介してゲート電極を積層してなる強誘電体トラ
ンジスタと、 第1および第2の電極と、前記第1および第2の電極間に
挟持された第2の強誘電体層とからなり、前記第1の電極
を、前記トランジスタの前記ソース・ドレイン領域の一
方に接続してなる強誘電体キャパシタとを具備し、 前記コントロール電極と前記半導体基板との間に第1の
電位差を生じさせ、前記第1の強誘電体層の分極を反転
させるとともに、 前記第1および第2の電極間に第2の電位差を生じさ
せ、前記第2の強誘電体層の分極を反転させることによ
り、 多値データの書き込みおよび読み出しを行うようにした
ことを特徴とする不揮発性メモリ。 - 【請求項2】前記強誘電体トランジスタは、半導体基板
に形成されたソース・ドレイン領域間の前記半導体基板
表面に、第1の強誘電体層とゲート絶縁膜を介して形成
されたゲート電極を具備してなるMFIS構造のトラン
ジスタであることを特徴とする請求項1に記載の不揮発
性メモリ。 - 【請求項3】前記強誘電体トランジスタは、半導体基板
に形成されたソース・ドレイン領域間の前記半導体基板
表面に、ゲート絶縁膜を介してフローティングゲート
と、第1の強誘電体層と、コントロールゲートとを順次
積層してなるMFMIS構造のトランジスタであること
を特徴とする請求項1に記載の不揮発性メモリ。 - 【請求項4】前記第1および第2の強誘電体層は、同一
工程で形成された強誘電体層であることを特徴とする請
求項3に記載の不揮発性メモリ。
Priority Applications (5)
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- 1999-09-30 JP JP28023799A patent/JP2001102465A/ja active Pending
-
2000
- 2000-09-28 US US09/671,599 patent/US6285577B1/en not_active Expired - Fee Related
- 2000-09-29 EP EP00121187A patent/EP1089341A3/en not_active Withdrawn
- 2000-09-29 KR KR1020000057409A patent/KR100663310B1/ko not_active IP Right Cessation
- 2000-09-30 TW TW089120344A patent/TW480490B/zh not_active IP Right Cessation
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