JP4822547B2 - 強誘電体を有する電界効果トランジスタ型記憶素子及びその製造方法 - Google Patents
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Description
本発明は、強誘電体を有する電界効果トランジスタ型記憶素子及びその製造方法に関し、特にデバイス応用における信頼性を向上させる当該記憶素子の技術と構造に関する。
一般に、強誘電体を有する電界効果トランジスタ型（ＦＥＴ）型の記憶素子は公知なものとして、非特許文献１がある。本書において、これら素子の回路応用については不揮発性ランダムアクセスメモリー等の報告がなされているが、このようなデバイスを実現するに当たっては、情報保持時間の確保がこれまでの大きな問題であった。
従来、強誘電体を電界効果トランジスタ型のゲート絶縁層として用いる金属／強誘電体／半導体（ＭＦＳ）トランジスタとしては、例えば、非特許文献２に記載されている。この構造では、チャネル部に強誘電体とシリコンの直接的な界面が存在するため、その界面において、キャリアの注入、界面反応、界面準位やトラップの形成などの問題が発生し、良好な特性が得られなかった。
そこで、非特許文献３記載されているように、強誘電体とシリコンの間に、反応防止層を挿入した金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）トランジスタが提案されている。さらに、ＭＦＩＳトランジスの各所を最適化する事で非特許文献４に示される様なデバイス特性の向上が見られている。
しかしながら、現在までの報告例は、非特許文献４や非特許文献５に代表されるように、２ミクロン〜数十ミクロンといった大きなゲート長での結果、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果がほとんどであり、さらなる微細化、いわゆる、サブミクロンゲート領域でのデバイス評価は今後の課題である。
そこで、非特許文献３記載されているように、強誘電体とシリコンの間に、反応防止層を挿入した金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）トランジスタが提案されている。さらに、ＭＦＩＳトランジスの各所を最適化する事で非特許文献４に示される様なデバイス特性の向上が見られている。
しかしながら、現在までの報告例は、非特許文献４や非特許文献５に代表されるように、２ミクロン〜数十ミクロンといった大きなゲート長での結果、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果がほとんどであり、さらなる微細化、いわゆる、サブミクロンゲート領域でのデバイス評価は今後の課題である。
これらの課題を解決するために、特許文献１には、低電圧での書き込み、及び非破壊読み出しを可能にすべく、電極層と強誘電体絶縁膜の間に２端子スイッチを挿入することが記載されている。また、強誘電体の隣にスイッチングＭＯＳＦＥＴを配置することで、安定な読み書きを試みようとすることが特許文献２に記載されている。
しかし、特許文献３や特許文献４で指摘されているように、強誘電体とシリコンの間に反応防止層を挿入した金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）トランジスタを適用することが、良好なデバイス特性を得るために必須であり、特許文献４で問題提起されているように、強誘電体の性能を向上させること、及び強誘電体の性能の維持は非常に大きな課題として残されている。
しかし、特許文献３や特許文献４で指摘されているように、強誘電体とシリコンの間に反応防止層を挿入した金属／強誘電体／絶縁体／半導体（ＭＦＩＳ）トランジスタを適用することが、良好なデバイス特性を得るために必須であり、特許文献４で問題提起されているように、強誘電体の性能を向上させること、及び強誘電体の性能の維持は非常に大きな課題として残されている。
強誘電体の性能の維持を目的とした公知例は少ないが、特許文献４では強誘電体を劣化させてしまう水素の拡散防止を図るため、チタンと絶縁膜の積層構造で強誘電体の一部を覆うこと及び水素の拡散係数の小さな、ボロン、リン含有シリカガラス（ＢＰＳＧ）膜を適用することが記載されている。
また、特許文献５では、強誘電体（Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ），Ｐｂ（ＺｒＴｉ）Ｏ３（ＰＺＴ），ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ），Ｂｉ２ＳｉＯ５（ＳＢＯ），（ＢａＳｒ）ＴｉＯ３(ＳＢＴＯ)，ＳｒＢｉ２（ＮｂＴａ）２Ｏ９（ＳＢＴＮ），ＳｒＴｉＯ３（ＳＴＯ），Ｂｉ４Ｔｉ３Ｏ１２（ＢＴＯ），（ＢｉＬａ）４Ｔｉ３Ｏ１２（ＢＬＴ），ＬｉＮｂＯ３（ＬＮＯ），ＹＭｎＯ３が例示）を上部の電極（イリジウム，プラチナ，ルテニウム,酸化イリジウム，酸化プラチナ,酸化ルテニウムが例示）、下部のゲート誘電体（ＺｒＯ２，ジルコニウムシリケート，Ｚｒ−Ａｌ−Ｓｉ−Ｏ，ＨｆＯ２，ハフニウムシリケート，Ｈｆ−Ａｌ−Ｏ，Ｌａ−Ａｌ−Ｏ，酸化ランタン，Ｔａ２Ｏ５が例示）、側壁の誘電体［（ＴｉＯ２，Ａｌ２Ｏ３，ＴｉＡｌＯＸ，Ｓｉ3Ｎ４が例示）や（ＺｒＯ２，ジルコニウムシリケート，Ｚｒ−Ａｌ−Ｓｉ−Ｏ，ＨｆＯ２，ハフニウムシリケート，Ｈｆ−Ａｌ−Ｏ，Ｌａ−Ａｌ−Ｏ，酸化ランタン，Ｔａ２Ｏ５が例示）］によって、カプセル化するように寄与させることで、酸素、水素、他の不純物に起因する汚染を低減するか、なくすことを論じている。しかし、これらの例では、強誘電体は上部電極の直下にのみ配置されており、強誘電体層がゲート電極の側壁や上部を被覆しているものではない。
また、特許文献５では、強誘電体（Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ），Ｐｂ（ＺｒＴｉ）Ｏ３（ＰＺＴ），ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ），Ｂｉ２ＳｉＯ５（ＳＢＯ），（ＢａＳｒ）ＴｉＯ３(ＳＢＴＯ)，ＳｒＢｉ２（ＮｂＴａ）２Ｏ９（ＳＢＴＮ），ＳｒＴｉＯ３（ＳＴＯ），Ｂｉ４Ｔｉ３Ｏ１２（ＢＴＯ），（ＢｉＬａ）４Ｔｉ３Ｏ１２（ＢＬＴ），ＬｉＮｂＯ３（ＬＮＯ），ＹＭｎＯ３が例示）を上部の電極（イリジウム，プラチナ，ルテニウム,酸化イリジウム，酸化プラチナ,酸化ルテニウムが例示）、下部のゲート誘電体（ＺｒＯ２，ジルコニウムシリケート，Ｚｒ−Ａｌ−Ｓｉ−Ｏ，ＨｆＯ２，ハフニウムシリケート，Ｈｆ−Ａｌ−Ｏ，Ｌａ−Ａｌ−Ｏ，酸化ランタン，Ｔａ２Ｏ５が例示）、側壁の誘電体［（ＴｉＯ２，Ａｌ２Ｏ３，ＴｉＡｌＯＸ，Ｓｉ3Ｎ４が例示）や（ＺｒＯ２，ジルコニウムシリケート，Ｚｒ−Ａｌ−Ｓｉ−Ｏ，ＨｆＯ２，ハフニウムシリケート，Ｈｆ−Ａｌ−Ｏ，Ｌａ−Ａｌ−Ｏ，酸化ランタン，Ｔａ２Ｏ５が例示）］によって、カプセル化するように寄与させることで、酸素、水素、他の不純物に起因する汚染を低減するか、なくすことを論じている。しかし、これらの例では、強誘電体は上部電極の直下にのみ配置されており、強誘電体層がゲート電極の側壁や上部を被覆しているものではない。
さらに、特許文献６では、強誘電体のスタック構造を、水素へのバリアキャップ層で被包することで、引き続くプロセスステップによる水素からの劣化を避けると共に、引き続く回復アニールの必要性を最小にし、あるいは除去する。また、強誘電体と半導体領域との間の相互拡散を最小化させる役割を与えている。
しかし、以上に挙げた手法はいずれもデバイス改善にはつながることはなく、ウェル構造が形成されているシリコン基板に対して、バッファ層、強誘電体層、上部電極層を形成し、強誘電体電界効果トランジスタ型を作製し、かつ、特性を改善する手法には殆ど触れられていない。
しかし、以上に挙げた手法はいずれもデバイス改善にはつながることはなく、ウェル構造が形成されているシリコン基板に対して、バッファ層、強誘電体層、上部電極層を形成し、強誘電体電界効果トランジスタ型を作製し、かつ、特性を改善する手法には殆ど触れられていない。
強誘電体薄膜メモリ、塩嵜忠・阿部東彦・武田英次・津屋英樹、サイエンス・フォーラム社（１９９５）、第１章 戦略デバイスとしての強誘電体メモリ、第I節 台頭する強誘電体メモリ 〜ＤＲＡＭの限界を超えて〜、垂井康夫著
IEEE Trans, Electron Devices, vol.ED-21,No.8, pp.499-504, Aug. 1974
IEDM Tech. Dig., pp.7-16, 1994
IEDM Tech. Dig., pp.915-918, 2004
Jap. J Appl. Phys. Vol.44, pp.L800-L802,2005
Appl. Phys. Lett. Vol.89, pp.222910-1-222910-3,2006
特開平０７−１０６４５０号公報
特開平０５―１２０８６６号公報
特開平１１−０４０６８３号公報
特開２００１−３０８２８４号公報
特開２００２−３５３４２０号公報
特開平１０−１６３４３７号公報
本発明の目的は、上記従来技術の問題点を解消し、強誘電体を有する電界効果トランジスタ型の記憶素子をデバイス応用するために、十分なメモリーウィンドウ幅が長期間かつ高温で安定に保持される当該記憶素子の技術と構造を提供することを課題とする。
本発明の目的を達成するために鋭意研究を進めたところ、ゲートスタックを被包するように積層される第二の強誘電体層が、メモリーウィンドウ幅を増大させることができるとの知見を得た。なお、本発明におけるメモリーウィンドウ幅とは、ゲート電極の電圧を順方向（例えば、nチャネル型トランジスタの場合にはマイナスからプラス）から逆方向（同様に、nチャネル型トランジスタの場合にはプラスからマイナス）に変化させていった時の、特定のドレイン電流値に対する順方向電圧と逆方向電圧の電圧差で規定する（ゲート電圧に対するドレイン電流は、ヒステリシス曲線で描かれる）。
本発明は、この知見に基づいて、
１）強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層とゲート電極の電極層との間に積層される第一の強誘電体層と、ゲート電極の直下以外に積層される第二の強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
従来は、第一の強誘電体のみであるため、強誘電体としての機能の低下は否めなかった。本願発明は、第二の強誘電体の配置により、十分なメモリーウィンドウ幅が長期間かつ高温で安定に保持できる記憶素子を提供し、その機能を大きく増加させることが可能となった。このように、第一の強誘電体層は、ゲート電極の直下に配置されるが、第二の強誘電体層は、ゲート電極の直下以外に配置されるのが特徴の一つでもある。
１）強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層とゲート電極の電極層との間に積層される第一の強誘電体層と、ゲート電極の直下以外に積層される第二の強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
従来は、第一の強誘電体のみであるため、強誘電体としての機能の低下は否めなかった。本願発明は、第二の強誘電体の配置により、十分なメモリーウィンドウ幅が長期間かつ高温で安定に保持できる記憶素子を提供し、その機能を大きく増加させることが可能となった。このように、第一の強誘電体層は、ゲート電極の直下に配置されるが、第二の強誘電体層は、ゲート電極の直下以外に配置されるのが特徴の一つでもある。
また、本発明は、
２）第二の強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記１記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体を有するＭＦＩＳ−ＦＥＴの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、第一の強誘電体層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、３）第二の強誘電体層が、ゲートスタックの側壁（サイドウオール）に形成されることを特徴とする上記１記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記２）の変形であるが、同様の効果を得ることができる。
さらに、４）バッファ層が、ゲートスタックと第二の強誘電体層との間に積層されることを特徴とする上記１〜３のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
２）第二の強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記１記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体を有するＭＦＩＳ−ＦＥＴの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、第一の強誘電体層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、３）第二の強誘電体層が、ゲートスタックの側壁（サイドウオール）に形成されることを特徴とする上記１記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記２）の変形であるが、同様の効果を得ることができる。
さらに、４）バッファ層が、ゲートスタックと第二の強誘電体層との間に積層されることを特徴とする上記１〜３のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
さらに、本発明は、
５）半導体基板上にバッファ層を積層する工程と、前記バッファ層に第一の強誘電体層を積層する工程と、前記第一の強誘電体層にゲート電極となる電極層を積層する工程と、前記電極層、前記第一の強誘電体層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する第二の強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
５）半導体基板上にバッファ層を積層する工程と、前記バッファ層に第一の強誘電体層を積層する工程と、前記第一の強誘電体層にゲート電極となる電極層を積層する工程と、前記電極層、前記第一の強誘電体層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する第二の強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
また、６）ゲートスタックを被包する第二の強誘電体層を積層する工程と、エッチバックにより前記第二の強誘電体層の側壁（サイドウオール）を形成する工程とを有することを特徴とする上記５記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。第二の強誘電体層からなるサイドウオールを形成することにより、側壁保護層としての役割を兼ねさせることが可能である。
さらに、７）ゲートスタックを形成する工程と、前記ゲットスタックを被包するバッファ層を積層する工程と、前記バッファ層に第二の強誘電体層を積層する工程とからなることを特徴とする上記５又は６記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、第二の強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。また、８）第二の強誘電体層をゲート電極の直下以外に積層することを特徴とする上記５〜７のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
さらに、７）ゲートスタックを形成する工程と、前記ゲットスタックを被包するバッファ層を積層する工程と、前記バッファ層に第二の強誘電体層を積層する工程とからなることを特徴とする上記５又は６記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、第二の強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。また、８）第二の強誘電体層をゲート電極の直下以外に積層することを特徴とする上記５〜７のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
本発明は、
９）強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、ゲート電極の直下以外に積層される強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
９）強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、ゲート電極の直下以外に積層される強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
また、本発明は、
１０）強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記９記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
これは、ゲート電極の直下以外に強誘電体を有するＭＯＳ−ＦＥＴの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、１１）強誘電体層が、ゲートスタックの側壁（サイドウオール）に形成されることを特徴とする上記９記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記１０）の変形であるが、同様の効果を得ることができる。
さらに、１２）バッファ層が、ゲートスタックと強誘電体層との間に積層されることを特徴とする上記９〜１１のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
１０）強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記９記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
これは、ゲート電極の直下以外に強誘電体を有するＭＯＳ−ＦＥＴの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、１１）強誘電体層が、ゲートスタックの側壁（サイドウオール）に形成されることを特徴とする上記９記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記１０）の変形であるが、同様の効果を得ることができる。
さらに、１２）バッファ層が、ゲートスタックと強誘電体層との間に積層されることを特徴とする上記９〜１１のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
また、本発明は、
１３）半導体基板上にバッファ層を積層する工程と、前記バッファ層にゲート電極となる電極層を積層する工程と、前記電極層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
また、１４）ゲートスタックを被包する強誘電体層を積層する工程と、エッチバックにより前記強誘電体層の側壁（サイドウオール）を形成する工程とを有することを特徴とする上記１３記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。強誘電体層からなるサイドウオールを形成することにより、側壁保護層としての役割を兼ねさせることが可能である。
１３）半導体基板上にバッファ層を積層する工程と、前記バッファ層にゲート電極となる電極層を積層する工程と、前記電極層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
また、１４）ゲートスタックを被包する強誘電体層を積層する工程と、エッチバックにより前記強誘電体層の側壁（サイドウオール）を形成する工程とを有することを特徴とする上記１３記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。強誘電体層からなるサイドウオールを形成することにより、側壁保護層としての役割を兼ねさせることが可能である。
また、本発明は、
１５）ゲートスタックを形成する工程と、前記ゲートスタックを被包するバッファ層を積層する工程と、前記バッファ層に強誘電体層を積層する工程とからなることを特徴とする上記１３又は１４記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。
さらに、１６）強誘電体層をゲート電極の直下以外に積層することを特徴とする上記１３〜１５のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
１５）ゲートスタックを形成する工程と、前記ゲートスタックを被包するバッファ層を積層する工程と、前記バッファ層に強誘電体層を積層する工程とからなることを特徴とする上記１３又は１４記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。
さらに、１６）強誘電体層をゲート電極の直下以外に積層することを特徴とする上記１３〜１５のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
本発明による強誘電体を有する電界効果トランジスタ型の記憶素子及びその製造方法では、ゲートスタックを被包するように積層される第二の強誘電体層を有する構造により、当該記憶素子をデバイス応用するために有効な、メモリーウィンドウ幅を増大できるという優れた効果を有する。
この技術は、現在までに報告されてきた、非特許文献４や非特許文献５に代表されるように、２ミクロン〜数十ミクロンといった大きなゲート長での結果や、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果を発展させ、サブミクロンゲート領域でのデバイス評価へつながるものと期待される。
この技術は、現在までに報告されてきた、非特許文献４や非特許文献５に代表されるように、２ミクロン〜数十ミクロンといった大きなゲート長での結果や、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果を発展させ、サブミクロンゲート領域でのデバイス評価へつながるものと期待される。
強誘電体を有する電界効果トランジスタ型記憶素子を製造するための具体例を示す。しかし、この例は本願発明を理解し易くするためのもので、本願発明を制限するためのものではない。したがって、本願発明は、明細書に記載する技術思想に含まれる、この例以外の態様及び他の例並びに変形は、本願発明に全て包含されるものである。
図１は、基本的なＭＦＩＳ−ＦＥＴ構造を示す図である。図２は、ゲートスタックを被包するように積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を説明する図である。
本発明で作成する半導体は、大まかに、段落［００２０］以降の処理を経て作成されるが、デバイスの基本的な縦構造、横構造、処理条件は以下のようなものである。
まず、自然酸化膜を除去したシリコン基板上に、１ｎｍ〜２０ｎｍ程度のアルミナ、ハフニウム−アルミナ酸化物、ハフニウム酸化物などに代表される誘電体を５０°Ｃから４００°Ｃ程度で形成後、ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどに代表される強誘電体薄膜を２００ｎｍ〜７００ｎｍ程度、５０°Ｃから８００°Ｃ程度で形成する。
本発明で作成する半導体は、大まかに、段落［００２０］以降の処理を経て作成されるが、デバイスの基本的な縦構造、横構造、処理条件は以下のようなものである。
まず、自然酸化膜を除去したシリコン基板上に、１ｎｍ〜２０ｎｍ程度のアルミナ、ハフニウム−アルミナ酸化物、ハフニウム酸化物などに代表される誘電体を５０°Ｃから４００°Ｃ程度で形成後、ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどに代表される強誘電体薄膜を２００ｎｍ〜７００ｎｍ程度、５０°Ｃから８００°Ｃ程度で形成する。
それから、ゲート電極に相当する白金、金、イリジウム、ルテニウム、及び、その酸化物などを、室温〜４００°Ｃ程度にて形成する。この積層構造を作成するための薄膜作成法は、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などで行う事ができる。それから、酸素中、窒素中などで４００°Ｃから１０００°Ｃ程度の熱処理などを行った後に反応性エッチングやアルゴンイオンによるエッチングによりゲートを加工する。
ゲート加工後、イオン注入等により、ソース、ドレインの領域を形成し、側壁保護膜としてのＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどに代表される強誘電体薄膜を１０ｎｍ〜３００ｎｍ程度、５０°Ｃから８００°Ｃ程度で形成する。
その後、ソース、ドレイン、ゲートへのコンタクトをアルミ、タングステン、チタン、金、白金やその合金で形成し、本発明のデバイス構造を得る。
その後、ソース、ドレイン、ゲートへのコンタクトをアルミ、タングステン、チタン、金、白金やその合金で形成し、本発明のデバイス構造を得る。
（ＭＦＩＳ構造からなる高誘電体を有する電界効果トランジスタ型記憶素子）
ｐ型若しくはｎ型のウェル構造が形成されているシリコン基板に対して、アルミ、ハフニウム、ジルコニウム、ランタン、タンタルなどの酸化物、もしくは、これらの複合酸化物材料からなるバッファ層を積層し、その上に、ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる第一の強誘電体層を、例えば、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法によって積層する。さらにその上に、ゲート電極の電極層としてプラチナ、イリジウム、ルテニウム、又はそれらの酸化物などをスパッタリング法、電子線蒸着法、ＭＯ−ＣＶＤ法などを用いて積層する。
ｐ型若しくはｎ型のウェル構造が形成されているシリコン基板に対して、アルミ、ハフニウム、ジルコニウム、ランタン、タンタルなどの酸化物、もしくは、これらの複合酸化物材料からなるバッファ層を積層し、その上に、ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる第一の強誘電体層を、例えば、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法によって積層する。さらにその上に、ゲート電極の電極層としてプラチナ、イリジウム、ルテニウム、又はそれらの酸化物などをスパッタリング法、電子線蒸着法、ＭＯ−ＣＶＤ法などを用いて積層する。
次に、自己整合ゲート方式により、電極層、第一の強誘電体層、バッファ層からなるゲートスタックを反応性エッチングにより形成し、その後、イオン・インプランテーションにより、ソース領域及びドレイン領域をセルフアラインにより形成し、さらにソース及びドレインを活性化するためにアニール処理を施す。
その後、第二の強誘電体層を、以下の態様を適宜選択して形成する。
その後、第二の強誘電体層を、以下の態様を適宜選択して形成する。
（１）[ゲートスタックを被包するように形成する構造]
ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる第二の強誘電体層を、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。ゲートスタックを被包するとは、第二の強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層することも含む。
この第二の強誘電体層が存在することにより、電極層下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果メモリーウィンドウが増大するという著しい効果を得ることができる。
ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる第二の強誘電体層を、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。ゲートスタックを被包するとは、第二の強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層することも含む。
この第二の強誘電体層が存在することにより、電極層下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果メモリーウィンドウが増大するという著しい効果を得ることができる。
（２）［ゲートスタックの側面に隣接するように形成する構造］
レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層された第二の強誘電体層を、反応性イオンエッチングにより異方性エッチングを行なう。第二の強誘電体層をエッチバックして、強誘電体の側壁に隣接するようにスペーサとして残した。この第二の強誘電体層は、サイドウオールと表現することもできる。本願発明においては、これらを共通の用語として使用する。この場合も、当該第二の強誘電体層が存在することにより、ゲート電極下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果、メモリーウィンドウが増大するという効果を得ることができる。
レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層された第二の強誘電体層を、反応性イオンエッチングにより異方性エッチングを行なう。第二の強誘電体層をエッチバックして、強誘電体の側壁に隣接するようにスペーサとして残した。この第二の強誘電体層は、サイドウオールと表現することもできる。本願発明においては、これらを共通の用語として使用する。この場合も、当該第二の強誘電体層が存在することにより、ゲート電極下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果、メモリーウィンドウが増大するという効果を得ることができる。
（３）［第二の強誘電体層下にバッファ層が積層された構造］
積層された第一の強誘電体層と電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、第二の強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。積層したバッファ層は、第二の高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応を効率よく防止することもできる。
積層された第一の強誘電体層と電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、第二の強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。積層したバッファ層は、第二の高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応を効率よく防止することもできる。
上記の工程における第二の強誘電体層は、いずれもゲート電極の直下に形成したものではない。これによって、この第二強誘電体層は第一強誘電体層とは、明確に区別することができる。上記の工程後、有機ガラスを固化させるＢＰＳＧ、リン含有シリカガラス（ＰＳＧ）やテトラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤ法などによって層間絶縁膜を堆積する。この場合、水素を含有するシラン系ガスを使用するプラズマＣＶＤを避けることが好ましい。
ソース電極、ドレイン電極、ゲート電極へのコンタクトホールに、反応性イオンエッチングにより前記層間絶縁膜に形成する。そして、コンタクトホールに、例えばアルミニウムや銅の配線層をスパッタリングにより形成する。これによって、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる電界効果トランジスタ型記憶素子を形成することができる。
ソース電極、ドレイン電極、ゲート電極へのコンタクトホールに、反応性イオンエッチングにより前記層間絶縁膜に形成する。そして、コンタクトホールに、例えばアルミニウムや銅の配線層をスパッタリングにより形成する。これによって、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる電界効果トランジスタ型記憶素子を形成することができる。
（ＭＯＳ構造からなる高誘電体を有する電界効果トランジスタ型記憶素子）
本発明は、ｐ型若しくはｎ型のウェル構造が形成されているシリコン基板に対して、ゲート絶縁膜層を積層し、その上に、ゲート電極層としてタングステン、ニッケル、ハフニウム、プラチナ、イリジウム、ルテニウムなどの高融点金属や遷移金属、もしくは、珪化物、窒化物、酸化物等の導電性化合物をスパッタリングにより積層する。
そして、一枚のマスクによって、電極層及びゲート絶縁層のゲートスタックを反応性エッチングにより形成した。その後、イオン・インプランテーションにより、ソース領域及びドレイン領域がセルフアラインにより形成され、ソース及びドレインを活性化するためにアニール処理を施す。図６は、基本的なＭＯＳ−ＦＥＴ構造を示す図である。
本発明は、ｐ型若しくはｎ型のウェル構造が形成されているシリコン基板に対して、ゲート絶縁膜層を積層し、その上に、ゲート電極層としてタングステン、ニッケル、ハフニウム、プラチナ、イリジウム、ルテニウムなどの高融点金属や遷移金属、もしくは、珪化物、窒化物、酸化物等の導電性化合物をスパッタリングにより積層する。
そして、一枚のマスクによって、電極層及びゲート絶縁層のゲートスタックを反応性エッチングにより形成した。その後、イオン・インプランテーションにより、ソース領域及びドレイン領域がセルフアラインにより形成され、ソース及びドレインを活性化するためにアニール処理を施す。図６は、基本的なＭＯＳ−ＦＥＴ構造を示す図である。
その後、強誘電体層を以下の方法を適宜選択することによって形成した。
（１）［ゲートスタックを被包するように形成した構造］
ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる強誘電体層が、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層された。ゲートスタックを被包するとは、強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層されることも含まれる。当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図７は、ソース領域及びドレイン領域並びにゲートスタックを被包するように積層した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す図である。
（１）［ゲートスタックを被包するように形成した構造］
ＰＺＴ，ＳＢＴ，ＳＢＴＮ，ＢＬＴなどからなる強誘電体層が、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層された。ゲートスタックを被包するとは、強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層されることも含まれる。当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図７は、ソース領域及びドレイン領域並びにゲートスタックを被包するように積層した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す図である。
図１１は、ゲートスタックを被包するように積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造により得られたＩｄ−Ｖｇ特性の一例である。ここでは、−２Ｖ〜＋４Ｖ、−３Ｖ〜＋５Ｖ、−４Ｖ〜＋６Ｖ、−５Ｖ〜＋７Ｖに電圧をスキャンしている。
また、本結果を得たデバイスの構造は、バッファ層（（ＨｆＯ２）３（Ａｌ２Ｏ３））：１０ｎｍ、第一の強誘電体層（ＳＢＴ）：４１０ｎｍ、ゲート電極（Ｐｔ）：２８０ｎｍを積層し、１５０ｎｍの第二の強誘電体層（ＳＢＴ）を有する。図中の矢印で示す方向がヒステリシスの方向、そのヒステリシスによって生じた電圧幅をメモリーウィンドウと定義される。
また、本結果を得たデバイスの構造は、バッファ層（（ＨｆＯ２）３（Ａｌ２Ｏ３））：１０ｎｍ、第一の強誘電体層（ＳＢＴ）：４１０ｎｍ、ゲート電極（Ｐｔ）：２８０ｎｍを積層し、１５０ｎｍの第二の強誘電体層（ＳＢＴ）を有する。図中の矢印で示す方向がヒステリシスの方向、そのヒステリシスによって生じた電圧幅をメモリーウィンドウと定義される。
図１２は、ゲートスタックを被包するように積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造と図１に示されるような一般的なＭＦＩＳ−ＦＥＴ構造とそれぞれで得られたメモリーウィンドウとの比較をした累積頻度である。
本結果を得たデバイスの構造は、バッファ層（（ＨｆＯ２）３（Ａｌ２Ｏ３））：１０ｎｍ、第一の強誘電体層（ＳＢＴ）：４１０ｎｍ、ゲート電極（Ｐｔ）：２８０ｎｍを積層したものであり、１５０ｎｍの第二の強誘電体層（ＳＢＴ）を有する試料と有しない試料について、ゲート長１μｍ、１．５μｍのデバイスを用いて、−３Ｖ〜５Ｖのスキャンによって得られたメモリーウィンドウの結果を用いている。
本結果を得たデバイスの構造は、バッファ層（（ＨｆＯ２）３（Ａｌ２Ｏ３））：１０ｎｍ、第一の強誘電体層（ＳＢＴ）：４１０ｎｍ、ゲート電極（Ｐｔ）：２８０ｎｍを積層したものであり、１５０ｎｍの第二の強誘電体層（ＳＢＴ）を有する試料と有しない試料について、ゲート長１μｍ、１．５μｍのデバイスを用いて、−３Ｖ〜５Ｖのスキャンによって得られたメモリーウィンドウの結果を用いている。
（２）［ゲートスタックの側壁に隣接するように形成した構造］
図３は、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を示す説明図である。
レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって、ゲートスタックを被包するように積層された強誘電体層を反応性イオンエッチングにより、異方性エッチングが行なわれる。強誘電体層が全面エッチバックされて、ゲートスタックの側壁に隣接するようにスペーサとして残された。
この場合も、当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図５は、ソース領域及びドレイン領域との接触部にバッファ層を積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を説明する図である。
図８、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す説明図である。
図３は、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を示す説明図である。
レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって、ゲートスタックを被包するように積層された強誘電体層を反応性イオンエッチングにより、異方性エッチングが行なわれる。強誘電体層が全面エッチバックされて、ゲートスタックの側壁に隣接するようにスペーサとして残された。
この場合も、当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図５は、ソース領域及びドレイン領域との接触部にバッファ層を積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を説明する図である。
図８、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す説明図である。
（３）［強誘電体層下にバッファ層が積層された構造］
図４は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を示す説明図である。
また、図９は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す説明図である。
積層された電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。積層したバッファ層は、高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応のみを効率よく防止することもできる。
図４は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するＭＦＩＳ−ＦＥＴ構造を示す説明図である。
また、図９は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するＭＯＳ−ＦＥＴ構造を示す説明図である。
積層された電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、ＭＯ−ＣＶＤ法などによって積層する。積層したバッファ層は、高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応のみを効率よく防止することもできる。
本発明の強誘電体を有する電界効果トランジスタ型の記憶素子では、ゲートスタックを被包するように積層される第二の強誘電体層を有する構造により、当該記憶素子をデバイス応用するために有効なメモリーウィンドウ幅を増大させることができるという優れた効果を有する。また、強誘電体を有する電界効果トランジスタ型の不揮発性ランダムアクセスメモリーやロジック回路への応用にも有用である。
１ シリコン基板
２ ソース領域
３ ドレイン領域
４ バッファ層
５ 強誘電体層
６ 電極層
７ 第一の強誘電体層
８ 第二の強誘電体層
２ ソース領域
３ ドレイン領域
４ バッファ層
５ 強誘電体層
６ 電極層
７ 第一の強誘電体層
８ 第二の強誘電体層
Claims (5)
- 半導体基板上に、アルミニウム、ハフニウム、ジルコニウム、ランタン若しくはタンタルの酸化物又はこれらの複合酸化物からなるバッファ層、Ｐｂ（ＺｒＴｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（ＮｂＴａ）２Ｏ９ 又は（ＢｉＬａ）４Ｔｉ３Ｏ１２ のいずれか１つの材料からなる第一の強誘電体層、ゲート電極の電極層の積層構造であるゲートスタックを形成すると共に、該ゲートスタックの側壁又は該ゲートスタックの側壁及び前記ゲート電極の上部に、Ｐｂ（ＺｒＴｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（ＮｂＴａ）２Ｏ９ 又は（ＢｉＬａ）４Ｔｉ３Ｏ１２ のいずれか１つの材料からなる第二の強誘電体層を被せた構造を有することを特徴とする電界効果トランジスタ型記憶素子。
- ハフニウム、ジルコニウム、ランタン、タンタルの複合酸化物からなるバッファ層が、前記ゲートスタックの側壁と第二の強誘電体層との間に積層されることを特徴とする請求項１記載の電界効果トランジスタ型記憶素子。
- 半導体基板上にアルミニウム、ハフニウム、ジルコニウム、ランタン若しくはタンタルの酸化物又はこれらの複合酸化物からなるバッファ層を積層する工程と、前記バッファ層にＰｂ（ＺｒＴｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（ＮｂＴａ）２Ｏ９ 又は（ＢｉＬａ）４Ｔｉ３Ｏ１２ のいずれか１つの材料からなる第一の強誘電体層を積層する工程と、前記第一の強誘電体層にゲート電極となる電極層を積層する工程と、前記電極層、前記第一の強誘電体層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包するＰｂ（ＺｒＴｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（ＮｂＴａ）２Ｏ９ 又は（ＢｉＬａ）４Ｔｉ３Ｏ１２ のいずれか１つの材料からなる第二の強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
- ゲートスタックを被包する第二の強誘電体層を積層する工程と、エッチバックにより前記第二の強誘電体層の側壁（サイドウオール）を形成する工程とを有することを特徴とする請求項３記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
- ゲートスタックを形成する工程と、前記ゲートスタックを被包するハフニウム、ジルコニウム、ランタン、タンタルの複合酸化物からなるバッファ層を積層する工程と、前記バッファ層に第二の強誘電体層を積層する工程とからなることを特徴とする請求項３又は４記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
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