JP4822547B2 - 強誘電体を有する電界効果トランジスタ型記憶素子及びその製造方法 - Google Patents
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Description
そこで、非特許文献3記載されているように、強誘電体とシリコンの間に、反応防止層を挿入した金属/強誘電体/絶縁体/半導体(MFIS)トランジスタが提案されている。さらに、MFISトランジスの各所を最適化する事で非特許文献4に示される様なデバイス特性の向上が見られている。
しかしながら、現在までの報告例は、非特許文献4や非特許文献5に代表されるように、2ミクロン〜数十ミクロンといった大きなゲート長での結果、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果がほとんどであり、さらなる微細化、いわゆる、サブミクロンゲート領域でのデバイス評価は今後の課題である。
しかし、特許文献3や特許文献4で指摘されているように、強誘電体とシリコンの間に反応防止層を挿入した金属/強誘電体/絶縁体/半導体(MFIS)トランジスタを適用することが、良好なデバイス特性を得るために必須であり、特許文献4で問題提起されているように、強誘電体の性能を向上させること、及び強誘電体の性能の維持は非常に大きな課題として残されている。
また、特許文献5では、強誘電体(Pb5Ge3O11(PGO),Pb(ZrTi)O3(PZT),SrBi2Ta2O9(SBT),Bi2SiO5(SBO),(BaSr)TiO3(SBTO),SrBi2(NbTa)2O9(SBTN),SrTiO3(STO),Bi4Ti3O12(BTO),(BiLa)4Ti3O12(BLT),LiNbO3(LNO),YMnO3が例示)を上部の電極(イリジウム,プラチナ,ルテニウム,酸化イリジウム,酸化プラチナ,酸化ルテニウムが例示)、下部のゲート誘電体(ZrO2,ジルコニウムシリケート,Zr−Al−Si−O,HfO2,ハフニウムシリケート,Hf−Al−O,La−Al−O,酸化ランタン,Ta2O5が例示)、側壁の誘電体[(TiO2,Al2O3,TiAlOX,Si3N4が例示)や(ZrO2,ジルコニウムシリケート,Zr−Al−Si−O,HfO2,ハフニウムシリケート,Hf−Al−O,La−Al−O,酸化ランタン,Ta2O5が例示)]によって、カプセル化するように寄与させることで、酸素、水素、他の不純物に起因する汚染を低減するか、なくすことを論じている。しかし、これらの例では、強誘電体は上部電極の直下にのみ配置されており、強誘電体層がゲート電極の側壁や上部を被覆しているものではない。
しかし、以上に挙げた手法はいずれもデバイス改善にはつながることはなく、ウェル構造が形成されているシリコン基板に対して、バッファ層、強誘電体層、上部電極層を形成し、強誘電体電界効果トランジスタ型を作製し、かつ、特性を改善する手法には殆ど触れられていない。
1)強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層とゲート電極の電極層との間に積層される第一の強誘電体層と、ゲート電極の直下以外に積層される第二の強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
従来は、第一の強誘電体のみであるため、強誘電体としての機能の低下は否めなかった。本願発明は、第二の強誘電体の配置により、十分なメモリーウィンドウ幅が長期間かつ高温で安定に保持できる記憶素子を提供し、その機能を大きく増加させることが可能となった。このように、第一の強誘電体層は、ゲート電極の直下に配置されるが、第二の強誘電体層は、ゲート電極の直下以外に配置されるのが特徴の一つでもある。
2)第二の強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記1記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体を有するMFIS−FETの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、第一の強誘電体層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、3)第二の強誘電体層が、ゲートスタックの側壁(サイドウオール)に形成されることを特徴とする上記1記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記2)の変形であるが、同様の効果を得ることができる。
さらに、4)バッファ層が、ゲートスタックと第二の強誘電体層との間に積層されることを特徴とする上記1〜3のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、第二の強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
5)半導体基板上にバッファ層を積層する工程と、前記バッファ層に第一の強誘電体層を積層する工程と、前記第一の強誘電体層にゲート電極となる電極層を積層する工程と、前記電極層、前記第一の強誘電体層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する第二の強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
さらに、7)ゲートスタックを形成する工程と、前記ゲットスタックを被包するバッファ層を積層する工程と、前記バッファ層に第二の強誘電体層を積層する工程とからなることを特徴とする上記5又は6記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、第二の強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。また、8)第二の強誘電体層をゲート電極の直下以外に積層することを特徴とする上記5〜7のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
9)強誘電体層を有する電界効果トランジスタ型記憶素子において、強誘電体層が、ゲート電極の直下以外に積層される強誘電体層とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
10)強誘電体層が、ゲートスタックを被包するように積層されることを特徴とする上記9記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。
これは、ゲート電極の直下以外に強誘電体を有するMOS−FETの代表的な構造を示す。この場合において、ゲートスタックとはバッファ層、ゲート電極の電極層からなるゲートのスタック構造を意味する。
また、11)強誘電体層が、ゲートスタックの側壁(サイドウオール)に形成されることを特徴とする上記9記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、上記10)の変形であるが、同様の効果を得ることができる。
さらに、12)バッファ層が、ゲートスタックと強誘電体層との間に積層されることを特徴とする上記9〜11のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子、を提供する。これは、強誘電体層が、界面反応を生じさせる可能性があり、これを抑制するためである。
13)半導体基板上にバッファ層を積層する工程と、前記バッファ層にゲート電極となる電極層を積層する工程と、前記電極層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包する強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。この方法により、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる記憶素子を製造することができる。
また、14)ゲートスタックを被包する強誘電体層を積層する工程と、エッチバックにより前記強誘電体層の側壁(サイドウオール)を形成する工程とを有することを特徴とする上記13記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。強誘電体層からなるサイドウオールを形成することにより、側壁保護層としての役割を兼ねさせることが可能である。
15)ゲートスタックを形成する工程と、前記ゲートスタックを被包するバッファ層を積層する工程と、前記バッファ層に強誘電体層を積層する工程とからなることを特徴とする上記13又は14記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。これは、強誘電体層は、界面反応を生じさせる可能性があり、これを抑制するための製造方法である。
さらに、16)強誘電体層をゲート電極の直下以外に積層することを特徴とする上記13〜15のいずれかに記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法、を提供する。
この技術は、現在までに報告されてきた、非特許文献4や非特許文献5に代表されるように、2ミクロン〜数十ミクロンといった大きなゲート長での結果や、微細化は必ずしも容易ではない非セルフアラインゲート作成プロセスで作成されたデバイスの結果を発展させ、サブミクロンゲート領域でのデバイス評価へつながるものと期待される。
本発明で作成する半導体は、大まかに、段落[0020]以降の処理を経て作成されるが、デバイスの基本的な縦構造、横構造、処理条件は以下のようなものである。
まず、自然酸化膜を除去したシリコン基板上に、1nm〜20nm程度のアルミナ、ハフニウム−アルミナ酸化物、ハフニウム酸化物などに代表される誘電体を50°Cから400°C程度で形成後、PZT,SBT,SBTN,BLTなどに代表される強誘電体薄膜を200nm〜700nm程度、50°Cから800°C程度で形成する。
その後、ソース、ドレイン、ゲートへのコンタクトをアルミ、タングステン、チタン、金、白金やその合金で形成し、本発明のデバイス構造を得る。
p型若しくはn型のウェル構造が形成されているシリコン基板に対して、アルミ、ハフニウム、ジルコニウム、ランタン、タンタルなどの酸化物、もしくは、これらの複合酸化物材料からなるバッファ層を積層し、その上に、PZT,SBT,SBTN,BLTなどからなる第一の強誘電体層を、例えば、レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法によって積層する。さらにその上に、ゲート電極の電極層としてプラチナ、イリジウム、ルテニウム、又はそれらの酸化物などをスパッタリング法、電子線蒸着法、MO−CVD法などを用いて積層する。
その後、第二の強誘電体層を、以下の態様を適宜選択して形成する。
PZT,SBT,SBTN,BLTなどからなる第二の強誘電体層を、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって積層する。ゲートスタックを被包するとは、第二の強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層することも含む。
この第二の強誘電体層が存在することにより、電極層下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果メモリーウィンドウが増大するという著しい効果を得ることができる。
レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって積層された第二の強誘電体層を、反応性イオンエッチングにより異方性エッチングを行なう。第二の強誘電体層をエッチバックして、強誘電体の側壁に隣接するようにスペーサとして残した。この第二の強誘電体層は、サイドウオールと表現することもできる。本願発明においては、これらを共通の用語として使用する。この場合も、当該第二の強誘電体層が存在することにより、ゲート電極下部の第一の強誘電体層が存在する場合と比較して強誘電体層の寄与が大きくなり、その結果、メモリーウィンドウが増大するという効果を得ることができる。
積層された第一の強誘電体層と電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、第二の強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって積層する。積層したバッファ層は、第二の高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応を効率よく防止することもできる。
ソース電極、ドレイン電極、ゲート電極へのコンタクトホールに、反応性イオンエッチングにより前記層間絶縁膜に形成する。そして、コンタクトホールに、例えばアルミニウムや銅の配線層をスパッタリングにより形成する。これによって、強誘電体の機能を向上させ、十分なメモリーウィンドウ幅が、長期間かつ高温で安定に保持できる電界効果トランジスタ型記憶素子を形成することができる。
本発明は、p型若しくはn型のウェル構造が形成されているシリコン基板に対して、ゲート絶縁膜層を積層し、その上に、ゲート電極層としてタングステン、ニッケル、ハフニウム、プラチナ、イリジウム、ルテニウムなどの高融点金属や遷移金属、もしくは、珪化物、窒化物、酸化物等の導電性化合物をスパッタリングにより積層する。
そして、一枚のマスクによって、電極層及びゲート絶縁層のゲートスタックを反応性エッチングにより形成した。その後、イオン・インプランテーションにより、ソース領域及びドレイン領域がセルフアラインにより形成され、ソース及びドレインを活性化するためにアニール処理を施す。図6は、基本的なMOS−FET構造を示す図である。
(1)[ゲートスタックを被包するように形成した構造]
PZT,SBT,SBTN,BLTなどからなる強誘電体層が、ゲートスタックを被包するように、レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって積層された。ゲートスタックを被包するとは、強誘電体層がゲート領域のみならず、ソース領域及びドレイン領域まで覆うように積層されることも含まれる。当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図7は、ソース領域及びドレイン領域並びにゲートスタックを被包するように積層した第二の強誘電体層を有するMOS−FET構造を示す図である。
また、本結果を得たデバイスの構造は、バッファ層((HfO2)3(Al2O3)):10nm、第一の強誘電体層(SBT):410nm、ゲート電極(Pt):280nmを積層し、150nmの第二の強誘電体層(SBT)を有する。図中の矢印で示す方向がヒステリシスの方向、そのヒステリシスによって生じた電圧幅をメモリーウィンドウと定義される。
本結果を得たデバイスの構造は、バッファ層((HfO2)3(Al2O3)):10nm、第一の強誘電体層(SBT):410nm、ゲート電極(Pt):280nmを積層したものであり、150nmの第二の強誘電体層(SBT)を有する試料と有しない試料について、ゲート長1μm、1.5μmのデバイスを用いて、−3V〜5Vのスキャンによって得られたメモリーウィンドウの結果を用いている。
図3は、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するMFIS−FET構造を示す説明図である。
レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって、ゲートスタックを被包するように積層された強誘電体層を反応性イオンエッチングにより、異方性エッチングが行なわれる。強誘電体層が全面エッチバックされて、ゲートスタックの側壁に隣接するようにスペーサとして残された。
この場合も、当該強誘電体層が存在することにより、あらたな構造の不揮発性記憶素子を作製することができる。
図5は、ソース領域及びドレイン領域との接触部にバッファ層を積層した第二の強誘電体層を有するMFIS−FET構造を説明する図である。
図8、ゲートスタックの側面に隣接するように形成した第二の強誘電体層を有するMOS−FET構造を示す説明図である。
図4は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するMFIS−FET構造を示す説明図である。
また、図9は、第二の高誘電体層下にバッファ層を積層した第二の強誘電体層を有するMOS−FET構造を示す説明図である。
積層された電極層を反応性イオンエッチングにより、ゲートスタックを形成するように除去する。その後、ハフニウム、ジルコニウム、ランタン、タンタルなどの複合酸化物材料からなるバッファ層がゲートスタックを被包するように、積層する。
そして、強誘電体層が、積層したバッファ層に、レーザー蒸着法、スピンコーティング法、スパッタリング法、MO−CVD法などによって積層する。積層したバッファ層は、高誘電体層とゲート領域、ソース領域及びドレイン領域の界面反応を防止する役割をする。また、バッファ層を部分的に積層し、当該部分の領域の界面反応のみを効率よく防止することもできる。
2 ソース領域
3 ドレイン領域
4 バッファ層
5 強誘電体層
6 電極層
7 第一の強誘電体層
8 第二の強誘電体層
Claims (5)
- 半導体基板上に、アルミニウム、ハフニウム、ジルコニウム、ランタン若しくはタンタルの酸化物又はこれらの複合酸化物からなるバッファ層、Pb(ZrTi)O3、SrBi2Ta2O9、SrBi2(NbTa)2O9 又は(BiLa)4Ti3O12 のいずれか1つの材料からなる第一の強誘電体層、ゲート電極の電極層の積層構造であるゲートスタックを形成すると共に、該ゲートスタックの側壁又は該ゲートスタックの側壁及び前記ゲート電極の上部に、Pb(ZrTi)O3、SrBi2Ta2O9、SrBi2(NbTa)2O9 又は(BiLa)4Ti3O12 のいずれか1つの材料からなる第二の強誘電体層を被せた構造を有することを特徴とする電界効果トランジスタ型記憶素子。
- ハフニウム、ジルコニウム、ランタン、タンタルの複合酸化物からなるバッファ層が、前記ゲートスタックの側壁と第二の強誘電体層との間に積層されることを特徴とする請求項1記載の電界効果トランジスタ型記憶素子。
- 半導体基板上にアルミニウム、ハフニウム、ジルコニウム、ランタン若しくはタンタルの酸化物又はこれらの複合酸化物からなるバッファ層を積層する工程と、前記バッファ層にPb(ZrTi)O3、SrBi2Ta2O9、SrBi2(NbTa)2O9 又は(BiLa)4Ti3O12 のいずれか1つの材料からなる第一の強誘電体層を積層する工程と、前記第一の強誘電体層にゲート電極となる電極層を積層する工程と、前記電極層、前記第一の強誘電体層及び前記バッファ層をパターニングによりゲートスタックを形成する工程と、前記ゲートスタックを被包するPb(ZrTi)O3、SrBi2Ta2O9、SrBi2(NbTa)2O9 又は(BiLa)4Ti3O12 のいずれか1つの材料からなる第二の強誘電体層を積層する工程とからなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
- ゲートスタックを被包する第二の強誘電体層を積層する工程と、エッチバックにより前記第二の強誘電体層の側壁(サイドウオール)を形成する工程とを有することを特徴とする請求項3記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
- ゲートスタックを形成する工程と、前記ゲートスタックを被包するハフニウム、ジルコニウム、ランタン、タンタルの複合酸化物からなるバッファ層を積層する工程と、前記バッファ層に第二の強誘電体層を積層する工程とからなることを特徴とする請求項3又は4記載の強誘電体を有する電界効果トランジスタ型記憶素子の製造方法。
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