TW479371B - Thin film transistor - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 239000013078 crystal Substances 0.000 claims abstract description 142
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 9
- 229910052718 tin Inorganic materials 0.000 claims abstract description 9
- 229910052745 lead Inorganic materials 0.000 claims abstract description 8
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 51
- 239000002245 particle Substances 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 21
- 238000011049 filling Methods 0.000 claims description 18
- 230000002079 cooperative effect Effects 0.000 claims description 13
- 239000013081 microcrystal Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 210000002784 stomach Anatomy 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- 239000000463 material Substances 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000000034 method Methods 0.000 description 23
- 238000005224 laser annealing Methods 0.000 description 10
- 239000011521 glass Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005090 crystal field Methods 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000004576 sand Substances 0.000 description 2
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000010956 selective crystallization Methods 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
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- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
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- H01L21/02595—Microstructure polycrystalline
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/78651—Silicon transistors
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479371 A7 B7 五、發明說明(1 ) 【發明之背景】 發明之領域 (請先閱讀背面之注意事項再填寫本頁) 本發明爲有關薄膜電晶體裝置。 以往之薄膜電晶體裝置,形成主要用於畫像顯示裝等 之薄膜電晶體(TFT: Thin Film Transistor之簡稱)的母體薄 膜主要係使用筒溫ρ ο 1 y - S i。 . 這是因爲在絕緣體基板之石英基板上依據9 00 °C左右之 高溫熱處理而形成多結晶Si,所以,形成比較大粒徑500〜 600nm)的多結晶Si。形成爲此高溫poly-Si之TFT,因晶界密 度低結晶性良好之S i薄膜作爲溝道而予以利用,所以,可 以得到電子機動性爲100〜150〔 cm2 /Vs〕和單結晶Si之 (〜500〔crri/ Vs〕’ S.M.Sze,Physics of Semiconductor Devices,p.29,Second Edition, Wiley)接近値。 但是,該高溫poly-Si薄膜,爲使絕緣體基板可耐高溫 製程則必須使用高價之石英基板,所以,基板成本成爲裝 置全體降低成本較難之原因,因此TFT之普及化被此限制著 〇 經濟部智慧財產局員工消費合作社印製 近年來,作爲取代此產品之低溫p〇ly-Si被積極的硏究 。這是將於低成本之玻璃基板或是塑膠基板上以電漿CVD 法等形成的非晶値S i薄膜使用准分子雷射退火等之溶融再 結晶法而結晶化的多結晶Si薄膜。 若利用使手法因可以低溫(〜15(TC )形成多結晶Si薄膜 ,所以有可以形成非常廉價之TFT的優點。但是,至今之低 溫poly-Si薄膜僅可以形成比高溫p〇ly-Si粒徑微小,且面方 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(2 ) 位無秩序之多結晶薄膜。 若結晶粒爲小則存在於載體路徑之晶界密度變大,再 者,若面方位爲無秩序則晶界中之格柵準位密度相對的變 大,所以不論哪一個情形都會導致電晶體特性惡化。 因此,以先行之低溫poly-Si作爲元件材料之製品基準 的丁FT,電場效果機動性被限制於〜500〔 cm2 /Vs〕。如此 之小的機動性因無法到達實用上所必須之原件速度,所以 ’引起限制在同一玻璃(或是塑膠)基板上可以形成元件之種 類的問題。 例如,在畫像顯示裝置時,像素部係在玻璃(或是塑膠) 上可以形成,但是,其他的源極驅動器、閘極驅動器、移 動暫存器、週邊控制器等之電路係形成於以往之印刷基板 上,則產生必須用電線端子將上述元件和基板連接之問題 。如此之方法,有畫面尺寸較小(4吋〜10吋),且裝置全體 之成本較高之問題。 爲了改善如此之問題,若將結晶粒徑變大,則需要聚 集結晶粒之位置和面方位之技術。至今也提案出許多加大 低溫ρ ο 1 y - S i薄膜之粒徑,並控制結晶粒之位置和面方位之 技術。 導入助長形成於絕緣體基板之非晶質Si薄膜選擇性的 結晶化之金屬元素,依據於基板上進行平行方向之結晶生 長,形成在載體移動方向持有〔111〕軸之多結晶以薄膜之 技術(例如日本特開平7-32 1339號公報);精密地控制熱處理 用光束形狀後於基板垂直方向形成持有< 1 0 0〉軸’於光束 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---i-----------------訂---------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 479371 A7 _ B7 五、發明說明(3 ) 掃描方向形成持有平行(或是45° )之ί 220)面之矩形狀多 結晶Si薄膜之技術9例如(日本特開平1〇-4 1 234號公報);於基 板上形成第1多結晶S i層,以異方性蝕刻形成持有(f 1 〇 〇 1 、{ 110 j 、丨111丨)中之任一者之種結晶,依據於其上形 成第2多結晶31層,形成面方位聚集的柱狀多結晶Si層之技 術(例如日本特開平8 - 5 5 8 0 8 )等。但是,儘管多次嘗試該些 ,還是無法到達充分高機動性之TFT。 【發明之槪略說明】 上述之結晶法無論哪一個都不能稱爲已充份完成之技 術,可到達之大粒徑爲約2 // m,則並不充分。該些無法達 到大畫面液晶顯示面板所要求之薄膜電晶體之實用的尺寸 約8 // m,再者,無法抑制因結晶粒之位置偏移而造成元件 間之特性偏差。 因此,該些技術無法達到置換既有之低機能的薄膜電 晶體裝置。這是,該些技術無法實現連接基板時的Si結晶 中之合適格子構造的原因,由於不依賴膜形成方法或熱處 理方法之Si和基板間之界面歪斜而決定了本質上之界限。 因此,爲了實現高性能且降低大面積之畫像顯示裝置 之成本,發明之目的爲將成爲TFT之元件材料之低溫poly-Si 薄膜,以聚集於持有考慮到和基板間之界面歪斜之合適格 子構造之面方位的狀態,使其成爲大粒徑(疑似單結晶),而 且提供用以控制結晶位置之技術,以實現高機動性之TFT。 爲了達成上述目的,本發明之薄膜電晶體裝置最著眼 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----*-------I i — — — — — — — — — — — I (請先閱讀背面之注意事項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(4 ) 於由爲IV屬之C、‘ Si、Ge、Sn及Pb群中所選出的其中之一, 或者係由該些的混晶所組成之結晶的{ 1 1 〇 }面未結合鍵密 度爲小之事,依據將基板界面中之歪斜能量最小化,且選 擇持有相當溝道長之生長距離之面方位而使其結晶生長, 以大粒徑,且以面方位被控制之結晶粒而形成溝道可實現 高機動性。 . 以下具體的舉例說明本發明之薄膜電晶體裝置之特徵 事項。 (1 )係就擁有絕緣體基板;和於上述絕緣體基板上形 成的多結晶薄膜;和於上述多結晶薄膜上形成的源極、汲 極、溝道及閘極所組成之電晶體的薄膜電晶體裝置,其特 徵爲:上述多結晶薄膜係由IV屬之031、〇6、311及?1)群 中所選出的其中之一結晶,或者係由該些的混晶所組成之 結晶,在連結上述源極和汲極的至少一個路徑中,具有對 上述基板垂直方向持有0〜5度之<110>軸,和對路徑方向 持有0〜30度之角度之<1〇〇>軸之結晶粒,一個或是多數 個連接著。 (2 )係就擁有絕緣體基板;和於上述絕緣體基板上形 成的多結晶薄膜;和於上述多結晶薄膜上形成的源極、汲 極、溝道及閘極所組成之電晶體的薄膜電晶體裝置,其特 徵爲:上述多結晶薄膜係由IV屬之C、Si、Ge、Sn及Pb群中 所選出的其中之一結晶,或者係由該些的混晶所組成之結 晶,在連結上述源極和汲極的至少一個路徑中,對上述基 板垂直方向持有0〜5度之<110>軸爲多數個連結,上述連 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 丨!丨!! __ •丨丨丨__丨丨訂丨丨丨—丨- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 479371 A7 B7_ 五、發明說明(5 ) 結的結晶粒之< 100 >軸彼此互相以0〜1 〇度之角度聚集。 (3) 上述(1)或是(2)之中,上述多結晶薄膜爲砂 薄膜特別爲Si薄膜,Si膜厚爲10nm〜100nm,於上述結晶粒 之{100}面的斷面寬爲3 00nm〜5 # m。 (4) 上述(1)或是(2)之中,上述多結晶薄膜爲砂 薄膜特別爲Si薄膜,Si膜厚爲10nm〜lOOnm,於上述結晶粒 之{ 100 }面的斷面寬爲300nm〜5 // m,而且於多數結晶粒 間寬幾乎相同。 (5) 上述(1)或是(2)之中,上述多結晶薄膜爲矽 薄膜特別爲Si薄膜,Si膜厚爲10nm〜lOOnm,於上述結晶粒 之{ 100}面的斷面寬特別爲300ntn〜5//m,而且於多數結 晶粒間寬幾乎相同。 (6) 上述(1)或是(2)之中,其中上述源極及上述 汲極之任一方,或者雙方中,於上述源極(或是汲極)之一部 分或附近持有微領域結晶,微結晶領域之平均粒徑係比在 上述溝道領域中之結晶粒的平均粒徑小,而且,面方位係 比在上述溝道領域中之結晶粒無秩序。 (7) 上述(1)或是(2)之中,其中上述源極及上述 汲極之至少一方,或者雙方中,於上述源極或是汲極之一 部分或附近持有微領域結晶,微結晶領域之平均粒徑係比 在上述溝道領域中之結晶粒的平均粒徑小,而且,面方位 係比在上述溝道領域中之結晶粒無秩序。 (8) 上述(1)或是(2)之中,其中上述源極及上述 汲極之至少一方或雙方之側邊部附近中持有微領域結晶, 本紙張尺度適用中關家標準(CNS)A4規格(210 X 297公爱) ^ - (請先閱讀背面之注意事項再填寫本頁) -· i·— 1 ·ϋ _1 iai ϋ i_i —i 11 ϋ 0mmw imm i 言 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(6 ) 上述微結晶領域之平均粒徑係比在上述溝道領域中之結晶 粒的平均粒徑小,而且,面方位係比在上述溝道領域中之 結晶粒無秩序。 (9 )係就擁有絕緣體基板;和於上述絕緣體基板上形 成的多結晶薄膜;和於上述多結晶薄膜上形成的源極、汲 極、溝道及閘極所組成之電晶體的薄膜電晶體裝置,其特 徵爲:上述多結晶薄膜係由爲IV屬之C、Si、Ge、Sn及Pb群 中所選出的其中之一結晶,或者係由該些的混晶所組成之 結晶,上述溝道係由單一的結晶粒所形成,上述結晶粒係 具有對上述基板垂直方向持有0〜5度之<110>軸。 (1 0 )係就擁有絕緣體基板;和於上述絕緣體基板上 形成的多結晶薄膜;和於上述多結晶薄膜上形成的源極、 汲極、溝道及閘極所組成之電晶體;和擁有集積多數個上 述電晶體之電路的薄膜電晶體裝置,其特徵爲:上述電晶 體之溝道長方向之尺寸作爲L,溝道寬方向之數量作爲W時 ,在上述多結晶薄膜之至少一個方向中,於L或W之整數倍 的間隔中持有微結晶領域,上述微結晶領域中之結晶粒的 平均粒徑比上述溝道部中之結晶粒徑的平均粒徑小。 (1 1 )將上述(1 )或是(2 )中記載的電晶體裝置於 同一基板上多數個組合後而形成。 若依據擁有以上說明的特徵之本發明,則依據將IV屬 結晶(由C、Si、Ge、Sn及Pb群中所選出的其中之一,或者 係由該些的混晶所組成之結晶)之未結合鍵密度最小{ 1 1 0 }面使用於和基板界面接合上,則可以將界面歪斜能量最 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 ______B7 五、發明說明(7 ) 小化而且炫則持有相當溝道長之生長距離之面方向而使其 結晶生長,並且以大粒徑且以面方位被控制之結晶粒而形 成之溝道可以實現高機動性TFT。 依此,因可總括性的將像素部、週邊電路形成於同一 基板上,所以,可以將大面積(例如1 5吋以上)之畫像顯示裝 置高集積化。 , 【圖面說明】 第1圖爲有關本發明之第1實施例之薄膜電晶體裝置之 展開圖。上面爲縱剖面圖,其下面爲將溝道部分橫切後之 平面圖,右邊爲將縱剖面圖由90°不同角度所畫出之示圖 〇 第2圖爲有關本發明之第2實施例之薄膜電晶體裝置之 展開圖。 第3圖爲有關本發明之第3實施例之薄膜電晶體裝置之 展開圖。 第4圖爲有關本發明之第4實施例之薄膜電晶體裝置之 平面圖。本圖中,溝道2、源極3、汲極4以實線,而且該些 形成的Si薄膜之結晶結構以點模式表示。 第5圖爲有關本發明之第5實施例之薄膜電晶體裝置之 平面圖。 第6圖爲有關本發明之第6實施例之薄膜電晶體裝置之 平面圖。 第7圖爲表示本發明之實施例7的圖案形成例之平面圖 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I----· 11---11 -------- (請先閲讀背面之注意ί項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(8 ) 〇 第8圖爲表示本發明之實施例8的圖案形成例之平面圖 〇 第9圖爲表示本發明之實施例9的圖案形成例之平面圖 〇 第10圖爲表示有關本發明之實施例10的畫像顯示裝置 〇 第1 1圖爲生長過程中有的結晶格子圖,平行於紙面上 有丨110}面,垂直上有{ 111}面,表示向著紙面右方 { 111 }面生長的情形。 % 1 2圖爲將結晶生長之能量模式性的表不。 第13圖爲表示未結合鍵之位置圖,自左起爲{ 1〇〇}面 、(110 丨面、{111}面。 第1 4圖爲將絕緣體基板上之S i薄膜中之結晶粒取得之 面方位之模式圖。 【圖號說明】 1 絕緣體基板 2 溝道 3 源極 4 汲極 5 閘極絕緣膜 6 閘極 7 載體路徑 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---.-----------------訂--------- (請先閱讀背面之注意ί項再填寫本頁) 479371 A7 _B7 五、發明說明(9 ) 8結晶體| 9 { 1 1 0丨結晶粒 (請先閱讀背面之注意事項再填寫本頁) 1 0晶界 11雙晶界 12 { 1 10 )結晶粒 13 { 1 10丨結晶粒 14微結晶領域 15 { 1 1 0)結晶粒領域 1 6 ( 1 1 0丨單結晶領域 17觸點 1 8畫像顯示面板 19像素 20基板 經濟部智慧財產局員工消費合作社印製 2 1像素驅動器領域 22緩衝放大器領域 23閘極驅動器領域 24移動暫存器領域 25資料驅動器領域 101膜厚 102溝道長 103溝道寬 104 ί 1 10 I結晶粒寬 【較佳實施例之詳細說明】 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(10) 以下,參照第1 1圖至第1 4圖將本發明更加詳細的說明 〇 首先,針對結晶生長之面方位依存性和基板的界面能 量說明。並且,於本說明書中,將如面方位(110)、 (101) 、( 011)之結晶學性的等價面方位群全部以·如 ilio丨表示。而且,將如軸方位〔1.10〕、〔101〕、〔011 〕之結晶學性的等價軸方位全部以< 1 1 0 >來表示。 再者,爲了便於說明在此以Si作爲代表例而予以說明 ,但是,針對全部之IV屬結晶(由C、Si、Ge、Sn及Pb群中 之一,或者係由該些的混晶所組成之結晶)當然也可構成完 全一樣之情形。 第11圖係生長過程中有的Si結晶之格子圖,平行於紙 面上有ί 1101面,垂直上有{ 111}面,表示向著紙面右 方{ 1 1 1 }面生長的情形。於同圖中,自中央部之點線左側 爲結晶化的C-Si,右側爲對應著還未結晶化之非晶質a-Si。 表示圖中之未結合鍵的是指Si鍵之中無共有結合對手 之狀態。該未結合鍵之頂端存有圖中以圓點線所示之可以 放入下一個S i原子之空格子。結晶生長係重複的進行該空 格子附近的Si原子切分非晶質Si鑑(圖中以兩個X記號表示) 後放入空格子。 第1 2圖爲將結晶生長以模式性的表示,縱軸爲自由能 量,橫軸爲非晶質度自非晶質度a-Sl狀態往結晶C-Sl狀態必 須飛越過中間有的能量間隙Eg。該能量間隙Eg係相當於第 1 1圖中之切分非晶質Si鑑移動至空格子所需之能量。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —:-----------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 479371 A7 B7 五、發明說明(11) (請先閲讀背面之注意事項再填寫本頁) 當越過能量間隙Eg到c-Si領域時,進入至依照面方位決 定的能量狀態。c-Si之能量依照面方位係第1 1圖中未結合鍵 的數量因各自面方位而有所不同.之故。例如,如第Π圖所 述之{ 1111面成長之時,每成長的原子層1層中出現未結 合鍵1條和3條交互的成長面。丨11 〇 1面成長之時亦相同。 但是,(1 00丨面成長之時,該數量不依賴原子層經常 爲2條。該未結合鍵越多則到空格子位置之Si原子之安定度 越大,但是,相反的1條之時則極端的變小,因此ί 1 1 1 } 、ί 1 10 }面生長之時,因能引起未結合鍵1條之情形,所 以道空格子位置之3:原子再次切分鍵而呈非晶質化之逆過 程成爲優勢,結果於c-Si中之能量狀態成爲不安定。 如此總合結晶化之順過程和逆過程之結果爲{ 1 00 }面 成長持有最早成長速度。成長速度之定量性之測定爲極困 難,但是至今所知的{ 100 }面成長速度(雷射退火之時)約 爲7m/s。對此,{ 1 1 1 }面成長比此約小1位數。針對此請 參照文獻Laser Annealing of Semiconductors, J. M. Poate, Academic Press,NewYork,1 982。 經濟部智慧財產局員工消費合作社印製 唯獨里之能量無麗曹,實際上成爲與墓板之界面 非常重要之原因。格子定數之不同之彼此若形成界面,則 產生本質性的甭斜,但是該介面能量並不係依據兩者之格 子定數差而已,依據Si之面方位則也不同。 第13圖爲表示自左起之{100}面、{11〇}面、(111 1面中之各未結合鍵之位置。該未結合鍵之面密度較大者 依次則爲{ 100 }面、{ 1 1 1 }面、{ 1 10 }面。若未結合鑑 -Ί4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 479371 Α7 Β7 五、發明說明(12) 密度大,則因和基板接合較密,所以意味著歪斜能量得損 失較大。 (請先閱讀背面之注意事項再填寫本頁) 實際上,依據和持有石英等之化學計量之Si〇2所組成的 硬質基板之界面程度之面方位的界面能量損益差則爲激烈 ,在和塑膠等之高分子軟質基板之界面中此差較小.。無論 哪一個用以形成大粒徑則必須持有廣大之界面,因此未結 合鑑密度爲最小{ 11 0 }面較有利。 第14圖爲將絕緣體基板上之Si薄膜中之結晶粒取得之 面方位以模式性的表示。圖中自左起爲表示{ 1 00丨面、{ 110丨面、ί 111丨面平行於基板。爲了於31薄膜中形成大粒 徑,該些結晶粒有必要於橫方向巨大的生長。因此如上述 可知ί 1 00 I面生長係不可欠缺,但是爲了於膜內橫方向持 有該面,必須持有和基板平行之丨1001面或係ί 1 10丨面 〇 而且,當考慮到界面中之歪斜能量的損益時,可知實 現大粒徑最有利之格子構造爲滿足對平行於基板之{ 1 1 〇} 面、載體路徑垂直之(100 1面雙方的構造。 經濟部智慧財產局員工消費合作社印製 以上爲針對結晶生長速度之面方位依存性和基板之界 面能量所做的說明。以下進行有關本發明實施例之說明。 (實施例1 ) 第1圖爲有關本發明之第1實施例之薄膜電晶體裝置之 展開圖。上面爲縱剖面圖,其下面爲將溝道部分橫切後之 平面圖,右邊爲將縱剖面圖由90°不同角度所畫出之示圖 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 479371 A7 _B7___ 五、發明說明(13) 。於絕緣體基板1上持有由膜厚101之多結晶Si薄膜所組成之 溝道2。膜厚101在本實施例中爲50nm。 該多結晶S 1薄膜上形成有源極3、汲極4、溝道上之閘 極絕緣膜5、閘極6。溝道2之中,特別係閘極絕緣膜5正下 方領域爲電場效果電晶體之活性領域,電流密度爲最大。 該部分之平面圖描示於其下方,本實施例之特徵係持有在 該平面中的多結晶Si薄膜之粒徑和面方位以下之構造。 這是,考慮到連結源極3和汲極4的一個載體路徑7時, 沿著該路徑存在之結晶粒其特徵爲持有平行於基板之{ 1 1 0 }面之結晶粒9,而且該{ 1 ΙΌ 1結晶粒9的{ 1 0 01面於載 體路徑爲垂直。 當取得如此之格子構造時,則如上所述可將界面能量 最小化而形成大粒徑,同時,聚集最生長面{ 100 1於溝道 長102方向,使可得到僅以一個或者極少之結晶粒形成源極 3、汲極4間之優點。 依此,可以將動作於載體路徑之流動電流的散亂最小 化,而實現高機動性。因電晶體之實用性的溝道長1 02約爲 4 // m,所以,例如,以單一 { 1 1 〇 1結晶粒9構成源極、汲 極4間之時,由該生長速度差起(1 1〇 }結晶粒寬1〇4成爲 300〜500nm 〇 這比電晶體之溝道寬103的4 // m小,但是,實際上流動 電流因幾乎集中於載體路徑7上所以影響較少。再者,若如 此之路徑至少有一個於溝道之中,則本實施例爲有效,所 以,其他之晶界,例如結晶粒8爲無秩序之面方位者,則其 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) :化- ---,----------------訂--------- (請先閲讀背面之注意事項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(14) 結果,即使於和、1 1 Ο I結晶粒9之間存有較大晶界也無妨 〇 而且,即使於結晶粒9之內部存有雙晶界1 1,因該自體 幾乎無助於散亂,所以完全無所謂。如此的,連結源極3、 汲極4間之一個載體路徑7上的溝道2依據ί 100 ί結晶粒9而 被形成,該(1 101結晶粒9持有垂直於載體境7之丨100 } 面爲本實施例之特徵。_ (實施例2 ) 第2圖爲有關本發明之第2實施例之薄膜電晶體裝置之 展開圖。本實施例之特徵爲,一個載體路徑7上的S:薄膜也 係由ί 1 10 1結晶粒9所形成,但是,與實施例1不同的係{ 110丨結晶粒9之ί 100丨面和載體路徑7平行。 當構成此構造時,因如上所述的{ 1 1 0丨結晶粒寬1 〇4 爲300〜500nm,所以,以單一 { 1 10丨結晶粒9將無法形成 溝道長1 02,但是,有可以控制穿過該反面載體路徑7之晶 界10數量不均之優點。 實際之薄膜電晶體裝置中,元件間偏差與高機動性並 稱爲一大問題,該偏差係強烈的依存於晶界數量之偏差。 因此,與以大粒徑實現高機動性之手法並列,以中粒徑實 現中機動性無偏差之手法,也係非常有效。 本實施例係連結ί 1 1 〇 )結晶粒9後依據穿過載體路徑7 ,可將溝道長102中之晶界10的數量經常保持一定。再者, 此時,即使(110丨結晶粒9含有雙晶界11也無妨。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------------—訂---------. (請先閱讀背面之注意事項再填寫本頁) 479371 A7 _B7 _ 五、發明說明(15) (實施例3 ) 第3圖爲有關本發明之第3實施例之薄膜電晶體裝置之 展開圖。本實施例之特徵爲,一個載體路徑7上的Si薄膜也 係由{ 1 10 }結晶粒9、12、13所形成,但是,與實施例1不 同的係各自丨1 1 0丨結晶粒9、1 2、1 3之面內中之丨1 00 )面 方向係互相爲任意。 當構成如此之構造時,穿過載體路徑7之晶界10—定出 現,持有降低機動性之缺點。但是,如後面所述,進行結 晶化之雷射退火工程中,因不需要結晶種形成或2段照射等 之工程,所以可以大幅的簡略製造工程,一面取得{ 1 1 0 I 結晶粒9之優點,一面可實現降低成本之優點。 (實施例4 ) 第4圖爲有關本發明之第4實施例之薄膜電晶體裝置之 平面圖。本圖中,溝道2、源極3、汲極4以實線,而且該些 形成的Si薄膜之結晶結構以點模式表示。 本實施例之特徵爲,溝道2由連結(1101結晶粒9之{ 110 1結晶粒領域15所形成,該{ 1 10 }結晶粒9之{ 100 }面 爲垂直於溝道長102方向之點和實施例1相同,但是,源極3 、汲極4之一部分含有微結晶領域14。 該微結晶領域14係比平均粒徑溝道2中之{ 1 10 )結晶 粒9的平均粒徑小,而且,面方位較無秩序。再者,該微結 晶領域即使僅有源極3和汲極4中之一方亦可,不是源極3、 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-· —m i>— 1 ϋ I ϋ 1 一seJ ·ϋ 1 I ϋ a— i_i n I 經濟部智慧財產局員工消費合作社印製 -1& - 479371 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(16) 汲極4之內部,而是靠近外部也可以。不論哪一個皆有將此 微結晶領域14設置於溝道2之附近的兩個優點。 其一爲’依據將該微結晶領域作爲種結晶執行雷射退 火等之熱處理,可易於在溝道2形成大粒徑之ί 1 1 〇 }結晶 粒9 ’另一爲,平均緩和被形成的{丨1〇 }結晶粒9之界面歪 斜,即是,可平坦{ 1 1 〇 }結晶粒9周圍之晶界的表面凹凸 〇 在以住之雷射退火寺之結晶生長法中》結晶化之時的 體積膨脹引起晶界中之互相推擠,失去逃脫空間之體積以 表面凹凸的形狀來緩和,但是,被形成的凹凸成爲閘極漏 電之原因。爲了避免此問題,需使用較厚的閘極氧化膜, 但對此更加劣化其特性,係爲惡循環。 本實施例之微結晶領域係自溝道2開放該體積膨脹於外 側,有抑制ί 1 1 0 }結晶粒9周圍之晶界中的凹凸之動作, 其結果,有提昇元件特性之優點。 (實施例5 ) 第5圖爲有關本發明之第5實施例之薄膜電晶體裝置之 平面圖。本實施例之特徵爲,溝道2由連結丨11 0 1結晶粒9 之{ 110丨結晶粒領域15所形成,該(110 1結晶粒9之(100 }面爲平行於溝道長102方向之點和實施例2相同,但是, 溝道2之一方再者雙方之側邊附近持有微結晶領域14。 該微結晶領域1 4係與實施例4相同,平均粒徑比溝道2 中之ί 1 1 〇}結晶粒9的平均粒徑小,而且,面方位較無秩 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -19 - -----------------訂--------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 479371 A7 B7 五、發明說明(17) 序。如此的設置微結晶領域1 4,將微結晶領域1 4作爲種結 晶,可易於形成依據雷射退火等之熱處理的大粒徑之ί 11 〇 }結晶粒9,同時,可平坦丨1 10 }結晶粒9周圍之晶界的表 面凹凸之點也相同。 (實施例6 ) · 第6圖爲有關本發.明之第6實施例之薄膜電晶體裝置之 平面圖。本實施例之特徵爲,溝道2由{ 1 10 }結晶粒16所 形成,該ί 1 1 〇 ί結晶粒1 6之周圍存有ί 1 1 0)結晶粒1 5、 微結晶領域14之點。 形成如此之構成,可以將微結晶領域1 4作爲種結晶而 形成(1 1 〇丨結晶粒領域1 5 ’接者用以將{ 1 1 0 1結晶松領 域15作爲種之2段雷射退火等之方法而形成ί 1 10 1單結晶 粒1 6。該ί 1 1 0丨單結晶粒1 6若持有平行於基板之ί 1 1 0 1 面爲較佳,面內的方位爲任意。 再者,該些微結晶領域14或ί 110 I結晶粒領域15即使 僅於溝道2之側邊部之一方或源極3、汲極4之一方的附近亦 可。不論哪一個將如此之微結晶領域1 4和{ 1 1 0 1結晶粒領 域15設置於溝道附近,可以實現溝道藉由ί 1 10 )單結晶粒 16而形成的高機動性之優點。 (實施例7 ) 第7圖爲表示使用本發明之實施例4,於玻璃基板上的 Si薄膜上形成週邊電路之圖案形成例。將源極3之圖案(點線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -2U- --------------------訂--------- (請先閲讀背面之注意事項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(18) )、汲極4之圖案(實線)、閘極6之圖案(實線)以高集積度組 合之例,各圖案係通過觸點1 7連接著溝道層。 和該些圖案之同時,將微結晶領域之圖案如圖所示的 形成於週期性且其他之圖案的空白部分。各電晶體之溝道 當然係藉由ί 1 1 0丨結晶粒而被形成。以此構成可以得到不 用加大實裝面積的實施例4之優點。. 再者,如此之週期性的微結晶圖案係對雷射退火等之 熱處理方法製造工程效率爲較佳。這是因以決定圖之橫方 向中光束照射之移動方向,調整保持脈衝雷射之照射時間/ 週期和基板之步驟的移動速度,以單一工程可以形成如此 週期性之微結晶領域圖案。以上爲圖案之一部分’持有具 有實施例4之優點的多種圖案形狀爲可能。 (實施例8 ) 第8圖爲表示使用本發明之實施例5,於玻璃基板上的 S:薄膜上形成週邊電路之圖案形成例。將微結晶領域14如 圖所示的設置於源極3或汲極4之觸點1 7之間隔部分,與實 施例7相同,可以得到無須加大實裝面積的實施例5之優點 〇 各電晶體之溝道係依據{ 1 1 0 }結晶粒而被形成。對雷 射退火等之熱處理方法也與實施例7相同製造工程之效率爲 較佳。此時,僅將光束照射之移動方向設定於圖之上下即 可。以上之圖案爲一部分之例,,持有具有實施例5之優點 的多種圖案形狀爲可能。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -Z1 - —------------------訂--------- (請先閲讀背面之注意事項再填寫本頁) 479371 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(19) (實施例9 ) 第8圖爲表示使用本發明之實施例6,於玻璃基板上的 S i薄膜上形成週邊電路之圖案形成例。各電晶體之溝道係 丄1立丄廬,其附近與實施例β相同存 有f 1 1 0丨結晶粒領域。 . 此實施例之情形,將光束照射之移動方向一次設定於 圖之作又方向而形成實施例7之構造,接著將移動方向於圖 之左右變更,若再一次雷射退火即可實現。此時,工程爲 兩倍所以增加製造成本,但是有反面溝道被單結晶化之優 點。以上之圖案爲一部分之例,持有具有實施例6之優點的 多種圖案形狀爲可能。 (實施例1 0 ) 第10圖爲表示利用本發明之薄膜電晶體半導體裝置( TFT)之畫像顯示裝置之一例。於基板20上形成Si薄膜,其上 面有像素驅動器領域2 1、其周圍有緩衝放大器22,閘極驅 動器23、移動暫存器領域24及資料驅動器領域25等所組成 之電路被集積著,將該些成爲一體後,連接於持有像素1 9 之畫像顯示面板1 8使其發揮機能。 構成該些之電路的電晶體因要求之性能各不同,所以 ,將本發明之實施例1〜3選擇性且復合性的組合而予以利 用。如此之構成可以將主要之電路集積於大面積之玻璃基 板上,可以形成幾乎集積了以往之週邊電路的畫像顯示裝 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —.-----------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 479371 A7 _B7___ 五、發明說明(2〇) 置。而且,有可以使用低成本之玻璃基板藉由次數較少之 工程而製造的優點。 經濟部智慧財產局員工消費合作社印製 ---r---------ΦΜ.--------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 479371 A8 B8 C8 D8六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1. 一種薄膜電晶係針對擁有絕緣體基板;和於上 述絕緣體基板上形成的晶薄膜;和於上述多結晶薄膜 上形成的源極、汲極、溝道及閘極所組成之電晶體的薄膜 電晶體裝置,其特徵爲: 上述多結晶薄膜係由爲IV屬之C、Si、Ge、Sn及Pb群中 所選出的其中之一結晶,或者係由該些的混晶所組成之結 晶,在連結上述源極和汲極的至少一個路徑中,具有對上 述基板垂直方向持有0〜5度之< 1· 1 0〉軸,和對路徑方向持 有0〜30度之<100〉軸的結晶粒,一個或是多數個連接著 2.如申請專利範圍第1項之薄膜電晶體裝置,其中上述 多結晶薄膜爲矽薄膜,上述矽薄膜之膜厚爲l..〇nm〜100nm, 於上述結晶粒之< 100>面的斷面寬爲3 00iABk 5 // m。 3 .如申請專利範圍第1項之薄膜電晶體胃其中在上述源 ί ί L 極及上述汲極之至少一方中,上述源極或是汲極之一部分 或附近持有微領域結晶,上述微結晶領域之平均粒徑係比 在上述溝道領域中之結晶粒的平均粒徑小,而且,面方位 係比在上述溝道領域中之結晶粒無秩序。 經濟部智慧財產局員工消費合作社印製 4.如申請專利範圍第1項之薄膜電晶體裝置,其中在上 述溝道之一方或雙方的側邊部附近持有微結晶領域’上述 微結晶領域之平均粒徑係比在上述溝道領域中之結晶粒的 平均粒徑小,而且,面方位係比在上述溝道領域中之結晶 粒無秩序。 5 . —種薄膜電晶體裝置,係針對擁有絕緣體基板;和 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 479371 A8 B8 C8 D8 六、申請專利範圍 於上述絕緣體基板上形成的多結晶薄膜,;和於上述多結晶 薄膜上形成的源極、汲極、溝道及閘極所組成之電晶體的 薄膜電晶體裝置,其特徵爲: 上述多結晶薄膜係由爲IV屬之c、Si、Ge、Sn及Pb群中 所選出的其中之一結晶,或者係由該些的混晶所組成之結 晶’上述溝道係由單一的結晶粒所形成,上述結晶粒係具 有對上述基板垂直方向持有〇〜5度之<、10>軸。 6· —種薄膜電晶體裝置,係針對擁有絕緣體基板;和 於上述絕緣體基板上形成的多結晶薄膜;和於上述多結晶 薄膜上形成的源極、汲極、溝道及閘極所組成之電晶體的 薄膜電晶體裝置,其特徵爲: 上述多結晶薄膜係由IV屬之C、Si、Ge、Sn及Pb群 中所選出的其中之一結晶,或者係由該些的混晶所組成之 結晶,在連結上述源極和汲極的至少一個路徑中,對上述 基板垂直方向持有0〜5度之< 110>軸爲多數個連結,上 述連結的結晶粒之< 1 00 >軸彼此互相以0〜1 0度之角度 聚集。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001019026A JP4732599B2 (ja) | 2001-01-26 | 2001-01-26 | 薄膜トランジスタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW479371B true TW479371B (en) | 2002-03-11 |
Family
ID=18884972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090103830A TW479371B (en) | 2001-01-26 | 2001-02-20 | Thin film transistor |
Country Status (4)
Country | Link |
---|---|
US (1) | US6501095B2 (zh) |
JP (1) | JP4732599B2 (zh) |
KR (1) | KR100704331B1 (zh) |
TW (1) | TW479371B (zh) |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6555449B1 (en) | 1996-05-28 | 2003-04-29 | Trustees Of Columbia University In The City Of New York | Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication |
US6830993B1 (en) | 2000-03-21 | 2004-12-14 | The Trustees Of Columbia University In The City Of New York | Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method |
EP1259985A2 (en) | 2000-10-10 | 2002-11-27 | The Trustees Of Columbia University In The City Of New York | Method and apparatus for processing thin metal layers |
US20020117718A1 (en) * | 2001-02-28 | 2002-08-29 | Apostolos Voutsas | Method of forming predominantly <100> polycrystalline silicon thin film transistors |
JP2003124230A (ja) * | 2001-10-12 | 2003-04-25 | Hitachi Ltd | 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 |
KR100483985B1 (ko) * | 2001-11-27 | 2005-04-15 | 삼성에스디아이 주식회사 | 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스 |
US6864520B2 (en) * | 2002-04-04 | 2005-03-08 | International Business Machines Corporation | Germanium field effect transistor and method of fabricating the same |
JP4900756B2 (ja) * | 2002-04-16 | 2012-03-21 | セイコーエプソン株式会社 | 半導体装置の製造方法、電気光学装置、集積回路、および電子機器 |
JP2003332350A (ja) * | 2002-05-17 | 2003-11-21 | Hitachi Ltd | 薄膜半導体装置 |
KR100483987B1 (ko) * | 2002-07-08 | 2005-04-15 | 삼성에스디아이 주식회사 | 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스 |
TWI331803B (en) | 2002-08-19 | 2010-10-11 | Univ Columbia | A single-shot semiconductor processing system and method having various irradiation patterns |
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CN101562197B (zh) * | 2003-06-27 | 2011-08-10 | 日本电气株式会社 | 薄膜晶体管、薄膜晶体管基板及电子设备 |
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WO2005029546A2 (en) | 2003-09-16 | 2005-03-31 | The Trustees Of Columbia University In The City Of New York | Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination |
TWI366859B (en) | 2003-09-16 | 2012-06-21 | Univ Columbia | System and method of enhancing the width of polycrystalline grains produced via sequential lateral solidification using a modified mask pattern |
TWI359441B (en) | 2003-09-16 | 2012-03-01 | Univ Columbia | Processes and systems for laser crystallization pr |
US7318866B2 (en) | 2003-09-16 | 2008-01-15 | The Trustees Of Columbia University In The City Of New York | Systems and methods for inducing crystallization of thin films using multiple optical paths |
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WO2005029549A2 (en) | 2003-09-16 | 2005-03-31 | The Trustees Of Columbia University In The City Of New York | Method and system for facilitating bi-directional growth |
US7311778B2 (en) | 2003-09-19 | 2007-12-25 | The Trustees Of Columbia University In The City Of New York | Single scan irradiation for crystallization of thin films |
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KR100611744B1 (ko) | 2003-11-22 | 2006-08-10 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
KR100712101B1 (ko) * | 2004-06-30 | 2007-05-02 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
US7645337B2 (en) | 2004-11-18 | 2010-01-12 | The Trustees Of Columbia University In The City Of New York | Systems and methods for creating crystallographic-orientation controlled poly-silicon films |
US8274073B2 (en) * | 2005-03-11 | 2012-09-25 | Spansion Llc | Memory device with improved switching speed and data retention |
US8221544B2 (en) | 2005-04-06 | 2012-07-17 | The Trustees Of Columbia University In The City Of New York | Line scan sequential lateral solidification of thin films |
KR100731752B1 (ko) | 2005-09-07 | 2007-06-22 | 삼성에스디아이 주식회사 | 박막트랜지스터 |
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-
2001
- 2001-01-26 JP JP2001019026A patent/JP4732599B2/ja not_active Expired - Fee Related
- 2001-02-20 TW TW090103830A patent/TW479371B/zh not_active IP Right Cessation
- 2001-02-24 KR KR1020010009500A patent/KR100704331B1/ko active IP Right Grant
- 2001-02-26 US US09/791,827 patent/US6501095B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100704331B1 (ko) | 2007-04-09 |
US6501095B2 (en) | 2002-12-31 |
KR20020063093A (ko) | 2002-08-01 |
US20020100909A1 (en) | 2002-08-01 |
JP2002222957A (ja) | 2002-08-09 |
JP4732599B2 (ja) | 2011-07-27 |
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Date | Code | Title | Description |
---|---|---|---|
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