KR100611225B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
박막트랜지스터 및 그의 제조방법을 제공한다. 상기 박막트랜지스터는 MILC에 의해 결정화된 제 1 결정립들(crystalline grains) 및 상기 제 1 결정립들 사이에 위치하고, 고상결정화법으로 결정화되어 상기 제 1 결정립들과 결정성을 달리하는 제 2 결정립들을 구비하는 반도체층을 포함한다.
박막트랜지스터, MILC, 결정립
Description
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
도 2a 및 2b는 도 1의 절단선 Ⅰ-Ⅰ'를 따라 취해진 본 발명의 실시예에 따른 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 3은 도 1에 있어 A로 표시된 영역의 반도체층을 확대하여 나타낸 평면도이다.
(도면의 주요 부위에 대한 부호의 설명)
120 : 반도체층 120f, 120g ; MIC 영역
160 : 결정화유도금속막 C1, C2 ; 제 1 결정립
M : 제 2 결정립
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로 더욱 상세하게는 다결정 실리콘막을 반도체층으로 사용하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
상기 박막 트랜지스터는 반도체층, 게이트 절연막, 그리고 게이트 전극을 구비하는 것이 일반적이다. 또한, 상기 반도체층은 전자이동도가 비정질실리콘에 비해 100배 정도 높은 다결정실리콘(Poly Silicon)으로 이루어지는 것이 일반적이다.
상기 다결정실리콘으로 이루어진 반도체층을 형성하는 것은 기판 상에 비정질 실리콘막을 형성하고 이를 결정화으로써 수행되는데, 상기 결정화 방법에는 엑시머 레이저 어닐링(eximer laser annealing; ELA법), 연속측면고상화(sequential lateral solidification; SLS)법, 금속유도결정화법(metal induced crystallization; MIC), 금속유도측면결정화법(metal induced lateral crystallization; MILC)등이 있다.
이중 상기 금속유도측면결정화는 상기 엑시머 레이저 어닐링에 비해 균일한 특성 및 생산원가의 절감을 확보할 수 있으며, 상기 금속유도결정화법에 비해 금속에 의한 채널영역의 오염을 줄일 수 있는 장점이 있다.
이러한 금속유도측면결정화는 상기 기판 상에 형성된 비정질 실리콘막의 일부 영역을 결정화유도금속막과 접하도록 한 후, 이를 열처리 함으로써 수행할 수 있다. 상기 열처리에 있어서, 상기 결정화유도금속막과 접하는 영역은 금속유도결정화에 의해 결정화되고, 상기 결정화유도금속막과 접하지 않는 영역은 금속유도측면결정화에 의해 결정화된다.
상기 금속유도측면결정화에 의해 형성된 결정립들은 방향성을 갖고 길쭉한 형태로 성장하는 것이 일반적이다. 상기 결정립들 사이에는 상기 금속유도측면결정화에 의해 결정화되지 못하고 비정질 실리콘으로 잔존하는 영역이 있을 수 있다. 상기 비정질 실리콘으로 잔존하는 영역은 전자이동도특성 등 전기적특성을 열화시키는 요인이 될 뿐 아니라, 상기 전기적특성의 기판 내 균일성의 저하를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 전자이동도특성 등 전기적특성을 개선할 수 있을 뿐 아니라 상기 전기적특성의 기판 내 균일성을 향상시킬 수 있는 박막트랜지스터 및 그의 제조방법을 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 MILC에 의해 결정화된 제 1 결정립들(crystalline grains) 및 상기 제 1 결정립들 사이에 위치하고, 고상결정화법으로 결정화되어 상기 제 1 결정립들과 결정성을 달리하는 제 2 결정립들을 구비하는 반도체층을 포함한다.
상기 제 1 결정립들은 제 1 방향으로 성장한 제 1 방향 결정립과 제 2 방향으로 성장한 제 2 방향 결정립을 구비하고, 상기 제 2 결정립들은 상기 제 1 방향 결정립과 상기 제 2 방향 결정립으로 일부 둘러싸인 부분에 위치할 수 있다.
상기 제 2 결정립은 상기 제 1 결정립에 비해 결정립 크기가 작을 수 있다.
상기 제 1 결정립은 400 내지 600℃에서 결정화된 결정립인 것이 바람직하다. 또한, 상기 제 2 결정립은 600 내지 750℃에서 결정화된 결정립인 것이 바람직 하다.
상기 박막트랜지스터는 상기 MILC 영역 상에 위치하는 게이트 전극, 상기 게이트 전극과 상기 반도체층을 덮는 층간절연막, 상기 층간절연막 내에 위치하여 상기 반도체층을 노출시키는 소오스/드레인 콘택홀 및 상기 층간절연막 상에 위치하여 상기 소오스/드레인 콘택홀을 통해 상기 반도체층에 접하는 소오스/드레인 전극을 더욱 포함하고, 상기 반도체층에 있어서, 상기 소오스/드레인 전극 하부 영역은 제 1 MIC 영역일 수 있다.
상기 박막트랜지스터는 상기 소오스/드레인 콘택홀과 상기 게이트 사이의 층간절연막 내에 위치하여 상기 반도체층을 노출시키는 금속홀을 더욱 포함하고, 상기 반도체층에 있어서, 상기 금속홀 하부 영역은 제 2 MIC 영역인 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 비정질 실리콘막을 적층하고, 이를 패터닝함으로써 반도체층을 형성하는 것을 포함한다. 상기 반도체층의 일부영역에 결정화유도금속막을 적층한다. 상기 결정화유도금속막이 적층된 기판을 제 1 열처리함으로써, 상기 반도체층에 MILC영역을 형성한다. 상기 MILC영역이 형성된 기판을 상기 제 1 열처리에 비해 높은 온도에서 제 2 열처리한다.
상기 제 1 열처리는 400 내지 600℃에서 수행하는 것이 바람직하다. 또한, 상기 제 2 열처리는 600 내지 750℃에서 수행하는 것이 바람직하다.
상기 반도체층의 일부영역에 결정화유도금속막을 적층하는 것은 상기 반도체 층 상에 게이트 전극을 형성하고, 상기 게이트 전극 및 상기 반도체층 상에 층간절연막을 형성하고, 상기 층간절연막 내에 소오스/드레인 콘택홀을 형성함으로써 상기 소오스/드레인 콘택홀 내에 상기 반도체층을 노출시키고, 상기 소오스/드레인 콘택홀 내에 노출된 반도체층 상에 결정화유도금속막을 적층하는 것을 포함하는 것이 바람직하다.
상기 층간절연막 내에 상기 소오스/드레인 콘택홀을 형성함에 있어서, 상기 소오스/드레인 콘택홀과 상기 게이트 사이의 층간절연막 내에 상기 반도체층을 노출시키는 금속홀을 형성하고, 상기 소오스/드레인 콘택홀 내에 노출된 반도체층 상에 결정화유도금속막을 적층함에 있어서 상기 금속홀 내에 노출된 반도체층 상에도 결정화유도금속막을 적층하는 것을 더욱 포함하는 것이 바람직하다. 이 경우, 상기 제 2 열처리 후에 상기 결정화유도금속막을 제거하고, 상기 기판 전면에 소오스/드레인 전극물질을 적층하고 이를 패터닝함으로써 상기 층간절연막 상에 상기 소오스/드레인 콘택홀을 통해 상기 반도체층과 접하는 소오스/드레인 전극을 형성하는 것을 더욱 포함하하는 것이 바람직하다. 상기 소오스/드레인 전극물질을 패터닝함에 있어서, 상기 금속홀 내에 노출된 반도체층 상에 적층된 상기 소오스/드레인 전극물질을 제거한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 나타낸 평면도이다.
도 1을 참조하면, 일방향으로 다결정 실리콘막인 반도체층(120)이 위치하고, 상기 반도체층(120) 상에 상기 반도체층(120)을 가로지르는 게이트 전극(140)이 위치한다. 상기 게이트 전극(140) 및 상기 반도체층(120) 상에 층간절연막(미도시)이 위치한다. 또한, 상기 층간절연막 내에는 상기 반도체층(120) 양 단부의 소정영역을 노출시키는 소오스/드레인 콘택홀들(150b)이 위치한다. 바람직하게는 상기 게이트 전극(140)과 상기 소오스/드레인 콘택홀(150b) 사이에는 상기 반도체층의 소정영역을 노출시키는 금속홀(150a)이 위치한다. 상기 금속홀(150a)은 게이트 전극(140)과 서로 이격되는 것이 바람직하다.
상기 반도체층(120)에 있어서, 상기 소오스/드레인 콘택홀(150b)을 통해 노출된 영역은 금속유도결정화(metal induced crystallization; 이하 MIC라 한다)에 의해 결정화된 제 1 MIC 영역이다. 또한, 상기 금속홀(150a)을 형성한 경우는 상기 금속홀(150a)을 통해 노출된 영역 또한 MIC에 의해 결정화된 제 2 MIC 영역이다. 상기 MIC 영역들(150a, 150b)을 제외한 나머지 영역은 금속유도측면결정화(metal induced lateral crystallization; 이하 MILC라 한다)에 의해 결정화된 MILC영역이 다.
도 2a 및 도 2b는 도 1의 절단선 Ⅰ-Ⅰ'를 따라 취해진 본 발명의 실시예에 따른 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 유리 또는 플리스틱 기판일 수 있다. 이 경우, 상기 기판(100) 상에 완충막(110) 을 형성하는 것이 바람직하다. 상기 완충막(110)은 상기 기판(100)에서 유출되는 불순물을 차단함으로써, 후속하는 공정에서 형성하는 반도체층을 보호하는 역할을 한다. 상기 완충막(110)은 산화실리콘막, 질화실리콘막 또는 이들의 복합막으로 형성할 수 있다.
이어서, 상기 완충막(110) 상에 비정질 실리콘막을 적층하고, 이를 패터닝하여 반도체층(120)을 형성한다. 상기 반도체층(120) 상에 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130) 상에 게이트전극물질을 적층하고 이를 패터닝하여 게이트 전극(140)을 형성한다.
이어서, 상기 게이트 전극(140)을 마스크로 하여 상기 반도체층(120)에 불순물을 주입함으로써, 상기 반도체층(120)에 소오스/드레인 영역들(120a)을 형성하고, 이와 동시에 상기 소오스/드레인 영역들(120a) 사이에 개재되고 상기 게이트전극(140) 하부에 위치하는 채널 영역(120b)을 정의한다.
이어서, 상기 게이트 전극(140) 및 상기 게이트 절연막(130) 상에 층간절연막(150)을 형성한다. 상기 층간절연막(150) 내에 상기 반도체층(120)의 상기 소오스/드레인 영역(120a)을 노출시키는 소오스/드레인 콘택홀(150b)을 형성한다. 이와 동시에 상기 소오스/드레인 콘택홀(150b)과 상기 게이트 사이의 층간절연막(150) 내에 상기 소오스/드레인 영역(120a)을 노출시키는 금속홀(150a)을 형성하는 것이 바람직하다. 상기 금속홀(150a)은 상기 게이트 전극(140)에 서로 이격되도록 형성하는 것이 바람직하다.
이어서, 상기 금속홀(150a) 및 상기 소오스/드레인 콘택홀(150b)을 포함하는 기판 전면에 결정화유도금속막(160)을 적층함으로써, 상기 금속홀(150a) 및 상기 소오스/드레인 콘택홀(150b) 내에 각각 노출된 상기 소오스/드레인 영역들(120a) 상에 결정화유도금속막(160)을 형성한다. 상기 결정화유도금속막(160)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh 및 Cd로 이루어진 군에서 선택되는 하나 이상으로 형성된다. 바람직하게는 상기 결정화유도금속막(160)은 Ni를 사용하여 형성한다. 상기 Ni는 상기 실리콘과의 미스매치(mismatch)가 적고, 상기 결정화를 낮은 온도에서 수행할 수 있는 장점이 있다. 또한, 상기 결정화유도금속막(160)은 수 내지 200Å의 두께로 형성하는 것이 바람직하다.
이어서, 상기 결정화유도금속막(160)이 적층된 기판(200)에 대해 제 1 열처리를 수행한다. 상기 제 1 열처리는 로(furnace)에서 400 내지 600℃의 온도에서 수행하는 것이 바람직하다. 더욱 바람직하게는 약 550℃의 온도에서 수행한다.
상기 제 1 열처리과정에서는 상기 결정화유도금속막(160)과 접하는 소오스/드레인 영역(120a) 즉, 상기 소오스/드레인 콘택홀(150b)과 상기 금속홀(150a)에 의해 각각 노출된 영역은 상기 결정화유도금속막(160)과 반응하여 결정화가 유도됨으로써, 금속유도결정화(metal induced crystallization; 이하 MIC라 한다)영역이 형성된다. 상기 소오스/드레인 콘택홀(150b) 내에 노출된 소오스/드레인 영역에 형 성된 MIC 영역을 제 1 MIC영역(120g)이라 하고, 상기 금속홀(150a) 내에 노출된 소오스/드레인 영역에 형성된 MIC영역을 제 2 MIC영역(120f)이라 한다. 상기 MIC 영역들(120f, 120g)을 제외한 영역 즉, 상기 반도체층(120)의 상기 결정화유도금속막(160)에 접하지 않는 영역은 상기 MIC 영역들(120f, 120g)로부터 결정화가 유도되어 금속유도측면결정화(metal induced lateral crystallization; 이하 MILC라 한다) 영역이 형성된다. 이로써, 상기 MIC 영역들(120f, 120g)과 상기 MILC 영역을 갖는 다결정 실리콘막인 반도체층(120)을 형성한다.
상기 금속홀(150a)을 형성한 경우에는 상기 제 1 열처리과정에서 상기 제 2 MIC 영역(120f) 사이의 영역이 MILC에 의해 결정화되는 반면, 상기 금속홀(150a)를 형성하지 않은 경우는 상기 제 1 열처리과정에서 제 1 MIC 영역(120g) 사이의 영역이 MILC에 의해 결정화된다. 따라서, 상기 소오스/드레인 콘택홀(150b)과 상기 게이트 사이의 층간절연막 내에 상기 금속홀(150a)을 형성함으로써, 상기 MILC에 의해 결정화되는 길이를 줄일 수 있고, 따라서, 상기 제 1 열처리시간을 단축시킬 수 있다.
상기 MILC 영역에 형성된 MILC 결정립들 즉, 제 1 결정립들은 방향성을 갖고 길쭉한 형태로 성장하는 것이 일반적이다. 상기 제 1 결정립들에는 제 1 방향으로 성장된 제 1 방향 결정립과 상기 제 1 방향과 서로 다른 방향인 제 2 방향으로 성장된 제 2 방향 결정립이 있을 수 있다. 상기 제 1 열처리과정에 있어서, 상기 제 1 열처리에 의해 성장된 상기 제 1 방향 결정립과 상기 제 2 방향 결정립은 서로 만나게 되고, 상기 제 1 방향 결정립과 상기 제 2 방향 결정립이 만나서 이루는 영 역 즉, 상기 제 1 방향 결정립과 상기 제 2 방향 결정립으로 일부 둘러싸인 영역은 상기 제 1 결정립이 성장하기에 불리한 영역이 된다. 따라서, 상기 제 1 방향 결정립과 상기 제 2 방향 결정립으로 일부 둘러싸인 영역은 비정질 실리콘으로 남아있다. 상기 잔존하는 비정질 실리콘은 상기 반도체층(120)의 전자이동도 특성을 열화시키는 요인으로 작용한다. 특히, 상기 채널 영역(120b) 내에 잔존하는 비정질 실리콘의 경우 더욱 그러한다.
이어서, 상기 MILC 영역이 형성된 기판에 대해 제 2 열처리를 수행한다. 상기 제 2 열처리는 상기 제 1 열처리와 동일한 온도에서 수행할 수 있다. 그러나 바람직하게는 상기 제 1 열처리에 비해 비교적 높은 온도에서 수행한다. 이로써, 상기 제 1 열처리와 동일한 온도에서 수행하는 경우에 비해 결정화시간을 단축시킬 수 있다. 상기 제 2 열처리는 600℃ 이상에서 진행하는 것이 바람직하다. 더욱 바람직하게는 600 내지 750℃에서 수행한다. 또한, 상기 제 2 열처리는 상기 로(furnace)에서 상기 제 1 열처리에 이어서 진행할 수 있다. 이와는 달리 상기 제 2 열처리는 텅스텐 할로겐 또는 크세논 아크 가열 램프를 사용한 고속열처리법(rapid thermal annealing; 이하 RTA라 한다)에 의해 수행할 수 있다.
상기 제 2 열처리를 수행함으로써, 제 1 결정립들 사이에 비정질 실리콘으로 남아있는 영역을 추가 결정화할 수 있다. 상기 제 2 열처리에 의해 추가 결정화된 영역을 추가 결정화 영역이라 한다. 상기 추가 결정화 영역에는 상기 MILC에 의해 결정화된 제 1 결정립들과는 서로 다른 결정성을 갖는 제 2 결정립들이 형성된다. 상기 제 2 결정립은 제 1 결정립들 즉, MILC에 의해 결정화된 결정립들이 성장하기 에 불리한 위치에 남아있는 비정질 실리콘이 상기 제 2 열처리에 의해 결정화됨으로써 형성되는 것으로 상기 제 1 결정립에 비해 결정크기가 작을 수 있다. 또한 상기 제 2 결정립은 고상결정화(solid phase crystallization; 이하 SPC라 한다)에 의한 결정립일 수 있다. 결과적으로 상기 제 2 열처리에 의해 상기 제 1 결정립들 사이에 비정질 실리콘을 남겨두지 않음으로써, 상기 반도체층의 전자이동도특성 등 전기적 특성을 향상시킬 수 있을 뿐 아니라, 상기 전기적 특성의 기판 내 균일도를 향상시킬 수 있다.
한편, 상기 열처리과정에서는 상기 반도체층(120)에 주입된 불순물이 활성화된다.
도 2b를 참조하면, 상기 반도체층(120)과 반응하지 않은 결정화유도금속막(160)을 제거함으로써, 상기 금속홀(150a) 및 상기 소오스/드레인 콘택홀(150b) 내에 상기 반도체층(120)을 노출시킨다. 상기 노출된 반도체층(120)을 포함한 기판 전면에 제 2 전도성막을 적층하고 이를 패터닝함으로써, 상기 소오스/드레인 콘택홀(150b) 내에 노출된 반도체층에 접하는 소오스/드레인 전극(170)을 형성한다.
이어서, 상기 기판 전면에 절연막(미도시)을 적층함으로써, 상기 금속홀(150a)을 메운다.
도 3은 도 1에 있어 A로 표시된 영역의 반도체층을 확대하여 나타낸 평면도이다.
도 3을 참조하면, 상기 반도체층(120)에 MILC에 의해 결정화된 다수의 제 1 결정립들(crystalline grains; C1, C2)이 위치한다. 상기 제 1 결정립들(C1, C2)사 이에 상기 제 1 결정립들(C1, C2)과 결정성을 달리하는 제 2 결정립들(M)이 위치한다. 더욱 자세하게는 상기 제 1 결정립들(C1, C2)은 제 1 방향으로 성장한 제 1 방향 결정립(C1)과 제 2 방향으로 성장한 제 2 방향 결정립(C2)을 구비하고, 상기 제 2 결정립들(M)은 상기 제 1 방향 결정립(C1)과 상기 제 2 방향 결정립(C2)이 만나서 이루는 영역 즉, 상기 제 1 방향 결정립(C1)과 상기 제 2 방향 결정립(C2)으로 일부 둘러싸인 영역에 위치한다.
상술한 바와 같이 본 발명에 따르면, 다결정 실리콘막을 이용한 박막트랜지스터의 전자이동도특성 등 전기적특성을 개선할 수 있을 뿐 아니라 상기 전기적특성의 기판 내 균일성을 향상시킬 수 있다.
Claims (14)
- MILC에 의해 결정화된 제 1 결정립들(crystalline grains) 및 상기 제 1 결정립들 사이에 위치하고, 고상결정화법으로 결정화되어 상기 제 1 결정립들과 결정성을 달리하는 제 2 결정립들을 구비하는 반도체층을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 결정립들은 제 1 방향으로 성장한 제 1 방향 결정립과 제 2 방향으로 성장한 제 2 방향 결정립을 구비하고,상기 제 2 결정립들은 상기 제 1 방향 결정립과 상기 제 2 방향 결정립으로 일부 둘러싸인 부분에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 2 결정립은 상기 제 1 결정립에 비해 결정립 크기가 작은 것을 특징으로 하는 박막트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 제 1 결정립은 400 내지 600℃에서 결정화된 결정립인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 2 결정립은 600 내지 750℃에서 결정화된 결정립인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 박막트랜지스터는 상기 MILC 영역 상에 위치하는 게이트 전극, 상기 게이트 전극과 상기 반도체층을 덮는 층간절연막, 상기 층간절연막 내에 위치하여 상기 반도체층을 노출시키는 소오스/드레인 콘택홀 및 상기 층간절연막 상에 위치하여 상기 소오스/드레인 콘택홀을 통해 상기 반도체층에 접하는 소오스/드레인 전극을 더욱 포함하고,상기 반도체층에 있어서, 상기 소오스/드레인 전극 하부 영역은 제 1 MIC 영역인 것을 특징으로 하는 박막트랜지스터.
- 제 7 항에 있어서,상기 박막트랜지스터는 상기 소오스/드레인 콘택홀과 상기 게이트 사이의 층 간절연막 내에 위치하여 상기 반도체층을 노출시키는 금속홀을 더욱 포함하고,상기 반도체층에 있어서, 상기 금속홀 하부 영역은 제 2 MIC 영역인 것을 특징으로 하는 박막트랜지스터.
- 기판을 제공하고,상기 기판 상에 비정질 실리콘막을 적층하고, 이를 패터닝함으로써 반도체층을 형성하고;상기 반도체층의 일부영역에 결정화유도금속막을 적층하고;상기 결정화유도금속막이 적층된 기판을 제 1 열처리함으로써, 상기 반도체층에 제1결정립들을 포함하는 MILC영역을 형성하고;상기 MILC영역이 형성된 기판을 상기 제 1 열처리에 비해 높은 온도에서 제 2 열처리하여 상기 MILC영역의 제1결정립들 사이의 비정질 실리콘을 제2결정립들로 고상결정화하는 것을 포함하는 박막트랜지스터의 제조방법.
- 제 9항에 있어서,상기 제 1 열처리는 400 내지 600℃에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9항에 있어서,상기 제 2 열처리는 600 내지 750℃에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 반도체층의 일부영역에 결정화유도금속막을 적층하는 것은상기 반도체층 상에 게이트 전극을 형성하고;상기 게이트 전극 및 상기 반도체층 상에 층간절연막을 형성하고;상기 층간절연막 내에 소오스/드레인 콘택홀을 형성함으로써, 상기 소오스/드레인 콘택홀 내에 상기 반도체층을 노출시키고;상기 소오스/드레인 콘택홀 내에 노출된 반도체층 상에 결정화유도금속막을 적층하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 층간절연막 내에 상기 소오스/드레인 콘택홀을 형성함에 있어서,상기 소오스/드레인 콘택홀과 상기 게이트 사이의 층간절연막 내에 상기 반도체층을 노출시키는 금속홀을 형성하고,상기 소오스/드레인 콘택홀 내에 노출된 반도체층 상에 결정화유도금속막을 적층함에 있어서, 상기 금속홀 내에 노출된 반도체층 상에도 결정화유도금속막을 적층하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 13 항에 있어서,상기 제 2 열처리 후 상기 결정화유도금속막을 제거하고,상기 기판 전면에 소오스/드레인 전극물질을 적층하고 이를 패터닝함으로써, 상기 층간절연막 상에 상기 소오스/드레인 콘택홀을 통해 상기 반도체층과 접하는 소오스/드레인 전극을 형성하는 것을 더욱 포함하되,상기 소오스/드레인 전극물질을 패터닝함에 있어서, 상기 금속홀 내에 노출된 반도체층 상에 적층된 상기 소오스/드레인 전극물질을 제거하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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Citations (4)
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|---|---|---|---|---|
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| KR20020036926A (ko) * | 2000-11-11 | 2002-05-17 | 주승기 | 실리콘 박막 결정화 방법 |
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| JP2000208771A (ja) | 1999-01-11 | 2000-07-28 | Hitachi Ltd | 半導体装置、液晶表示装置およびこれらの製造方法 |
| KR20020036926A (ko) * | 2000-11-11 | 2002-05-17 | 주승기 | 실리콘 박막 결정화 방법 |
| KR20020063093A (ko) * | 2001-01-26 | 2002-08-01 | 가부시키가이샤 히타치세이사쿠쇼 | 박막 트랜지스터 장치 |
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