KR100731752B1 - 박막트랜지스터 - Google Patents

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Abstract

본 발명은 결정화법, 특히 SGS 결정화법으로 결정화된 다결정 실리콘층에 반도체층을 형성할 때, 상기 SGS 결정화법의 시드 또는 결정립계가 반도체층 내에 포함되지 않도록 패터닝된 박막트랜지스터에 관한 것이다.
SGS 결정화법, 시드, 반도체층

Description

박막트랜지스터{Thin film transistor}
도 1, 도 2 및 도 3a는 본 발명의 일실시 예에 따른 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 방법에 관한 단면도들이다.
도 3b는 상기 도 3a의 A 영역을 확대한 평면도이다.
도 4a 내지 도 4c는 본 발명의 일실시 예에 따른 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화한 후, 상기 다결정 실리콘층상에 듀얼 또는 그 이상의 채널을 갖는 반도체층을 형성하기 위해 형성된 패턴들을 나타낸 평면도들이다.
도 5는 본 발명의 일실시 예에 따른 반도체층을 포함하는 박막트랜지스터를 제조하는 공정의 평면도이다.
도 6a, 도 7 및 도 8a는 본 발명의 다른 일실시 예에 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 방법에 관한 단면도들이다.
도 6b는 상기 도 6a의 평면도이고, 도 8b는 상기 도 8a의 평면도이다.
도 9는 본 발명의 다른 실시 예에 따라 결정화된 결정립을 패터닝하여 반도체층을 형성하는 공정의 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
102 : 비정질 실리콘층 103 : 캡핑층
104 : 금속 촉매층 108 : 시드
112 : 결정립계 151 : 베리어 패턴
본 발명은 박막트랜지스터에 관한 것으로, 보다 자세하게는 SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 비정질 실리콘층을 SGS 결정화법으로 결정화할 때 생성되는 시드 또는 결정립계가 반도체층, 특히 채널 영역에 포함되지 않도록 제조된 반도체층을 포함하는 박막트랜지스터에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.
이때, 상기 평판 표시 장치를 구성하는 여러 소자 중 박막트랜지스터는 상기 평판 표시 장치의 특성에 많은 영향을 미치게 되는데, 특히 박막트랜지스터의 반도 체층의 특성이 상기 평판 표시 장치의 특성에 직접적인 영향을 미친다.
이때, 상기 박막트랜지스터의 특성을 좌우하는 것은 반도체층의 특성이고, 일반적으로 반도체층의 결정성이 우수할 수록 반도체층의 특성이 우수해진다.
일반적으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 표시 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘을 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
그러나, 상기 고상 결정화법은 결정화 시간이 너무 오래 걸리뿐만 아니라 결정성이 나쁘다는 단점이 있고, 상기 엑시머 레이저 결정화법은 결정화 장치가 고가이다는 단점이 있고, 상기 금속 유도 결정화법 및 금속 유도 측면 결정화법은 금속 촉매의 잔류에 의해 누설 전류가 크다는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 SGS 결정화법으로 결정화된 다결정 실리콘층에 박막트랜지스터의 반도체층을 형성할 때, 상기 SGS 결정화법에 의해 생성되는 시드 및 결정립계를 상기 반도체층 내에 위치하지 않는 반도체층을 포함하는 박막트랜지스터를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 적어도 채널 영역을 포함하는 반도체층; 및 상기 반도체층과 절연된 게이트 전극을 포함하며, 상기 반도체층은 한 점을 중심으로 방사형으로 결정화된 실리콘으로 이루어져 있고, 상기 한 점은 어느 한쪽이 오픈된 채널 영역에 의해 둘러싸인 것으로 이루어진 박막트랜지스터에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동 일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시 예 1>
도 1, 도 2 및 도 3a는 본 발명의 일실시 예에 따른 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 방법에 관한 단면도들이고, 도 3b는 상기 도 3a의 A 영역을 확대한 평면도이다.
도 1를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 버퍼층(101)을 형성한다.
이때, 상기 버퍼층(101)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(101)상에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 비정질 실리콘층(102)을 형성한다.
이어서, 상기 비정질 실리콘층(102)상에 산화막 또는 질화막 등과 같은 절연막으로 캡핑층(103)을 형성한다.
이어서, 상기 캡핑층(103)상에 금속 촉매층(104)을 형성한다.
이때, 상기 금속 촉매층(104)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 이용하여 형성한다.
도 2를 참조하여 설명하면, 상기 버퍼층(101), 비정질 실리콘층(102), 캡핑 층(103) 및 금속 촉매층(104)가 형성된 상기 기판(100)을 제1열처리 공정(105)으로 열처리한다.
이때, 상기 제1열처리 공정(105)에 의해 상기 금속 촉매층(104)을 이루고 있는 금속 촉매가 상기 캡핑층(103)을 통해 상기 비정질 실리콘층(102)으로 확산하여 이동한다.
이때, 상기 금속 촉매는 Ni이고, 상기 캡핑층(103)은 실리콘 질화막으로 이루어져 있는 것이 바람직한데, 이는 상기 Ni에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화되는 경우에 가장 특성이 우수한 다결정 실리콘층을 얻을 수 있고, 상기 제1열처리 공정(105)에 의해 상기 Ni 확산의 특성이 우수한 캡핑층은 실리콘 질화막으로 이루어져 있는 캡핑층이기 때문이다.
도 3a를 참조하여 설명하면, 상기 제1열처리 공정(105)가 완료되어 소정의 금속 촉매가 상기 캡핑층(103)을 통과하여 상기 비정질 실리콘층(102)에 도달하면, 상기 기판(100)을 제2열처리 공정(107)으로 열처리한다.
이때, 상기 제2열처리 공정(107)이 시작되면, 상기 비정질 실리콘층(102)의 소정 영역에 시드(108)이 형성되고, 상기 시드(108)에서 부터 상기 비정질 실리콘층(102)이 다결정 실리콘층(109)을 형성하게 된다.
이때, 상기 금속 촉매층(104)만을, 또는 금속 촉매층 및 캡핑층(103) 모두를 제거한 후, 상기 제2열처리 공정(107)을 시작할 수도 있다.
이때, 상기 시드(108)의 개수 또는 밀도는 상기 제1열처리 공정(105)에 의해 상기 금속 촉매층(104)의 금속 촉매가 상기 비정질 실리콘층(102)으로 확산되어진 양 또는 밀도에 의해 결정되어 진다. 따라서, 상기 제1열처리 공정(105)의 공정 조건, 캡핑층(103)의 두께 및 금속 촉매층(104)의 두께 등을 적절히 조절하여 상기 제2열처리 공정(107)에 의해 생성되는 시드(108)의 개수 및 밀도를 조절해야 한다.
도 3b를 참조하여 설명하면, 상기 제2열처리 공정(107)에 의해 생성된 상기 시드(108)로 부터 상기 비정질 실리콘층(102)가 순차적으로 결정화되어 방사형으로 결정이 성장(110)하게 된다.
즉, 도 3b에서 도시한 바와 같이 어느 하나의 시드(108)로 부터 결정성이 방사형으로 성장(110), 즉, 결정립(111a)이 계속적으로 성장(110)하게 되는데, 이는 다른 결정립(111b)과 접촉하기 전 또는 상기 제2열처리 공정(107)이 끝날 때까지 계속된다. 이때, 다른 결정립(111b)과 만나는 경계면은 결정립계(112)가 된다.
이때, 상기 시드(108)들 간의 간격이 넓게 되면 상기 결정립(111a)의 크기는 커지게 된다. 상기 시드(108)들 간의 간격은 도 3a를 참조하여 설명한 바와 같이 금속 촉매이 확산되는 양 또는 밀도를 조절함으로서 가능하다.
또한, 상기 결정립들(111a,111b)은 방사형으로 결정이 성장함으로 형태는 원형에 가깝게 성장하게 되고, 상기 시드(108)는 상기 결정립들(111a,111b)의 중심에 위치할 확률이 높아지게 된다.
도 4a 내지 도 4c는 본 발명의 일실시 예에 따른 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화한 후, 상기 다결정 실리콘층상에 듀얼 또는 그 이상의 채널을 갖는 반도체층을 형성하기 위해 형성된 패턴들을 나타낸 평면도들이다.
이때, 이후, 반도체층이라고 하는 것은 최소한의 의미로는 채널 영역을 말하는 것이다.
도 4a를 참조하여 설명하면, 상기 제2열처리 공정(107)에 의해 상기 비정질 실리콘층(102)이 다결정 실리콘층(109)을 결정화된 후, 상기 다결정 실리콘층(109)상에 듀얼 채널을 갖는 반도체층을 형성하기 위한 제1패턴(113a)을 형성한다.
이때, 상기 SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 생성되는 시드(108)(즉, 다결정 실리콘층 상의 어느 한 점)는 상기 제1패턴(113a)에 의해서 감싸지되 어느 한쪽은 오픈되어 있는 위치에 존재한다. 상기와 같이 상기 제1패턴(113a) 영역(A×B의 영역, 즉, 반도체층 영역) 내부에 시드(108)가 위치하도록 상기 제1패턴(113a)을 형성하는 이유는 상기 SGS 결정화법에 의해 결정화된 결정립(111a)의 중심부에 시드가 위치하여 상기 제1패턴(113a)을 마스크로 이용하여 상기 결정립(111a)을 패터닝하여 형성된 반도체층, 특히 채널 영역 내에 결정립계(112) 등이 포함되지 않아 반도체층의 특성이 우수해지기 때문이다.
이때, 상기 제1패턴(113a) 영역을 이루고 있는 변(즉, A 및 B 변 중 하나) 중 가장 길이가 긴 변은 상기 결정립의 가장 작은 직경(즉, 2×R1의 길이)보다 커야만 한다. 이는 상기 제1패턴(113a) 영역이 하나의 결정립(111a) 내부에 속하기 위한 최소한의 조건이기 때문이다.
또한, 상기 제1패턴(113a) 영역 내부에 시드(108)가 위치함으로서 같은 크기의 결정립에 결정립계가 포함되지 않는 반도체층의 크기가 가장 커지기 때문이다. 이를 바꾸어 말하면 결정립계가 포함되지 않은 같은 크기의 반도체층을 형성할 때, 가장 작은 크기의 결정립을 형성할 수 있다는 의미가 된다. 즉, 결정립의 크기를 키우기 위한 공정상의 노력이 덜 필요하게 된다는 것을 의미하게 된다.
도 4b 및 도 4c를 참조하여 설명하면, 상기 제2열처리 공정(107)에 의해 상기 비정질 실리콘층(102)이 다결정 실리콘층(109)을 결정화된 후, 상기 다결정 실리콘층(109)상에 세 개 또는 네 개의 채널을 갖는 반도체층을 형성하기 위한 제2패턴(113b) 및 제4패턴(113c)을 형성한다.
이때, 상기 제2패턴(113b) 및 제4패턴(113c)도 도 3a를 참조하여 설명한 바와 같이 하나의 결정립(111a)의 중심부에 위치한 시드(108)을 중심으로 형성하여 상기 제2패턴(113b) 및 제4패턴(113c) 내부에 상기 시드(108) 및 결정립계(112)가 포함되지 않도록 하면서, 상기 시드(108)는 상기 제2패턴(113b) 영역 및 제4패턴(113c) 영역 내에는 위치하도록 한 상기 제2패턴(113b) 및 제4패턴(113c)을 형성한다.
이때, 상기 제2패턴(113b) 및 제3패턴(113c) 역시 상기 제1패턴(113b) 영역을 이루고 있는 변(즉, C 및 D 변 중 하나) 중 가장 길이가 긴 변은 상기 결정립의 가장 작은 직경(즉, 2×R2의 길이)보다 커야만 하고, 상기 제3패턴(113c) 영역을 이루고 있는 변(즉, E 및 F 변 중 하나) 중 가장 길이가 긴 변은 상기 결정립의 가장 작은 직경(즉, 2×R3의 길이)보다 커야만 한다.
이때, 일반적으로 듀얼 채널 또는 세 개 이상의 채널을 갖는 반도체층은 누 설 전류가 적어 전기적 특성이 우수하다는 특징이 있다.
도 5는 본 발명의 일실시 예에 따른 반도체층을 포함하는 박막트랜지스터를 제조하는 공정의 평면도이다.
도 5를 참조하여 설명하면, 상기 제1패턴(113a)을 마스크로 이용하여 상기 다결정 실리콘층(109)을 식각하여 반도체층(114)을 형성한다.
이때, 상기 반도체층(114)은 상기 도 4a의 제1패턴(113a)에 의해 상기 반도체층(114)이 형성되어 있는 영역, 즉 반도체층 영역(상기 도 4a의 A×B의 사각형 영역과 동일)은 하나의 결정립(111a) 내부에 형성되어 진다. 이때, 바람직하게는 적어도 상기 반도체층(114)의 채널 영역은 반드시 하나의 결정립(111a)만으로 구성되어야 하고, 시드(108) 또는 결정립계(112)는 포함되어서는 안된다.
이어서, 상기 기판상에 상기 반도체층(114)을 덮는 게이트 절연막(도시 안함)을 형성하고, 상기 게이트 절연막상에 게이트 전극(115)을 형성한다. 이때, 상기 반도체층(114) 내에는 두 개의 채널(114C)이 형성된다.
이때, 상기 게이트 전극(115)을 마스크로 이용하여 상기 반도체층(114)에 불순물 주입 공정을 실시하여 소오스/드레인 영역(114S,114D)을 형성할 수 있다.
이어서, 상기 기판상에 층간절연막(도시 안함)을 형성하고, 상기 층간절연막 및 게이트 절연막의 소정 영역을 식각하여 상기 반도체층(114)의 소오스/드레인 영역(114S,114D)을 노출시킨다.
이어서, 상기 기판상에 소오스/드레인 전극 물질을 증착한 후 이를 패터닝하여 소오스/드레인 전극(116S,116D)을 형성하여 박막트랜지스터를 완성한다.
이때, 상기 도 5는 상기 도 4a의 제1패턴(113a)을 이용하여 듀얼 채널의 반도체층을 갖는 박막트랜지스터에 대해서만 상술하였으나, 도 4b 및 도 4c의 제2패턴(113b) 및 제3패턴(113c)을 이용한 세 개의 채널 또는 네 개의 채널의 반도체층을 갖는 박막트랜지스터도 도 5를 참조하여 설명한 것과 유사하게 형성할 수 있다.
<실시 예 2>
도 6a, 도 7 및 도 8a는 본 발명의 다른 일실시 예에 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 방법에 관한 단면도들이고, 도 6b는 상기 도 6a의 평면도이고, 도 8b는 상기 도 8a의 평면도이다.
도 6a 및 도 6b를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 버퍼층(101)을 형성한다.
이어서, 상기 버퍼층(101)상에 비정질 실리콘층(102)을 형성한다.
이어서, 상기 비정질 실리콘층(102)상에 소정 영역을 오픈 시키는 베리어 패턴(151)을 형성한다.
이때, 상기 베리어 패턴(151)은 도 6b에 도시된 바와 같이 하부의 비정질 실리콘층이 소정 넓이(M)로 노출되도록 한다. 이때, 도 6b에서는 사각형의 형상으로 노출되도록 베리어 패턴(151)을 형성하였으나, 다른 형상, 즉, 원형이나 오각형 등으로 형성하여도 무방하다. 다만, 상기 노출되는 넓이는 고려되어야 하는데, 노출되는 넓이가 너무 넓어져 상기 노출되는 비정질 실리콘층(101)의 표면에 둘 이상의 시드가 형성되는 것은 바람직하지 않음으로 적절한 넓이가 노출되도록 베리어 패턴 (151)을 형성한다.
도 7를 참조하여 설명하면, 상기 베리어 패턴(151)이 형성된 기판상에 캡핑층(103)을 형성한다.
이어서, 상기 캡핑층(103)상에 금속 촉매층(104)을 형성한다.
이어서, 상기 <실시 예 1>의 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 같은 방법으로 상기 기판(100)을 제1열처리 공정 및 제2열처리 공정을 진행하여 상기 비정질 실리콘층(102)을 결정화한다.
이때, 상기 <실시 예 1>과 다른 점은 베리어 패턴(151)의 존재 유무인데, 상기 베리어 패턴(151)은 상기 금속 촉매가 상기 비정질 실리콘층(102)으로 확산하는 것을 방해하는 역할을 하게 된다. 즉, 상기 베리어 패턴(151)이 형성되어 있는 영역의 비정질 실리콘층(102)상에는 금속 촉매가 확산하지 못해 시드를 형성하지 못하게 되나, 소정 넓이(M)으로 노출된 영역에는 금속 촉매가 확산하여 시드를 형성할 수 있어 결정화가 진행될 수 있다.
도 8a 및 도 8b를 참조하여 설명하면, 상기 베리어 패턴(151)이 형성되어 있지 않은 영역의 금속 촉매의 확산에 의해 시드(108)가 형성되고, 상기 시드(108)를 중심으로 방사형으로 결정화가 진행되어 하나의 결정립(111a)이 형성된다.
이때, 상기 결정립(111a) 주위에는 결정화되지 않은 비정질 실리콘층(102)이 존재하게 되는데, 이 영역에는 주위에 시드(108)가 형성되어 있지 않아 결정화되지 않은 영역이다. 또한, 이 영역에는 반도체층을 형성하지 않는 영역임으로 굳이 시드(108)를 형성할 이유도 없을 뿐만 아니라 비정질 실리콘을 결정화할 필요도 없 다.
따라서, 상기 <실시 예 1>에서는 상기 베리어 패턴(151)을 이용하지 않음으로서 원하는 영역에 시드가 형성하는 제어가 어려웠으나 상기와 같이 베리어 패턴(151)을 형성함으로서 원하는 장소에 시드(108)을 형성하고, 상기 시드(108)들의 간격 또한 원하는 데로 설정할 수 있어 상기 결정립(111a)의 크기가 원하는 크기로 결정화할 수 있는 공간을 확보할 수 있게 된다.
도 9는 본 발명의 다른 실시 예에 따라 결정화된 결정립을 패터닝하여 반도체층을 형성하는 공정의 평면도이다.
도 9를 참조하여 설명하면, 상기 기판(100)상에 형성된 상기 결정립(111a)을 패터닝하여 반도체층(114)을 형성한다.
이때, 상기 <실시 예 1>의 도 4a 내지 도 4c를 참조하여 설명한 바와 마찬가지로 상기 시드(108)을 감싸되 어느 한 쪽은 오픈되도록 상기 반도체층(114)을 형성한다.
또한, 상기 반도체층(114) 영역(G×H의 영역)의 변 중 길이가 가장 긴 변의 길이 보다 상기 도 8b에서 도시한 결정립(111a)의 직경(R4의 두배)이 더 커야한다. 이는 상기 반도체층(114) 내부에 시드(108) 또는 결정립계가 포함되지 않게 하기 위해서이다.
이어서, 상기 <실시 예 1>의 도 5를 참조하여 설명한 바와 같이 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극 등을 형성하여 박막트랜지스 터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터는 반도체층 내부에 시드 또는 결정립계와 같이 박막트랜지스터의 특성을 저해하는 요소를 포함시키지 않을 뿐만 아니라 채널이 두 개 이상 포함함으로서 누설 전류 특성 등과 같은 전기적 특성이 우수한 박막트랜지스터를 제공하는 효과가 있다.

Claims (8)

  1. 기판;
    상기 기판상에 위치하고, 채널 영역을 포함하는 반도체층; 및
    상기 반도체층과 절연된 게이트 전극을 포함하며,
    상기 반도체층은 한 점을 중심으로 방사형으로 결정화된 실리콘으로 이루어져 있고, 상기 한 점은 상기 채널 영역 이외에 위치하고 어느 일부가 오픈된 반도체층에 의해 둘러싸인 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층은 SGS 결정화법으로 결정화된 실리콘인 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 SGS 결정화법은 비정질 실리콘층, 캡핑층 및 금속 촉매층을 형성한 후, 이를 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 결정화법인 것을 특징으로 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 캡핑층은 실리콘 질화막인 것을 특징으로 하는 박막트랜지스터.
  5. 제 3 항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 또는 Pt 중 어느 하나 또는 다수개로 이루어져 있는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 반도체층은 하나의 결정립에 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 한 점은 SGS 결정화법의 시드인 것을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 박막트랜지스터는 2 또는 다수개의 채널을 구비한 박막트랜지스터인 것을 특징으로 하는 박막트랜지스터.
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