JP2003332350A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JP2003332350A JP2003332350A JP2002142368A JP2002142368A JP2003332350A JP 2003332350 A JP2003332350 A JP 2003332350A JP 2002142368 A JP2002142368 A JP 2002142368A JP 2002142368 A JP2002142368 A JP 2002142368A JP 2003332350 A JP2003332350 A JP 2003332350A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- channel
- semiconductor device
- substrate
- crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 147
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000013078 crystal Substances 0.000 claims abstract description 127
- 239000010408 film Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims description 71
- 239000012212 insulator Substances 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 230000000994 depressogenic effect Effects 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- 238000005516 engineering process Methods 0.000 abstract description 5
- 230000001678 irradiating effect Effects 0.000 abstract description 2
- 230000037230 mobility Effects 0.000 description 31
- 230000008901 benefit Effects 0.000 description 23
- 238000000034 method Methods 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 15
- 238000002425 crystallisation Methods 0.000 description 12
- 230000008025 crystallization Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000003746 surface roughness Effects 0.000 description 8
- 230000000875 corresponding effect Effects 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000007711 solidification Methods 0.000 description 4
- 230000008023 solidification Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000010309 melting process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02609—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02691—Scanning of a beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Materials Engineering (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Liquid Crystal (AREA)
Abstract
ト耐圧を十分確保できるほど表面を平坦にする技術を提
供することで高移動度の半導体装置および画像表示装置
を実現することを課題とする。 【解決手段】本発明の薄膜半導体装置は固体レーザなど
の連続的な発振光を時間空間的に変調しSi薄膜の結晶構
造と成長速度にとって最適に近い結晶成長を実現するこ
とで、大粒径、粒界部に突起を持たない平坦性、かつ面
方位制御された結晶粒を形成、これらを用いてチャネル
を形成することで高移動度の半導体装置および画像表示
装置を実現する。
Description
いられる薄膜半導体装置に関する。
示装置等に用いられている薄膜トランジスタ(TF
T))が形成される母体薄膜には、主として高温poly-S
iが用いられてきた。これは石英基板上に900℃前後の高
温熱処理によって多結晶Siを形成したもので、比較的大
きな粒径(500〜600nm)の多結晶Siが形成される。この
高温poly-Siに形成されたTFTは、粒界密度が低く結
晶性のよいSi薄膜をチャネルとして利用するために、電
子移動度が100〜150[cm2/Vs]と単結晶Siのそれ(〜500[c
m2/Vs], S. M. Sze, Physics of Semiconductor Device
s, p.29, Second Edition, Wiley)に近い値を得ること
ができる。しかしこの高温poly-Siは、高温プロセスに
耐えられるよう高価な石英基板を使用する必要があるた
め、基板コストが原因となって装置全体のコスト低減が
困難なためTFTの普及が制限されていた。近年、これ
に代わるものとして低温poly-Siが盛んに研究されてき
た。これは低コストのガラス基板あるいはプラスティッ
ク基板上にプラズマCVD法等で形成した非晶質Siを、
エキシマレーザアニールなどの溶融再結晶化法を用いて
結晶化した多結晶Siである。この手法を用いると多結晶
Si薄膜を低温(〜150℃)で形成可能のため、非常に廉
価なTFTを形成できるという利点がある。しかしこれ
までの低温poly-Siは高温poly-Siと比べて粒径が小さく
かつ表面凹凸が顕著となり、また面方位の無秩序な多結
晶Siしか形成することができなかった。結晶粒が小さい
とキャリア経路に存在する粒界密度が大きくなり、また
表面凹凸が大きいとゲート電圧に対する耐圧が小さくな
るという問題がある。また面方位が無秩序であると粒界
におけるトラップ準位密度が相対的に大きくなるため、
いずれの場合もトランジスタ特性を悪化させる。このた
め従来の低温poly-Siを素子材とした製品ベースのTF
Tは電子効果移動度が〜150[cm2/Vs]程度に限られてい
た。このような小さな電子移動度では必要とされる素子
速度に到達できないために、同一のガラス(あるいはプ
ラスティック)基板上に形成できる素子の種類が制限さ
れるという問題が起こる。例えば画像表示装置の場合で
は、画素部はガラス(あるいはプラスティック)上に形
成できるがその他のソースドライバ、ゲートドライバ、
デコーダ、バッラ、シフトレジスタ、デジタルアナログ
コンバータ、周辺コントローラなどの回路は従来のプリ
ント基板上に形成し、これを基板とケーブル端子で接続
して用いなければならない。このような方法では、画面
サイズが小さくなる上に、装置全体のコストが高くなっ
てしまうという問題があった。このような問題を改善す
るためには、結晶粒径を大きくすること、表面を平坦に
すること、および結晶粒の位置と面方位を揃える技術が
必要である。これまで低温poly-Siを大粒径化、平坦
化、かつ結晶粒の位置と面方位を制御するために様々な
技術が提案されてきた。絶縁体基板上に形成された非晶
質Si膜に選択的に結晶化を助長する金属元素を導入し、
基板に平行方向に結晶成長を行わせることにより、キャ
リア移動方向に[111]軸を持った多結晶Siを形成する技
術(特開平7-321339)、熱処理用ビームの形状と照射位
置移動量を精密に制御して基板垂直方向に<100>軸、ビ
ーム走査方向に平行(または45°)の{220}面を持った
矩形状多結晶Siを形成する技術(特開平10-41234)、基
板上に第1の多結晶Si層を形成し異方性エッチングで特
定面({100}、{110}、{111})のいずれかを持った種結
晶を形成、その上に第2の多結晶Si層を形成することに
より、面方位の揃った柱状の多結晶Si層を形成する技術
(特開平8-55808)などである。しかしこれら数多くの
試みにもかかわらず、十分高移動度のTFTを得るには
いたっていない。
れも十分に完成した技術とは言えず、到達できる最大粒
径は約2μmと不十分であった。これでは大画面の液晶
表示パネルに要求される薄膜トランジスタの実用的大き
さ約8μmには及ばず、また結晶粒の位置ずれによる素
子間ばらつきを抑制できていない。さらに重要な問題は
Si薄膜表面の凹凸である。上記のうち、レーザ(特にエ
キシマレーザ)を用いた結晶化法においては、Siの溶融
固化過程に伴う体積膨張によって結晶粒どうしが衝突し
粒界が上に持ち上げられて突起を形成してしまう。この
突起は現状にエキシマレーザアニールの場合、元のSi薄
膜の膜厚に相当するほど大きく50〜100nmになることも
ある。このような突起が形成されると、ゲート電圧に対
する耐圧が著しく減少し容易にゲートリーク電流を発生
させてしまうという問題がある。このため移動度を犠牲
にすることを覚悟でゲート絶縁膜を厚くして対策してい
るのが現状である。このためこれらの技術では既存の低
機能の薄膜トランジスタ装置を置き換えるにいたってい
ない。また基板と接している場合のSi結晶における最適
格子構造(つまり結晶面方位)をこれらの技術が実現し
ていないことも原因であり、膜の形成方法や熱処理方法
によらずSiと基板間の界面歪みによって決まる本質的な
限界である。従って高性能で大面積の画像表示装置を低
コストで実現するために、本発明はTFTの素子材とな
る低温poly-Siを、基板との界面歪みを考慮した最適格
子構造を持つ面方位に揃えた状態で大粒径化(擬似的な
単結晶)し、かつゲート耐圧を十分確保できるほど表面
を平坦にする技術を提供することで高移動度のTFTを
実現することを課題とする。
め、本発明の薄膜半導体装置はエキシマレーザのような
パルス状光照射による瞬間的溶融固化から、固体レーザ
を用いて時間空間的変調光を照射しSi薄膜の結晶構造と
成長速度にとって最適に近い結晶成長を実現すること
で、大粒径、平坦かつ面方位制御された結晶粒を形成、
これらを用いてチャネルを形成することで高移動度TF
Tを実現する。
して詳細に説明する。本明細書では結晶方位[100]、[01
0]、[001]のように等価な方位郡をまとめて<100>のよう
に表記している。他の方位(<110>、<111>)についても
全く同様のことが成り立つことはいうまでもない。 (実施例1)図1は本発明の第1の実施例に係わる薄膜
半導体装置のチャネル部分の薄膜構造を説明する図であ
る。(a)が斜め上からみた立体図、(b)は粒界部分
の断面図である。絶縁体基板1上にSi薄膜2があり、Si
薄膜2は細長い形を持った短冊状結晶粒3が複数個並ん
で構成された多結晶であり、短冊状結晶粒3は特に表面
が粒界4において窪んでいる。短冊状結晶粒3の平均的
長さは5μm、平均的幅は0.8〜3μmである。粒界には
単に長手方向に連続したもの以外にも、結晶粒の途中か
ら発生する粒界5や二つの粒界が途中で交わる粒界6の
ような形状を持ったものも所々存在する。このような結
晶粒はその長手方向に電流を流した場合、横断する粒界
が少ないため非常に高移動度となる。また粒界部が窪ん
でいるためにゲート電圧に対する耐圧が向上するという
利点を持つ。このような形状は、固体レーザ光を方位8
と平行に走査させて形成するが、そのときの走査速度と
照射エネルギーの関係において、Si薄膜に照射される実
効エネルギーEがa<E<cの関係を満たすような条件で
結晶化した場合に形成される。ここでaはSi完全溶融に
必要なエネルギー、cはSi凝集に必要なエネルギーであ
る。この結晶化条件は範囲が広いためプロセスマージン
が十分確保できる。言い換えると高いスループットで大
型基板に適用できる照射条件である。この短冊状結晶粒
3の基板に垂直な結晶方位7は、絶縁体基板1がガラス
かつSi薄膜2の膜厚が50nmの場合で最も多いものが<110
>であり、また結晶粒の長手方向の結晶方位8で最も多
いのは<100>である。前述の粒界窪み部の膜厚差および
これらの面方位はSi薄膜2の膜厚や絶縁体基板1の表面
材質および基板1の表面にSiO2やSiNなどの下地膜の有
無やそれらの膜厚によって異なる。一般的にSi薄膜2と
絶縁体基板1との間のぬれ性が高いほど前記窪み部の凹
凸は大きくなり、それにつれて結晶方位7で最も多いも
のが<100>となりやすい。結晶方位7が変わるとそれと
垂直な方位8は幾何学的にゆるされる方位、つまり<100
>または<110>のみが主となる。本発明では方位7が<110
>、方位8が<100>の場合を主として記述するが、上述の
ようにSi薄膜の膜厚、下地膜の材料および膜厚を制御す
ることで方位7を<100>、方位8を<100>または<110>と
することが可能である。方位7が<100>の場合、方位8
に沿って電流を流した場合の移動度がnタイプトランジ
スタで最大値となる。一方方位7が<110>の場合はpタ
イプトランジスタで最大値となる。つまりnタイプに<1
00>、pタイプに<110>を使い分ければ最大性能のn、p
タイプ混載型(たとえば相補型MOS(CMOS))半導体装
置が実現できる。一方これを逆にしてnタイプに<110
>、pタイプに<100>を使うとn、pタイプ間の移動度差
が縮小される(もともとnタイプの方が2倍程度pタイ
プより移動度が大きい)。実際の回路設計では、n、p
タイプそれぞれがたとえ最大性能でなくても、互いの移
動度が近い場合設計しやすいという利点がある。ほとん
どの周辺回路はこのように移動度の近いn、pタイプ混
載型にして設計マージンを向上させることができるとい
う利点がある。このように結晶方位を制御することで必
要な性能のトランジスタを必要な回路分に適用できると
いう大きな利点があることが本発明の特徴である。
こで窪み部の凹凸とは粒界部の平均膜厚と粒内の平均膜
厚との膜厚差9で表現できる。もう一つの表現としては
粒界におけるSi薄膜表面の法線と基板法線との角度10
も考えられる。これら両者の値は互いに相関がある。結
晶は固体レーザによる溶融固化過程によってレーザの走
査方向と垂直方向に一種の水滴化を起こす。その水滴化
の痕跡が走査方向に長く伸び表面が凸状に形成された短
冊状結晶粒3と考えてよい。これは従来技術であるエキ
シマレーザの結晶化とは大きく異なる現象である。エキ
シマレーザの場合、前述したように溶融固化時の体積膨
張が粒界部に集中して上に凸の粒界部が形成されるが、
固体レーザの場合、溶融過程でレーザ光が走査されるた
め横方向に結晶が成長する。このため体積膨張は絶えず
結晶成長先端に溜められたまま結晶粒どうしは平行に接
した形となる。このため粒界には体積膨張の圧力が加わ
らず、Siの水滴化による表面張力の影響からむしろ窪ん
だ粒界が形成されるのである。この水滴は基板表面との
ぬれ性が高いほどより丸まりやすく、膜厚差9および角
度10を同時に増大させる。ぬれ性が小さいと反対に膜
厚差9および角度10を減少させるという性質を持つ。
上記の膜構成およびレーザ照射条件で結晶化した場合、
この膜厚差は10〜20nm、角度10は60〜80度程度が最も
多く形成される。このような形状を持つ結晶をチャネル
として利用し、高移動度と高いゲート耐圧を持ったトラ
ンジスタをなおかつ高いプロセススループットで形成で
きるという利点が本実施例の特徴である。 (実施例2)図2は本発明の第2の実施例に係わる薄膜
半導体装置のチャネル部分の薄膜構造を説明する図であ
る。(a)が斜め上からみた立体図、(b)は粒界部分
の断面図である。上記実施例1と異なるのは実施例1で
見られた粒界部の窪みが実施例2では極めて平坦であ
り、また短冊状結晶粒3の表面も粒内で平坦なことであ
る。短冊状結晶粒3の平均的長さは実施例と同じく5μ
m、平均的幅は0.8〜3μmである。粒界には単に連続し
たもの以外にも、結晶粒の途中から発生する粒界5や二
つの粒界が途中で交わる粒界6のような形状を持ったも
のも所々存在することも実施例1と等しい。このような
結晶粒はその長手方向に電流を流した場合高移動度とな
ることと、特に粒界部、結晶内部が平坦であるために極
めて高いゲート電圧に対する耐圧が確保できる。これは
言い換えるとゲート絶縁膜の膜厚を現状の100nmより薄
く例えば50nm以下にできるという利点を持つ。このよう
な形状は、そのときの走査速度と照射エネルギーの関係
において、Si薄膜に照射される実効エネルギーEがa<E
<bの関係を満たすような条件で結晶化した場合に形成
される。ここでaはSi完全溶融に必要なエネルギー、b
はSi液滴化に必要なエネルギーであり実施例1で説明し
たSi凝集エネルギーcに対し(b<<c)である。この
結晶化条件は非常に範囲が狭いためプロセスマージンが
確保できないという欠点があるが、形成される結晶状態
は最良のものとなる。このため大面積を必要としない高
機能回路部分のみに適用すれば非常に高い性能を持った
半導体装置や画像表示装置を実現できる利点がある。結
晶方位7、結晶方位8については実施例1と同じことが
成り立つ。このような平坦な粒界および粒内は前述した
照射条件以外にもSi薄膜2の膜厚や絶縁体基板1の表面
材質および基板1の表面にSiO2やSiNなどの下地膜の有
無およびそれらの膜厚によって異なる。一般的にSi薄膜
2と絶縁体基板1との間のぬれ性が最も低くかつSi薄膜
2の膜厚が50nmより大きいときにこのような平坦粒界お
よび粒内の構造が形成されやすい。図2(b)に粒界部
の断面を示したが、実施例2では膜厚差9は非常に小さ
く、また角度10は非常に0度に近い。これはSiの水滴
化が起こりにくいことを意味している。このような形状
を持つ結晶をチャネルとして利用し、高移動度と非常に
高いゲート耐圧を持ったトランジスタを最も高性能が必
要とされる回路部に適用することで高機能な半導体装置
を得られるという利点がある。 (実施例3)図3は本発明の第3の実施例に係わる薄膜
半導体装置のチャネル部分の薄膜構造を説明する図であ
る。(a)が斜め上からみた立体図、(b)は粒界部分
の断面図である。本実施例では上記実施例2と異なり粒
界部の窪みがSi薄膜2の膜厚より大きくなったため、粒
界部分でSi薄膜2が分離し基板1の表面が現れた完全分
離型粒界11を持っている。また短冊状結晶粒3の表面
は大きく上に凸となっている。短冊状結晶粒3の平均的
長さは実施例と同じく5μm、平均的幅は0.5〜2μmで
ある。完全分離型粒界には結晶粒の途中から発生する粒
界12や二つの粒界が途中で交わる粒界13のような形
状を持ったものも所々存在することも実施例1と等し
い。このような結晶粒はそのほとんどが結晶粒内で単結
晶であり、その長手方向に電流を流した場合、粒界散乱
による移動度低下の作用がないために単結晶並みの高移
動度となる。また短冊状結晶粒3の表面はなだらかな曲
面になっていることからゲート電圧に対する耐圧もある
程度確保できる。これは言い換えるとゲート耐圧は現状
のままで、単結晶に匹敵する性能のトランジスタを絶縁
体基板1上に形成できることを意味する。そのかわり一
つの結晶粒を流れる電流量が小さく、これを解決するた
めに幅の大きなトランジスタを形成する必要があるとい
う欠点がある。このような形状は、そのときのレーザ走
査速度と照射エネルギーの関係において、Si薄膜に照射
される実効エネルギーEがc<E<dの関係を満たすよう
な条件で結晶化した場合に形成される。ここでcは実施
例1と同じSi凝集に必要なエネルギー、dはSi蒸発に必
要なエネルギーである。この結晶化条件は実施例1と同
程度に範囲が広いプロセスマージンを持つ。このような
結晶は、移動度は高く電流値はそれほど必要としない演
算回路部分に適する。これを演算回路部に適用すれば非
常に高い性能を持った半導体装置や画像表示装置を実現
できる利点がある。結晶方位7、結晶方位8については
実施例1と同じことが成り立つ。このような凝集型の粒
界および粒内は前述した照射条件以外にもSi薄膜2の膜
厚や絶縁体基板1の表面材質および基板1の表面にSiO2
やSiNなどの下地膜の有無およびそれらの膜厚によって
異なる。一般的にSi薄膜2と絶縁体基板1との間のぬれ
性が最も高くかつSi薄膜2の膜厚が50nm以下のときにこ
のような凝集型の粒界および粒内の構造が形成されやす
い。図3(b)に粒界部の断面を示したが、実施例3で
は膜厚差14は非常に大きく結晶化前のSi薄膜の膜厚が
50nmの場合にこの膜厚差14は100nm程度に達すること
もある。また角度15は非常に大きく45度を超える場合
もある。このような形状を持つ結晶をチャネルとして利
用し、最も高移動度のトランジスタを最も高性能が必要
とされる論理回路部に適用することで高機能な半導体装
置を得られるという利点がある。 (実施例4)図4は本発明の第4の実施例に係わる薄膜
半導体装置のチャネル部分の薄膜構造を説明する図であ
る。(a)が斜め上からみた立体図、(b)は粒界部分
の断面図である。本実施例では上記実施例1〜実施例3
と異なり結晶粒が短冊状ではなく多角形状となっている
が、粒界部は実施例1〜実施例3と同様に窪んだ形状を
もっている。この結晶粒3の平均的直径は1〜2μmで
ある。このような結晶粒はそのほとんどが結晶粒内で単
結晶であるが、特に長手方向は持たないため電流を流し
た場合、粒界散乱による移動度低下の作用が上記実施例
1〜実施例3に比べて大きい。しかし粒界部が窪んでい
るため、従来エキシマレーザ法で得られた結晶よりゲー
ト耐圧が高いという利点は持っている。言い換えると移
動度は従来技術並みで、ゲート耐圧の高いトランジスタ
を形成できることを意味する。このような形状は、その
ときのレーザ走査速度と照射エネルギーの関係におい
て、Si薄膜に照射される実効エネルギーEがE<aの関係
を満たすような条件で結晶化し、その後Siの異方性溶液
でエッチングし結晶結合の弱い粒界部を選択的に削減す
ることで得ることができる。ここでaは実施例1と同じ
Si完全溶融に必要なエネルギーである。この結晶化条件
は実施例1より範囲が広くプロセスのスループットが高
い。このような結晶は、移動度はそれほど必要ないが大
面積に存在するトランジスタ(たとえば画像表示装置の
画素部など)のチャネル部などに適用することで非常に
高い性能を持った半導体装置や画像表示装置を実現でき
る利点がある。結晶方位7については実施例1と同じこ
とが成り立つ。このような多角形型の結晶粒および粒界
は前述した固体レーザのみならず従来のエキシマレーザ
結晶化で得られた結晶粒に対して粒界の選択的エッチン
グ工程を施すことでも形成することができる。 (実施例5)図5は本発明の第5の実施例に係わる薄膜
トランジスタの展開図である。上段が断面図、その下段
はチャネル部分を上から見た平面図、その右は断面図を
90°異なる角度から描いた断面図である。絶縁体基板1
上にSi薄膜2が形成され、このSi薄膜2は実施例1と同
様の短冊状結晶粒3を持つ。以下実施例1の結晶構造を
例にして説明するが、このSi薄膜2の部分が実施例2ま
たは実施例3の結晶構造になっている場合についても全
く同様のことが成り立つことは言うまでもない。Si薄膜
2の一部を用いてソース16、ドレイン17、およびチ
ャネル上にゲート絶縁膜18、その上にゲート19が形
成されている。本実施例はSi薄膜2の短冊状結晶粒3の
長手方向が図5のようにソース16とドレイン17を結
ぶ方向に一致していることを特徴とする。このような方
向を用いると、上述したように電流方向に高移動度を持
ったチャネルが形成されるという利点がある。同時に実
施例1に結晶は粒界部が窪んでいるためにゲート耐圧が
高いという利点も同時に得られる。この場合、前記Si薄
膜または前記ソースまたは前記ドレインまたは前記ゲー
ト絶縁膜または前記ゲートのいずれかの表面凹凸(凸部
頂点と凹部底辺との高低差)が、前記チャネル内におい
てソースとドレインを結ぶ方向に沿った場合の値(図5
における表面凹凸21、表面凹凸23、および表面凹凸
25にそれぞれ対応)が、それに垂直な方向に沿った場
合の値(図5における表面凹凸20、表面凹凸22、お
よび表面凹凸24にそれぞれ対応)より小さいことが本
実施例の特徴である。 (実施例6)図6は本発明の第6の実施例に係わる薄膜
トランジスタの展開図である。上段が断面図、その下段
はチャネル部分を上から見た平面図、その右は断面図を
90°異なる角度から描いた断面図である。絶縁体基板1
上にSi薄膜2が形成され、このSi薄膜2は実施例1と同
様の短冊状結晶粒3を持つ。以下実施例1の結晶構造を
例にして説明するが、このSi薄膜2の部分が実施例2ま
たは実施例3の結晶構造になっている場合についても全
く同様のことが成り立つことは言うまでもない。Si薄膜
2の一部を用いてソース16、ドレイン17、およびチ
ャネル上にゲート絶縁膜18、その上にゲート19が形
成されている。本実施例はSi薄膜2の短冊状結晶粒3の
長手方向が図6のようにソース16とドレイン17を結
ぶ方向に垂直な方向に一致していることを特徴とする。
このような方向を用いると、実施例5に比べ電流方向の
移動度が低下するという欠点を持つが、反面電流方向を
横断する粒界数が比較的多くなることにより素子間の移
動度ばらつきが低減されるという利点が持つ。この利点
は例えば実施例5ほどの高移動度は必要とせずかわりに
トランジスタのしきい値変動を最小限に抑制したい回路
部に適用することができる。たとえばCMOS(相補型MO
S)のnタイプトランジスタを本実施例の構造とし、対
するpタイプのトランジスタを実施例5の構造とするこ
とで、両者のバランスのとれた回路構成を得ることがで
きる。本実施例においても結晶は粒界部が窪んでいるた
めにゲート耐圧が高いという利点は同時にあわせ持つ。
この場合、前記Si薄膜または前記ソースまたは前記ドレ
インまたは前記ゲート絶縁膜または前記ゲートのいずれ
かの表面凹凸(凸部頂点と凹部底辺との高低差)が、前
記チャネル内においてソースとドレインを結ぶ方向に沿
った場合の値(図6における表面凹凸21、表面凹凸2
3、および表面凹凸25にそれぞれ対応)が、それに垂
直な方向に沿った場合の値(図6における表面凹凸2
0、表面凹凸22、および表面凹凸24にそれぞれ対
応)より大きいことが本実施例の特徴である。 (実施例7)図7は本発明の第7の実施例に係わる薄膜
トランジスタの展開図である。上段が断面図、その下段
はチャネル部分を上から見た平面図、その右は断面図を
90°異なる角度から描いた断面図である。絶縁体基板1
上にSi薄膜2が形成され、このSi薄膜2は実施例1と同
様の短冊状結晶粒3を持つ。以下実施例1の結晶構造を
例にして説明するが、このSi薄膜2の部分が実施例2ま
たは実施例3の結晶構造になっている場合についても全
く同様のことが成り立つことは言うまでもない。Si薄膜
2の一部を用いてソース16、ドレイン17、およびチ
ャネル上にゲート絶縁膜18、その上にゲート19が形
成されている。本実施例はSi薄膜2の短冊状結晶粒3の
長手方向が図7のようにソース16とドレイン17を結
ぶ方向から斜めに傾いていることを特徴とする。このよ
うな方向を用いると、電流方向の移動度は実施例5と実
施例6の中間的な値となり、また電流方向を横断する粒
界数も同じく両者の中間となることから素子間の移動度
ばらつきも両者の中間的な値を持つ。このような構造を
持つ利点は例えば実施例5や実施例6のような性能上の
制約は少ないものの、レイアウト上の都合でどうしても
実施例5や実施例6のトランジスタの領域内にソースと
ドレインを結ぶ方向を斜めに傾けて混在させる必要があ
るトランジスタにおいて適用することで、レイアウト制
約を緩和できるという点である。大面積のバッファトラ
ンジスタが連続して存在する領域の一部における単一の
スイッチング素子のような回路に適用することができ
る。本実施例においても結晶は粒界部が窪んでいるため
にゲート耐圧が高いという利点は同時にあわせ持つ。こ
の場合、短冊状結晶粒3は長手方向に沿った場合とそれ
に垂直な場合とで表面凹凸が異なるため、前記Si薄膜ま
たは前記ソースまたは前記ドレインまたは前記ゲート絶
縁膜または前記ゲートのいずれかの表面凹凸(凸部頂点
と凹部底辺との高低差)が、前記チャネル内においてソ
ースとドレインを結ぶ方向に沿った場合の値(図7にお
ける表面凹凸21、表面凹凸23、および表面凹凸25
にそれぞれ対応)が、それに垂直な方向に沿った場合の
値(図7における表面凹凸20、表面凹凸22、および
表面凹凸24にそれぞれ対応)と異なることが本実施例
の特徴である。 (実施例8)図8は本発明の第8の実施例に係わる薄膜
トランジスタの展開図である。上段が断面図、その下段
はチャネル部分を上から見た平面図、その右は断面図を
90°異なる角度から描いた断面図である。絶縁体基板1
上にSi薄膜2が形成され、このSi薄膜2は実施例4と同
様の多角形状結晶粒3を持つ。Si薄膜2の一部を用いて
ソース16、ドレイン17、およびチャネル上にゲート
絶縁膜18、その上にゲート19が形成されている。こ
のような構造を用いると、電流方向の移動度は実施例5
〜実施例7と比較して低い値となるが、粒界が窪んでい
るためゲート耐圧が高いという利点がある。この結晶構
造を形成するレーザ結晶化のスループットは実施例5〜
実施例7と比較して最も高いため大面積の画素部に適用
することができる。この場合、多角形状結晶粒3は長手
方向を持たないため、前記Si薄膜または前記ソースまた
は前記ドレインまたは前記ゲート絶縁膜または前記ゲー
トのいずれかの表面凹凸(凸部頂点と凹部底辺との高低
差)が、前記チャネル内においてソースとドレインを結
ぶ方向に沿った場合の値(図8における表面凹凸21、
表面凹凸23、および表面凹凸25にそれぞれ対応)
と、それに垂直な方向に沿った場合の値(図8における
表面凹凸20、表面凹凸22、および表面凹凸24にそ
れぞれ対応)とがほぼ等しいことが本実施例の特徴であ
る。 (実施例9)図9は実施例5のトランジスタを半導体装
置の回路部に適用した場合のパターン形成例を示したも
のである。短冊状結晶粒3を持つトランジスタのソース
16、ドレイン17、ゲート19にはコンタクト26が
形成され、層間絶縁膜上に形成される配線27と接続さ
れている。以下実施例5の構造を例にして説明するが、
この部分が実施例6または実施例7の構造になっている
場合についても全く同様のことが成り立つことは言うま
でもない。ソースとドレインを結ぶ方向に長く伸びた形
のトランジスタ28や、それと垂直方向に長く伸びた形
のトランジスタ29など様々な種類が混在している。こ
れは要求されるトランジスタの性能が回路の各機能に応
じてことなるためで、例えばトランジスタ29は、移動
度よりも駆動能力(オン時の電流量)が特に要求される
場合などで多用される。本実施例の特徴はこのようなサ
イズの異なる様々なトランジスタにおけるそれぞれの短
冊状結晶粒3の長手方向が、基板に平行なある一つの方
向30に揃っていることを特徴とする。このように方向
の揃った一群のトランジスタからなる領域を上から見る
と、前記Si薄膜または前記ソースまたは前記ドレインま
たは前記ゲート絶縁膜または前記ゲートのいずれかの表
面凹凸(凸部頂点と凹部底辺との高低差)が、前記領域
内において方向30に沿った場合の値(図5における表
面凹凸21、表面凹凸23、および表面凹凸25にそれ
ぞれ対応)が、それに垂直な方向31に沿った場合の値
(図5における表面凹凸20、表面凹凸22、および表
面凹凸24にそれぞれ対応)より小さいことが本実施例
の特徴である。このように領域内で短冊状結晶粒3の長
手方向を揃えることで、レーザ走査を領域について一回
行うだけで済むようになるため、結晶化プロセスのスル
ープットが向上するという利点がある。本実施例ではソ
ースとドレインを結ぶ方向と、短冊状結晶粒の長手方向
30が同じ場合の例であるが、これが傾きを持っている
かあるいは垂直である場合についてもレーザ結晶化のス
ループットを向上できる利点があることはいうまでもな
い。 (実施例10)図10は実施例9の方向の揃ったトラン
ジスタ群からなる領域を、画像表示装置の周辺回路部お
よび画素部に適用した場合を上からみた配置図である。
実施例と同じくソース16とドレイン17を結ぶ方向と
短冊状結晶粒3の長手方向が等しいトランジスタ郡の領
域32、両者が垂直なトランジスタ郡の領域33、両者
が斜めに傾いたトランジスタ郡の領域34、どの領域に
も属さない単独のトランジスタ35からなる周辺回路部
がある。また画素36とそれを駆動するトランジスタ3
7があり、このトランジスタ37郡も領域32と同様の
方向を持った領域38を構成している。本実施例では特
に領域32の長手方向が基板端部の横方向切断線39と
一致しており、また領域33の長手方向が基板端部の縦
方向切断線40と一致している。このような配置構造と
することで基板周辺部の面積を無駄なく効率的に利用で
きるという利点がある。 (実施例11)図11は本発明の薄膜半導体装置を利用
した画像表示装置の例を示す。実施例10の領域32、
領域33、画素36を持つ絶縁体基板1、その上には液
晶層41、共通電極42、保護膜43が順次重ねられ、
それらを上部および下部の偏光板44で挟みこんでい
る。それらを一体として導光板45上に形成することで
画像表示パネルが構成されている。 (実施例12)図12は本発明の実施例の画像表示パネ
ル46を組み込んだ、コンピュータ用モニタまたはテレ
ビ装置47の外観図である。 (実施例13)図13は本発明の実施例の画像表示パネ
ル46を組み込んだ、携帯電話48の外観図である。 (実施例14)図14は本発明の実施例の画像表示パネ
ル46を組み込んだ、モバイル端末49の外観図であ
る。 (実施例15)図15は本発明の実施例の画像表示パネ
ル46を組み込んだ、デジタルビデオレコーダ50の外
観図である。 (実施例16)図16は本発明の実施例9の回路を高周
波素子(RF素子)の制御部に応用した場合の、回路部5
1とRF素子52の外観図である。
さい短冊状結晶粒でチャネルを形成することができ、こ
れにより高移動度でかつゲート耐圧の高い薄膜トランジ
スタが実現できる。これにより、同一ガラス基板上に、
画素部、周辺回路を集約的に形成することが可能となる
ため、高機能の薄膜半導体装置およびこれを用いた画像
表示装置を得ることができる。
タのチャネル部のSi薄膜における結晶構造を示した図で
あり、(a)は斜め上から見た図、(b)は粒界部の断
面図である。
タのチャネル部のSi薄膜における結晶構造を示した図で
あり、(a)は斜め上から見た図、(b)は粒界部の断
面図である。
タのチャネル部のSi薄膜における結晶構造を示した図で
あり、(a)は斜め上から見た図、(b)は粒界部の断
面図である。
タのチャネル部のSi薄膜における結晶構造を示した図で
あり、(a)は斜め上から見た図、(b)は粒界部の断
面図である。
タの断面図(上段)、平面図(下段)、および上段の断
面と90度異なる方向からみた断面図(右)である。
タの断面図(上段)、平面図(下段)、および上段の断
面と90度異なる方向からみた断面図(右)である。
タの断面図(上段)、平面図(下段)、および上段の断
面と90度異なる方向からみた断面図(右)である。
タの断面図(上段)、平面図(下段)、および上段の断
面と90度異なる方向からみた断面図(右)である。
ジスタを半導体装置の回路部に適用した場合のパターン
形成の実施例を示したものである。
向の揃ったトランジスタ群からなる領域を、画像表示装
置の周辺回路部および画素部に適用した場合を上からみ
た配置図である。
示す。
モニタもしくはテレビ装置の外観図である。
図である。
外観図である。
レコーダの外観図である。
である。
5…粒界、6…粒界、7…基板垂直方位、8…面内方
位、9…膜厚差、10…角度、11…完全分離型粒界、
12…完全分離型粒界、13…完全分離型粒界、14…
膜厚差、15…角度、16…ソース、17…ドレイン、
18…ゲート絶縁膜、19…ゲート、20…Si表面の膜
厚差、21…Si表面の膜厚差、22…ゲート絶縁膜表面
の膜厚差、23…ゲート絶縁膜表面の膜厚差、24…ゲ
ート表面の膜厚差、25…ゲート表面の膜厚差、26…
コンタクト、27…配線、28…トランジスタ、29…
トランジスタ、30…方向、31…方向、32…領域、
33…領域、34…領域、35…トランジスタ、36…
画素、37…トランジスタ、38…領域、39…基板切
断方向、40…基板切断方向、41…液晶層、42…共
通電極、43…保護膜、44…偏光板、45…導光板、
46…画像表示パネル、47…モニタまたはテレビ装
置、48…携帯電話、49…モバイル端末、50…デジ
タルビデオレコーダ、51…RF回路、52…RF素子。
Claims (19)
- 【請求項1】絶縁体基板と、前記絶縁体基板上に形成さ
れたSi薄膜と、前記Si薄膜をチャネルとするトランジス
タとを持ち、前記Si薄膜は細長い形を持った短冊状結晶
粒が複数個並んで構成された多結晶であり、前記多結晶
は特に表面が粒界において窪んでおり、この窪んだ表面
を持つ粒界が前記チャネル内の粒界の中で最も多いこと
を特徴とする薄膜半導体装置。 - 【請求項2】前記Si薄膜表面の法線と前記絶縁体基板の
法線とのなす角が、粒界において特に1〜45度の範囲
であることを特徴とする請求項1記載の半導体装置。 - 【請求項3】前記Si薄膜の結晶粒界における平均膜厚が
結晶粒内における平均膜厚より小さいことを特徴とする
請求項1記載の薄膜半導体装置。 - 【請求項4】絶縁体基板と、前記絶縁体基板上に形成さ
れたSi薄膜と、前記Si薄膜の一部を用いて形成されたソ
ースおよびドレインと、前記Si薄膜上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上の形成されたゲート
と、前記Si薄膜をチャネルとするトランジスタとを持
ち、前記Si薄膜または前記ソースまたは前記ドレインま
たは前記ゲート絶縁膜または前記ゲートのいずれかの表
面凹凸(凸部頂点と凹部底辺との高低差)が、前記チャ
ネル内において前記基板に平行なある一つの方向に沿っ
た場合と、それに垂直な方向に沿った場合とで異なるこ
とを特徴とする薄膜半導体装置。 - 【請求項5】前記Si薄膜または前記ソースまたは前記ド
レインまたは前記ゲート絶縁膜または前記ゲートのいず
れかの表面凹凸(凸部頂点と凹部底辺との高低差)が、
前記チャネル内において特にチャネルの長さ方向(ソー
スとドレインを結ぶ方向)に沿った場合の値がチャネル
の幅方向(前記長さ方向と垂直でSi薄膜表面に平行な方
向)に沿った場合の値より小さいことを特徴とする請求
項4記載の薄膜半導体装置。 - 【請求項6】前記Si薄膜または前記ソースまたは前記ド
レインまたは前記ゲート絶縁膜または前記ゲートのいず
れかの表面凹凸(凸部頂点と凹部底辺との高低差)が、
前記チャネル内において特にチャネルの長さ方向(ソー
スとドレインを結ぶ方向)に沿った場合の値がチャネル
の幅方向(前記長さ方向と垂直でSi薄膜表面に平行な方
向)に沿った場合の値より大きいことを特徴とする請求
項4記載の薄膜半導体装置。 - 【請求項7】絶縁体基板と、前記絶縁体基板上に形成さ
れたSi薄膜と、前記Si薄膜の一部を用いて形成されたソ
ースおよびドレインと、前記Si薄膜上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上の形成されたゲート
と、前記Si薄膜をチャネルとする複数のトランジスタ
と、前記ソース、前記ドレイン、前記ゲートに形成され
たコンタクトと、前記コンタクトどうしを接続する配線
とを持ち、前記複数のトランジスタ間に共通のある一つ
の方向(基板と平行な面内)があり、この共通な方向と
前記短冊状結晶粒の長手方向が一致しており、かつ前記
Si薄膜または前記ソースまたは前記ドレインまたは前記
ゲート絶縁膜または前記ゲートのいずれかの表面凹凸
(凸部頂点と凹部底辺との高低差)が、前記チャネル内
において前記共通な方向に沿った場合の値が、それに垂
直な方向に沿った場合の値より小さいことを特徴とする
薄膜半導体装置。 - 【請求項8】請求項7記載の共通の方向を持った前記複
数のトランジスタからなる領域をすくなくともひとつ持
つことで形成されたバッファ回路、シフトレジスタ、デ
コーダ、レベル変換、ドライバ回路またはデジタルアノ
ログコンバータ回路などからなる信号回路を主として前
記基板の周辺部に集積し、かつ画素駆動回路を同一基板
上に形成してなることを特徴とした薄膜半導体装置。 - 【請求項9】絶縁体基板と、前記絶縁体基板上に形成さ
れたSi薄膜と、前記Si薄膜をチャネルとするトランジス
タとを持ち、前記Si薄膜は細長い形を持った短冊状結晶
粒が複数個並んで構成された多結晶であり、前記短冊状
結晶粒において基板垂直方向の結晶面方位のうち最も多
い方位が<110>であり、かつ前記短冊状結晶粒の長手方
向の結晶面方位のうち最も多い方位が<100>であること
を特徴とする薄膜半導体装置。 - 【請求項10】前記短冊状結晶粒において、基板垂直方
向の結晶面方位のうち最も多い方位が<100>であり、か
つ長手方向の結晶面方位のうち最も多い方位が<100>で
あることを特徴とする請求項9記載の薄膜半導体装置。 - 【請求項11】前記短冊状結晶粒において、基板垂直方
向の結晶面方位のうち最も多い方位が<100>であり、か
つ長手方向の結晶面方位のうち最も多い方位が<110>で
あることを特徴とする請求項9記載の薄膜半導体装置。 - 【請求項12】絶縁体基板と、前記絶縁体基板上に形成
されたSi薄膜と、前記Si薄膜をチャネルとするトランジ
スタとを持ち、前記チャネル内において横断する粒界数
が、前記基板に平行なある一つの方向に沿った場合と、
それに垂直な方向に沿った場合とで異なることを特徴と
する薄膜半導体装置。 - 【請求項13】前記チャネル内において、チャネルの長
さ方向(ソースとドレインを結ぶ方向)に沿って横断す
る粒界数が、チャネルの幅方向(前記長さ方向と垂直で
Si薄膜表面に平行な方向)に沿って横断する粒界数より
小さいことを特徴とする請求項12記載の薄膜半導体装
置。 - 【請求項14】前記チャネル内において、チャネルの長
さ方向(ソースとドレインを結ぶ方向)に沿って横断す
る粒界数が、チャネルの幅方向(前記長さ方向と垂直で
Si薄膜表面に平行な方向)に沿って横断する粒界数より
大きいことを特徴とする請求項12記載の薄膜半導体装
置。 - 【請求項15】絶縁体基板と、前記絶縁体基板上に形成
されたSi薄膜と、前記Si薄膜をチャネルとするトランジ
スタとを持ち、前記Si薄膜は細長い形を持った短冊状結
晶粒が複数個並んで構成された多結晶であり、前記多結
晶は特に表面が粒界において平坦であり、前記Si薄膜の
結晶粒界における平均膜厚が結晶粒内における平均膜厚
に比べ90〜110%の範囲にあることを特徴とする薄膜半導
体装置。 - 【請求項16】絶縁体基板と、前記絶縁体基板上に形成
されたSi薄膜と、前記Si薄膜をチャネルとするトランジ
スタとを持ち、前記Si薄膜は細長い形を持った短冊状結
晶粒が複数個互いに離れて存在しおり、前記短冊状結晶
粒どうしの間は前記Si薄膜が存在せず、前記短冊状結晶
粒は表面が一方向に沿って平坦、それと垂直方向に沿っ
て上に凸であることを特徴とする薄膜半導体装置。 - 【請求項17】前期短冊状結晶粒と前記基板との接触角
(短冊状結晶の端部表面の法線が基板法線となす角度)
が特に10〜60度の範囲であることを特徴とする請求項1
6記載の薄膜半導体装置。 - 【請求項18】請求項7の方向の揃ったトランジスタ群
からなる領域を、画像表示装置の周辺回路部または画素
部に少なくともひとつ持ち、特にその領域の長手方向が
基板端部の横方向切断線または縦方向切断線のうちどち
らかと一致していることを特徴とする薄膜半導体装置。 - 【請求項19】絶縁体基板と、前記絶縁体基板上に形成
されたSi薄膜と、前記Si薄膜をチャネルとするトランジ
スタとを持ち、前記Si薄膜は結晶粒が複数個並んで構成
された多結晶であり、前記多結晶は特に表面が粒界にお
いて窪んでおり、この窪んだ表面を持つ粒界が前記チャ
ネル内の粒界の中で最も多いことを特徴とする薄膜半導
体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002142368A JP2003332350A (ja) | 2002-05-17 | 2002-05-17 | 薄膜半導体装置 |
KR1020030022514A KR101060418B1 (ko) | 2002-05-17 | 2003-04-10 | 박막 반도체장치 |
TW092112328A TWI301329B (en) | 2002-05-17 | 2003-05-06 | Thin film semiconductor device |
CNB031367348A CN100377365C (zh) | 2002-05-17 | 2003-05-15 | 薄膜半导体器件 |
US10/438,843 US6969871B2 (en) | 2002-05-17 | 2003-05-16 | Thin film semiconductor device |
US11/186,907 US7256423B2 (en) | 2002-05-17 | 2005-07-22 | Thin film semiconductor device |
US11/768,588 US7442958B2 (en) | 2002-05-17 | 2007-06-26 | Thin film semiconductor device |
US12/258,738 US7939826B2 (en) | 2002-05-17 | 2008-10-27 | Thin film semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002142368A JP2003332350A (ja) | 2002-05-17 | 2002-05-17 | 薄膜半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003332350A true JP2003332350A (ja) | 2003-11-21 |
JP2003332350A5 JP2003332350A5 (ja) | 2005-09-29 |
Family
ID=29416999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002142368A Pending JP2003332350A (ja) | 2002-05-17 | 2002-05-17 | 薄膜半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (4) | US6969871B2 (ja) |
JP (1) | JP2003332350A (ja) |
KR (1) | KR101060418B1 (ja) |
CN (1) | CN100377365C (ja) |
TW (1) | TWI301329B (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652082B1 (ko) * | 2004-03-23 | 2006-12-01 | 샤프 가부시키가이샤 | 반도체 디바이스, 그 제조 방법 및 제조 장치 |
JP2007053364A (ja) * | 2005-08-19 | 2007-03-01 | Samsung Electronics Co Ltd | 多結晶シリコーン薄膜の製造方法及びこの方法を利用した薄膜トランジスタの製造方法 |
JP2007221120A (ja) * | 2006-02-15 | 2007-08-30 | Samsung Electronics Co Ltd | 有機発光素子及びその製造方法 |
KR20070093339A (ko) * | 2006-03-13 | 2007-09-18 | 소니 가부시끼가이샤 | 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 |
US7541615B2 (en) | 2006-05-25 | 2009-06-02 | Sony Corporation | Display device including thin film transistors |
WO2014085410A1 (en) * | 2012-11-30 | 2014-06-05 | University Of Florida Research Foundation, Inc. | Ambipolar vertical field effect transistor |
US10089930B2 (en) | 2012-11-05 | 2018-10-02 | University Of Florida Research Foundation, Incorporated | Brightness compensation in a display |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100521274B1 (ko) * | 2003-06-10 | 2005-10-12 | 삼성에스디아이 주식회사 | 씨모스 박막 트랜지스터 및 이를 사용한 디스플레이디바이스 |
TWI359441B (en) | 2003-09-16 | 2012-03-01 | Univ Columbia | Processes and systems for laser crystallization pr |
TWI389316B (zh) * | 2005-09-08 | 2013-03-11 | Sharp Kk | 薄膜電晶體、半導體裝置、顯示器、結晶化方法及製造薄膜電晶體方法 |
JP2007281421A (ja) * | 2006-03-13 | 2007-10-25 | Sony Corp | 半導体薄膜の結晶化方法 |
WO2008047534A1 (fr) * | 2006-10-16 | 2008-04-24 | Konica Minolta Opto, Inc. | Substrat de support d'enregistrement magnétique, procédé de fabrication du substrat de support d'enregistrement magnétique, support d'enregistrement magnétique et procédé de fabrication de celui-ci |
KR100841372B1 (ko) | 2006-12-19 | 2008-06-26 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 이의 제조방법 |
JP4411331B2 (ja) * | 2007-03-19 | 2010-02-10 | 信越化学工業株式会社 | 磁気記録媒体用シリコン基板およびその製造方法 |
WO2009108936A1 (en) * | 2008-02-29 | 2009-09-03 | The Trustees Of Columbia University In The City Of New York | Lithographic method of making uniform crystalline si films |
TWI464880B (zh) | 2008-09-04 | 2014-12-11 | Au Optronics Corp | 薄膜電晶體陣列基板及其製作方法 |
CN102543997B (zh) * | 2008-09-19 | 2015-03-11 | 友达光电股份有限公司 | 薄膜晶体管阵列基板 |
CN101355090B (zh) * | 2008-09-19 | 2012-08-29 | 友达光电股份有限公司 | 薄膜晶体管阵列基板及其制作方法 |
CN102097368A (zh) * | 2010-11-08 | 2011-06-15 | 昆山工研院新型平板显示技术中心有限公司 | 一种低温多晶硅薄膜晶体管阵列基板的制造方法 |
TWI570899B (zh) | 2014-09-10 | 2017-02-11 | 群創光電股份有限公司 | 薄膜電晶體基板 |
JP2017037178A (ja) * | 2015-08-10 | 2017-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US10964811B2 (en) | 2019-08-09 | 2021-03-30 | Micron Technology, Inc. | Transistor and methods of forming transistors |
US11024736B2 (en) | 2019-08-09 | 2021-06-01 | Micron Technology, Inc. | Transistor and methods of forming integrated circuitry |
US11637175B2 (en) * | 2020-12-09 | 2023-04-25 | Micron Technology, Inc. | Vertical transistors |
KR102538146B1 (ko) * | 2021-09-07 | 2023-05-30 | (주)알엔알랩 | 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0963950A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 薄膜半導体の製造方法 |
JP2000077333A (ja) * | 1998-09-03 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法およびレーザアニール装置 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5248630A (en) * | 1987-07-27 | 1993-09-28 | Nippon Telegraph And Telephone Corporation | Thin film silicon semiconductor device and process for producing thereof |
JPS6441234A (en) | 1987-08-07 | 1989-02-13 | Toshiba Corp | Manufacture of resin sealed type semiconductor device |
JP2791858B2 (ja) * | 1993-06-25 | 1998-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置作製方法 |
JP3294439B2 (ja) | 1994-08-17 | 2002-06-24 | 沖電気工業株式会社 | 多結晶シリコン薄膜の形成方法 |
JP3645378B2 (ja) * | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4026191B2 (ja) | 1996-05-22 | 2007-12-26 | ソニー株式会社 | シリコン単結晶粒子群の形成方法及びフラッシュメモリセルの製造方法 |
CA2256699C (en) * | 1996-05-28 | 2003-02-25 | The Trustees Of Columbia University In The City Of New York | Crystallization processing of semiconductor film regions on a substrate, and devices made therewith |
JP2000183358A (ja) | 1998-07-17 | 2000-06-30 | Sony Corp | 薄膜半導体装置の製造方法 |
US20020006701A1 (en) * | 1998-07-27 | 2002-01-17 | Hiroki Yamamoto | Method of manufacturing semiconductor device having a thin insulating film |
JP2000133807A (ja) | 1998-10-22 | 2000-05-12 | Seiko Epson Corp | 多結晶シリコン薄膜トランジスタ |
JP2001023899A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法 |
JP4495805B2 (ja) | 1999-09-29 | 2010-07-07 | 株式会社東芝 | 結晶性半導体薄膜とその製造方法、および薄膜トランジスタとその製造方法 |
US6602765B2 (en) | 2000-06-12 | 2003-08-05 | Seiko Epson Corporation | Fabrication method of thin-film semiconductor device |
US6737672B2 (en) * | 2000-08-25 | 2004-05-18 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus |
JP4045731B2 (ja) * | 2000-09-25 | 2008-02-13 | 株式会社日立製作所 | 薄膜半導体素子の製造方法 |
JP2002124467A (ja) | 2000-10-18 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 多結晶半導体膜の形成方法および薄膜トランジスタの製造方法 |
JP4732599B2 (ja) * | 2001-01-26 | 2011-07-27 | 株式会社日立製作所 | 薄膜トランジスタ装置 |
JP4744700B2 (ja) | 2001-01-29 | 2011-08-10 | 株式会社日立製作所 | 薄膜半導体装置及び薄膜半導体装置を含む画像表示装置 |
JP4358998B2 (ja) | 2001-02-01 | 2009-11-04 | 株式会社日立製作所 | 薄膜トランジスタ装置およびその製造方法 |
US6819481B2 (en) * | 2001-06-04 | 2004-11-16 | Lucent Technologies Inc. | Bidirectional wave division multiplex systems |
JP3496763B2 (ja) | 2001-06-26 | 2004-02-16 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法並びに液晶表示装置 |
JP2003204067A (ja) * | 2001-12-28 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 表示装置およびそれを用いた電子機器 |
US6933527B2 (en) * | 2001-12-28 | 2005-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor device production system |
JP4011344B2 (ja) * | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
EP1326273B1 (en) * | 2001-12-28 | 2012-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7273026B2 (en) * | 2002-10-18 | 2007-09-25 | Maclean-Fogg Company | Roller follower body |
-
2002
- 2002-05-17 JP JP2002142368A patent/JP2003332350A/ja active Pending
-
2003
- 2003-04-10 KR KR1020030022514A patent/KR101060418B1/ko active IP Right Grant
- 2003-05-06 TW TW092112328A patent/TWI301329B/zh not_active IP Right Cessation
- 2003-05-15 CN CNB031367348A patent/CN100377365C/zh not_active Expired - Fee Related
- 2003-05-16 US US10/438,843 patent/US6969871B2/en not_active Expired - Lifetime
-
2005
- 2005-07-22 US US11/186,907 patent/US7256423B2/en not_active Expired - Lifetime
-
2007
- 2007-06-26 US US11/768,588 patent/US7442958B2/en not_active Expired - Fee Related
-
2008
- 2008-10-27 US US12/258,738 patent/US7939826B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0963950A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 薄膜半導体の製造方法 |
JP2000077333A (ja) * | 1998-09-03 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法およびレーザアニール装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652082B1 (ko) * | 2004-03-23 | 2006-12-01 | 샤프 가부시키가이샤 | 반도체 디바이스, 그 제조 방법 및 제조 장치 |
JP2007053364A (ja) * | 2005-08-19 | 2007-03-01 | Samsung Electronics Co Ltd | 多結晶シリコーン薄膜の製造方法及びこの方法を利用した薄膜トランジスタの製造方法 |
JP2007221120A (ja) * | 2006-02-15 | 2007-08-30 | Samsung Electronics Co Ltd | 有機発光素子及びその製造方法 |
KR20070093339A (ko) * | 2006-03-13 | 2007-09-18 | 소니 가부시끼가이샤 | 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 |
US8089071B2 (en) | 2006-03-13 | 2012-01-03 | Sony Corporation | Thin film semiconductor device having crystal grain boundaries cyclically traversing a channel part and method for manufacturing same |
US7541615B2 (en) | 2006-05-25 | 2009-06-02 | Sony Corporation | Display device including thin film transistors |
US10089930B2 (en) | 2012-11-05 | 2018-10-02 | University Of Florida Research Foundation, Incorporated | Brightness compensation in a display |
WO2014085410A1 (en) * | 2012-11-30 | 2014-06-05 | University Of Florida Research Foundation, Inc. | Ambipolar vertical field effect transistor |
US9601707B2 (en) | 2012-11-30 | 2017-03-21 | University Of Florida Research Foundation, Inc. | Ambipolar vertical field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
US7256423B2 (en) | 2007-08-14 |
KR101060418B1 (ko) | 2011-08-29 |
TW200408134A (en) | 2004-05-16 |
US6969871B2 (en) | 2005-11-29 |
US7939826B2 (en) | 2011-05-10 |
CN1458698A (zh) | 2003-11-26 |
US20050255679A1 (en) | 2005-11-17 |
US20090057676A1 (en) | 2009-03-05 |
KR20030089424A (ko) | 2003-11-21 |
US20030213957A1 (en) | 2003-11-20 |
TWI301329B (en) | 2008-09-21 |
CN100377365C (zh) | 2008-03-26 |
US20070246709A1 (en) | 2007-10-25 |
US7442958B2 (en) | 2008-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7939826B2 (en) | Thin film semiconductor device | |
JP4732599B2 (ja) | 薄膜トランジスタ装置 | |
US6903368B2 (en) | Thin-film transistor device, its manufacturing process, and image display using the device | |
KR100761619B1 (ko) | 박막 반도체 장치 및 그 제조 방법 | |
JP4900756B2 (ja) | 半導体装置の製造方法、電気光学装置、集積回路、および電子機器 | |
TWI266371B (en) | Thin-film semiconductor device, manufacturing method of the same and image display apparatus | |
US7384810B2 (en) | Image display device and method for manufacturing the same | |
JP2003218362A (ja) | 半導体装置および半導体装置の作製方法 | |
JP4361769B2 (ja) | Ldd/オフセット構造を具備している薄膜トランジスター | |
US7115449B2 (en) | Method for fabrication of polycrystalline silicon thin film transistors | |
US7492419B2 (en) | Liquid crystal display | |
JP4711042B2 (ja) | 半導体膜の製造方法、および半導体装置の製造方法 | |
JP2000277742A (ja) | 薄膜トランジスタ | |
KR101678669B1 (ko) | 단결정 실리콘 및 이를 포함하는 박막 트랜지스터의 제조 방법 | |
JP2007142167A (ja) | 表示装置およびその製造方法 | |
JPH1098192A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2006032646A (ja) | 結晶性薄膜形成方法、結晶性薄膜、結晶性薄膜半導体装置およびディスプレイ装置 | |
JP2006049646A (ja) | アクティブマトリクス基板、電気光学装置、電子デバイス及びアクティブマトリクス基板の製造方法 | |
JP2005259883A (ja) | 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器 | |
JP2004022727A (ja) | 薄膜トランジスタおよびその製造方法並びに平面表示装置 | |
JP2005347580A (ja) | 結晶性薄膜形成方法、結晶性薄膜、結晶性薄膜半導体装置およびディスプレイ装置 | |
JP2007189105A (ja) | 半導体装置の製造方法、半導体装置、集積回路、電気光学装置、電子機器 | |
JPH10135353A (ja) | 半導体装置およびその作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050511 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050511 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080424 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080520 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080717 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080728 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080815 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100127 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100222 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100830 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110112 |