JP2003124230A - 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 - Google Patents
薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title description 39
- 239000013078 crystal Substances 0.000 claims abstract description 79
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 9
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 229910052718 tin Inorganic materials 0.000 claims abstract description 9
- 229910052745 lead Inorganic materials 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 57
- 238000002425 crystallisation Methods 0.000 claims description 26
- 230000008025 crystallization Effects 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000011521 glass Substances 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000007547 defect Effects 0.000 abstract description 12
- 238000005499 laser crystallization Methods 0.000 description 35
- 230000012010 growth Effects 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 238000010586 diagram Methods 0.000 description 17
- 239000010408 film Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
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- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02527—Carbon, e.g. diamond-like carbon
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- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02535—Group 14 semiconducting materials including tin
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- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
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- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
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- H01L21/02678—Beam shaping, e.g. using a mask
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- H01L21/02691—Scanning of a beam
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
発生を減少し、高機能な薄膜トランジスタ装置を提供す
る。 【解決手段】 本発明は、SiをはじめとするIV属(C,Si,
Ge,Sn,Pbの何れか若しくはそれらの混晶からなる)薄膜
の結晶粒が最も成長しやすい面内横方向に合わせてレー
ザー光を走査することで、従来技術で抑制不可能であっ
た欠陥の発生を大幅に減少し、高品質の多結晶を制御さ
れた位置に形成することで高機能な薄膜トランジスタ装
置を実現する。
Description
成要素となる薄膜トランジスタを、低温poly-Si薄膜上
に形成した薄膜トランジスタ装置、その製造方法及びこ
の装置を用いた画像表示装置に関する。
体薄膜には、主として高温poly-Siが用いられてきた。
これは石英基板上に900℃前後の高温熱処理によって多
結晶Siを形成したもので、比較的大きな粒径(500〜600
nm)の多結晶Siが形成される。この高温poly-Siに形成
された薄膜トランジスタは、粒界密度が低く結晶性のよ
いSi薄膜をチャネルとして利用するために、電子移動度
が200〜350[cm2/Vs]と単結晶Siのそれ(〜500[cm2/Vs],
S. M. Sze, Physics of Semiconductor Devices, p.29,
Second Edition, Wiley)に近い値を得ることができ
る。しかしこの高温poly-Siは、高温プロセスに耐えら
れるよう高価な石英基板を使用する必要があるため、基
板コストが原因となって装置全体のコスト低減が困難な
ため薄膜トランジスタの普及が制限されていた。近年、
これに代わるものとして低温poly-Siが盛んに研究され
てきた。これは低コストのガラス基板あるいはプラステ
ィック基板上にプラズマCVD法等で形成した非晶質Si
を、エキシマレーザーアニールなどの溶融再結晶化法を
用いて結晶化した多結晶Siである。この手法を用いると
多結晶Si薄膜を低温(〜150℃)で形成可能のため、非
常に廉価な薄膜トランジスタを形成できるという利点が
ある。しかしこれまでの低温poly-Siは高温poly-Siと比
べて粒径が小さくかつ面方位の無秩序な多結晶Siしか形
成することができなかった。結晶粒が小さいとキャリア
経路に存在する粒界密度が大きくなり、また面方位が無
秩序であると粒界におけるトラップ準位密度が相対的に
大きくなるため、いずれの場合もトランジスタ特性を悪
化させる。このため従来の低温poly-Siを素子材とした
薄膜トランジスタは電子効果移動度が〜150[cm2/Vs]程
度に限られていた。このような小さな電子移動度では必
要とされる 素子速度に到達できないために、同一のガ
ラス(あるいはプラスティック)基板上に形成できる素
子の種類が制限されるという問題が起こる。例えば画像
表示装置の場合では、画素部はガラス(あるいはプラス
ティック)上に形成できるがその他のソースドライバ、
ゲートドライバ、シフトレジスタ、周辺コントローラな
どの回路は従来のプリント基板上に形成し、これを基板
とケーブル端子で接続して用いなければならない。この
ような方法では装置に占める画像表示部分の大きさが制
限されることと、装置全体のコストが高くなってしまう
という問題があった。このような問題を改善するために
は、結晶粒径を大きくすることと、結晶粒の位置と面方
位を揃える技術が必要である。これまで低温poly-Siを
大粒径化し、かつ結晶粒の位置と面方位を制御するため
に様々な技術が提案されてきた。本発明に関連したレー
ザー結晶化の走査方法に関するものとして、5〜90°の
複数回走査を行うもの(特開平11-345783)、(n/2+1/4)
回転の複数回走査を行うもの(特開平7-249592)、90°
の複数回走査を行うもの(特開平10-199808)などがあ
る。しかしこれら複数回走査を行う発明はいずれも熱エ
ネルギーを繰り返し与えることで少しずつ結晶を焼鈍
し、高品質化を実現しようとする試みであり、後で述べ
る本発明の特徴のようにSi結晶本来の構造と成長メカニ
ズムに基づいた走査方法を実行しているわけではない。
また、その他の従来技術としては、絶縁体基板上に形成
された非晶質Si膜に選択的に結晶化を助長する金属元素
を導入し、基板に平行方向に結晶成長を行わせることに
より、キャリア移動方向に[111]軸を持った多結晶Siを
形成する技術(特開平7-321339)、熱処理用ビームの形
状と照射位置移動量を精密に制御して基板垂直方向に<1
00>軸、ビーム走査方向に平行(または45°)の{220}面
を持った矩形状多結晶Siを形成する技術(特開平10-412
34)、基板上に第1の多結晶Si層を形成し異方性エッチ
ングで特定面({100}、{110}、{111})のいずれかを持
った種結晶を形成、その上に第2の多結晶Si層を形成す
ることにより、面方位の揃った柱状の多結晶Si層を形成
する技術(特開平8-55808)などである。しかしこれら
数多くの試みにもかかわらず、十分高移動度の薄膜トラ
ンジスタを得るには至っていない。
れも十分に完成した技術とは言えず、到達できる最大粒
径は約2μmと不十分であった。これでは大画面の液晶
表示パネルに要求される薄膜トランジスタの実用的大き
さ約8μmには及ばず、また結晶粒の位置ずれによる素
子間ばらつきを抑制できていない。このためこれらの技
術では既存の低機能の薄膜トランジスタ装置を置き換え
るにいたっていない。これらほとんどの技術の問題点
は、Si結晶本来の成長機構を生かした結晶化方法を実現
していないことが原因である。膜の形成方法や熱処理方
法によらずSi結晶の本質的な自己組織化に最もよく整合
した技術の実現が不可欠である。本発明の目的は、薄膜
トランジスタの素子材となる低温poly-Siを、Si結晶本
来の成長機構を生かした結晶化方法によって面方位を揃
え、かつ大粒径化(擬似的な単結晶)することで高移動
度の薄膜トランジスタ装置を実現し、高性能で大面積の
画像表示装置を低コストで提供することにある。
め、SiをはじめとするIV属(C,Si,Ge,Sn,Pbの何れか若し
くはそれらの混晶からなる)薄膜の結晶粒が最も成長し
やすい面内横方向に合わせてレーザー光を走査して、従
来技術で抑制不可能であった欠陥の発生を大幅に減少さ
せた。これにより、高品質の多結晶が制御された位置に
形成され、高機能な薄膜トランジスタ装置を実現した。
11は後で述べる本発明の実施例における結晶面方位の
つくりわけを説明した図である。なお本例は基板面方位
{110}について述べるが他の面方位でもそれぞれ規定角
度を変更することで同様のつくりわけが可能であること
は言うまでもない。図11(a)は{110}面方位を持つSi結
晶粒を基板垂直方向上側から見た図である。このとき基
板と平行方向には<100>軸と<111>軸が54.8°の角度を持
って存在する。Siの結晶化では<100>軸方向の成長速度
が<111>軸方向のそれより大きい。このため図11(b)の
ように1回目のレーザー光を走査すると速度の大きな<1
00>軸方向が優先的に成長するため、レーザー光の走査
方向に沿って<100>軸を持った横方向成長粒が形成され
る。次に図11(c)のように2回目のレーザー光を1回
目とは走査方向が54.8°傾くように重ねて走査する。こ
れにより1回目で形成された結晶粒の<111>軸方向を起
点として2回目のレーザー光走査に沿った<111>軸結晶
が成長する。このような方法により基板上には2つの異
なる種類の結晶領域が形成される。1回目の結晶粒領域
に1回目のレーザー走査方向と平行に、薄膜トランジス
タ(TFT1)のチャネル部の電流経路方向(ソースとド
レインを結んだ直線)を形成し、また2回目の結晶粒領
域に2回目のレーザー走査方向と平行に、TFT2の電流
経路方向を形成することにより、電流方向に<100>軸を
持つTFT1と<111>軸を持つTFT2を同一基板上に形成す
ることができるわけである。本発明はこのように従来不
可能であった同一基板上の結晶面つくりわけを可能とす
る技術を提供する。次に本発明の特徴を説明する。第一
の発明の特徴は、絶縁体基板と、前記絶縁体基板上に形
成された多結晶薄膜と、前記多結晶薄膜上に形成された
ソース、ドレイン、チャネル及びゲートからなるトラン
ジスタとを有する薄膜トランジスタ装置の、前記多結晶
薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか
一つの結晶、もしくはそれらの混晶からなる結晶化領域
を有し、該結晶化領域の少なくとも一つの面方位が{10
0}、{110}、{111}のいずれかであり、その他の領域の面
方位は{100}、{110}、{111}のいずれかのうちで前記領
域とは異なる、あるいは、該結晶化領域が{100}、{110}
及び{111}の面方位を有する薄膜トランジスタ装置にあ
る。第二の発明の特徴は、絶縁体基板と、前記絶縁体基
板上に形成された多結晶薄膜と、前記多結晶薄膜上に形
成されたソース、ドレイン、チャネル及びゲートからな
るトランジスタとを有する薄膜トランジスタ装置の、前
記多結晶薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれ
る何れか一つの結晶、もしくはそれらの混晶からなる結
晶化領域を有し、該結晶化領域の少なくとも一つの面方
位が{100}、{110}、{111}のいずれかであり、その他の
領域の面方位は{100}、{110}、{111}のいずれかのうち
で前記領域とは異なる、あるいは、該結晶化領域が{10
0}、{110}及び{111}の面方位を有する薄膜トランジスタ
装置を、同一基板上に複数個組み合わせて形成し、さら
に画素駆動回路、周辺制御回路および論理回路の少なく
とも一つを有する画像表示装置にある。絶縁体基板がガ
ラス基板であり、前記多結晶薄膜の膜厚が30nm乃至300n
mであることが望ましい。また、結晶化領域内に少なく
ともひとつの薄膜トランジスタを持ち、該薄膜トランジ
スタのソースとドレインを結ぶ電流経路方向は、該領域
内に存在する薄膜トランジスタ間で一致しており、その
他の領域内に存在する薄膜トランジスタの該電流経路方
向との間の角度が0±5°、30±5°、35.3±5°、45.0±
5°、54.8±5°、60±5°、70.5±5°、90±5°のいず
れかであることが望ましい。第三の発明の特徴は、絶縁
体基板上の半導体薄膜を結晶化してなる薄膜トランジス
タ装置の製法において、該半導体薄膜上に照射されるレ
ーザー光の長軸方向が、該レーザー光の走査方向の垂線
との間に傾きを持ち、該傾きの角度(以後、長軸傾斜角
度をいう)は0±5°、30±5°、35.3±5°、45.0±5
°、54.8±5°、60±5°、70.5±5°、90±5°のいずれ
かである薄膜トランジスタ装置の製造方法にある。結晶
化を同一の半導体薄膜に対して複数回繰り返す工程を有
し、該複数回の工程におけるそれぞれのレーザー光の走
査方向が互いに異なる角度で傾き、その傾きの角度(以
後、走査傾斜角度という)は0±5°、30±5°、35.3±5
°、45.0±5°、54.8±5°、60±5°、70.5±5°、90±
5°のいずれかであることが好ましい。
少なくとも一つ持ち、該領域内における前記長軸傾斜角
度若しくは前記走査傾斜角度が同一であることがなお好
ましい。
くとも一つの領域における前記長軸傾斜角度若しくは前
記走査傾斜角度の少なくとも一つが、その他の領域のも
のと異なることがさらに好ましい。結晶化における前記
走査傾斜角度若しくは前記長軸傾斜角度を決める際に、
前記半導体薄膜上の絶対位置と絶対角度の指標を示す位
置合わせマークを、前記絶縁体基板若しくは前記半導体
薄膜に複数個持たせても良い。
して詳細に説明する。実施例の説明の前に、まず従来技
術の問題点および結晶成長速度の面方位依存性ついて説
明する。なお本明細書では面方位(110)、(101)、(011)
のように結晶学的に等価な面方位群をまとめて{110}の
ように表記しているがすべての面方位についてなりたつ
ことは言うまでもない。また簡単のため以下はSiを例と
するが、全てのIV属結晶(C,Si,Ge,Sn,Pbの何れか若しく
はそれらの混晶からなる結晶)についても全く同様のこ
とが成り立つ。図1は従来技術のレーザー結晶化法の問
題点を説明するための図である。まず図1(a)のよう
にレーザー光1の長軸を縦にし、それと垂直右方向の走
査方向2に沿って走査させ、非晶質Siを順次横方向結晶
化することを考える。このような横方向結晶化は、それ
以外の方法(例えば一箇所にレーザー光を固定したまま
結晶化する方法など)と比べて比較的大粒径のSi結晶を
得られることから近年盛んに研究されている。この方法
により形成される多結晶Siの特徴は、レーザー光の走査
方向2とほぼ平行に横長の結晶粒101が形成されるこ
とである。最大粒径やSi面方位は、レーザー光の種類
(エキシマレーザー、固体レーザー等)や非晶質Si薄膜
の膜厚に依存するが、例えば固体レーザー(YAG)を用
いて膜厚50nmを結晶化すれば、最大粒径は10μm
以上、面方位は成長方向に{100}面、基板垂直方向に{11
0}面が形成されやすい。このような大結晶粒上に、例え
ば走査方向2と平行に電流経路を設けるように薄膜トラ
ンジスタを形成すれば、粒界散乱による移動度低下を最
小限に抑制することができるので、高性能薄膜トランジ
スタを形成できるという利点がある。しかし実際に形成
されるSi薄膜には、レーザー光の走査開始領域に微結晶
粒領域102、走査途中の無秩序な位置に発生し隣接し
た結晶粒界どうしがぶつかる合流型粒界103、同じく
突然結晶粒の中から発生しる分岐型粒界104などがい
たるところで見られ、高品質多結晶Si薄膜形成を困難に
している。この問題を改善する目的で一度形成した多結
晶Siの上をもう一度レーザー光で走査するという考えが
従来からあった。例えば図1(b)のように一回目の走
査方向2と2回目の走査方向2を垂直にするというもの
である。一見すると正しいように見えるが、実際にこれ
を行うと再び微結晶粒領域102、合流型粒界103、
分岐型粒界104が2回目のレーザー光走査領域に発生
してしまい効果がないのである。2回目の走査方向2を
一回目のものと平行にしても同じである。このようなこ
とから横方向結晶化を用いた薄膜トランジスタはまだ実
用化されていないのが現状である。これは次に述べるよ
うにSi結晶の成長機構とレーザー結晶化とが正しく整合
していないことが本質的な原因である。図2はSi結晶の
格子図で紙面に平行に、(a){100}面、(b){110}
面、(c){111}面の場合を描いてある。点線は紙面に
垂直なその他の面を示している。レーザー結晶化などSi
の液相から固相への凝固過程においては、その凝固速度
(つまり結晶成長速度)はSi面方位によって大きく異な
る。成長速度の定量的な測定は極めて困難であるが、こ
れまで知られている{100}面成長速度(レーザーアニー
ルの場合)は約7m/sである。それに対し{111}面成長は
それより約1桁小さい。(Laser Annealing of Semicon
ductors, J. M. Poate, Academic Press, NewYork, 198
2)。またSiの横方向結晶化においては一般に{111}ファ
セット面での成長も旺盛である。いずれの成長もSi結晶
本来の構造と、レーザー光の熱による温度勾配とが決定
要因となっている。このようにSi結晶の成長機構は薄膜
面内において強い異方性を持ち、このことが図1で説明
したように多くの欠陥を発生させる要因となっている。
例えば図2(b)の結晶粒が{100}方向に横方向成長し
ている場合に、それと54.8°異なる{111}面成長が隣接
した結晶粒から伸びてくることにより成長の競合が起こ
り欠陥を発生させる。従ってこのような欠陥発生を抑制
するためには、レーザー光の走査方法を従来と異なるも
のとし、温度勾配を制御しなければならない。本発明は
レーザー光走査方法をこれら結晶面の互いの角度に整合
させることで欠陥発生を抑制する。以降、本発明の実施
例を図2(b)の結晶構造の場合について説明するが、
他の結晶構造の場合も角度が異なるだけで全く同様のこ
とが成り立つことは言うまでもない。 (実施例1)図3(a)は本発明の第1の実施例に係わ
るレーザー結晶化法の説明図である。レーザー光1を走
査方向2に沿って走査する際に、レーザー光1の長軸方
向を走査方向2の垂線より、長軸傾斜角度3の分だけ傾
かせる。この長軸傾斜角度3を図2説明の結晶成長面ど
うしの角度に一致させることにより走査方向2に沿った
結晶成長と、それと長軸傾斜角度3だけ傾いた温度勾配
による結晶成長とを分離して欠陥発生を抑制させる。例
えば長軸傾斜角度3を54.8°とすることで{100}成長面
に対する{111}面からの妨害(あるいはその逆も成り立
つ)を別々の方向に分離してやることで、成長面の整合
性を向上させることができる。本実施例ではレーザー光
の長軸の傾きを利用したが、同じ機能を例えばマスク、
レーザースリットなどで実現してもよい。 (実施例2)図3(b)は本発明の第2の実施例に係わ
るレーザー結晶化法の説明図である。Si薄膜の同一表面
を2回レーザー結晶化する際に2回目の走査方向2を1
回目のそれと走査傾斜角度4だけ傾ける。この走査傾斜
角度4を図2説明の結晶成長面どうしの角度に一致させ
ることにより1回目で形成された結晶成長とは異なる成
長面における成長を、2回目の走査で行う。これによ
り、1回目で発生した欠陥を2回目で減少させる効果お
よび面方位をつくりわける効果の両方を実現することが
できる。また、この際にも前述した長軸傾斜角度3を適
宜選択することでより良質な結晶を形成することができ
る。本実施例もマスク、レーザースリットなどで代用し
て実現してもよい。図4は本発明の第2の実施例に係わ
るレーザー結晶化の具体的な方法を説明する図である。
まず1回目のレーザー光1を走査方向2に沿って走査す
る。この際の長軸傾斜角度は0°とする。これにより走
査方向2に垂直に{100}面、紙面平行に{110}面を持った
短冊結晶粒5が揃った第1多結晶領域6を得る(図4
(a))。続いて、1回目のレーザー結晶化に対し走査
傾斜角度4、長軸傾斜角度3を持った2回目のレーザー
結晶化を、第1多結晶領域6上に実施する。このとき長
軸傾斜角度3と走査傾斜角度4を等しく54.8°とするこ
とで、図のようにひとつの短冊結晶粒5から発生して{1
11}面方向に成長して無欠陥状態となった第2多結晶領
域7を得ることができる(図4(b))。図5も本発明
の第2の実施例に係わるレーザー結晶化の具体的な方法
の一例である。図4と同じく1回目のレーザー結晶化を
行った後、1回目のレーザー結晶化に対し走査傾斜角度
4、長軸傾斜角度3を持った2回目のレーザー結晶化
を、第1多結晶領域6上に実施する。このとき走査傾斜
角度4を54.8°、長軸傾斜角度を35.3°とする。こうす
ることで図3(b)に見られるように2つの{111}面の
うち、図4で用いられなかったもう一方の{111}面成長
を起こすことができる。この場合第2多結晶領域は、図
4と異なり複数の短冊結晶粒5から発生するため全体が
一つの単結晶とはならないが、図4より大面積の第2多
結晶領域7を得られる利点がある。この場合第2多結晶
領域7にある結晶粒は図4(b)より一般的に小さくな
るが実際の薄膜トランジスタ特性は電流経路を横断する
粒界数によって強く影響されるため、2回目の走査方向
2に平行に電流経路を設定すればこのような実施例でも
実用的には十分な利点がある。またこの第2多結晶領域
7の成長方向は{111}面となっており、第1多結晶領域
6とは異なる。薄膜トランジスタの移動度は面方位によ
るが、さらにキャリアが電子型か正孔型かによって最も
有利な面方位も異なる。この技術を利用することで電子
型か正孔型それぞれ有利な方位を選択的に利用すること
も可能である。図6も本発明の第2の実施例に係わるレ
ーザー結晶化の具体的な方法の一例である。図4と同じ
く1回目のレーザー結晶化を行った後、1回目のレーザ
ー結晶化に対し走査傾斜角度4、長軸傾斜角度3を持っ
た2回目のレーザー結晶化を、第1多結晶領域6上に実
施する。このとき走査傾斜角度4を0°、長軸傾斜角度
を54.8°とする。こうすることで図3(b)に見られる
ような{111}面からの成長面による競合を分離し、第1
多結晶領域6に発生した欠陥を修正することができる。
この場合も複数の短冊結晶粒5から第2多結晶領域7が
発生するため全体が一つの単結晶とはならないが、より
高品質の多結晶を得られる利点がある。図7は本発明の
第2の実施例に係わるレーザー結晶化法を実際のパネル
に適用する際の具体例を説明した図である。絶縁体基板
上に形成された非晶質Si薄膜上の特定領域付近におい
て、レーザーマーカーあるいはフォトリソグラフィによ
って位置合わせマーク8を周期的に形成する。レーザー
結晶化の前にこの位置合わせマーク8をカメラにより撮
影しそのパターンを記憶する。記憶したパターンより基
板の基準方位9を算出し、それに対し走査傾斜角度4を
あらかじめ加えた走査方向2に沿って1回目のレーザー
結晶化を実行する。このとき長軸傾斜角度3は0°とす
る。これにより基板上には走査方向2に垂直に{100}
面、基板平行方向に{110}面を持った第1多結晶領域6
が形成される(図7(a))。次にこの第1多結晶領域
6内部に高品質化したい場所をあらかじめ位置合わせマ
ーク8のパターンから算出し、その位置と先に求めた基
準方位9との関係から2回目のレーザー結晶化の走査位
置を決める。2回目の走査方向2は基準方位9と平行に
し、長軸傾斜角度を54.8°とする。こうすることで図4
(b)と同様の第2多結晶領域7が形成される(図7
(b))。形成された第2多結晶領域7上にトランジス
タのチャネルが重なるように位置合わせパターン8を利
用して位置決めしながら、ソース、ドレイン、チャネ
ル、ゲート絶縁膜、ゲート電極を順次形成することで薄
膜トランジスタ10を形成する。これにより、欠陥の少
ない第2多結晶領域をチャネルとして利用した一群の高
機能薄膜トランジスタ10を得ることができる。図8は
本発明の第2の実施例に係わるレーザー結晶化法を実際
のパネルに適用する際のもうひとつの具体例を説明した
図である。 図7と同様に1回目のレーザー結晶化を
実行するがこのとき走査傾斜角度は基準方位9に平行、
長軸傾斜角度3は0°とする。これにより基板上には走
査方向2に垂直に{100}面、基板平行方向に{110}面を持
った第1多結晶領域6が形成される(図8(a))。次
にこの第1多結晶領域6内部に、他の結晶方位を持った
薄膜トランジスタが欲しい場所をあらかじめ算出し、そ
の位置に2回目のレーザー結晶化を実行する。2回目の
走査方向2は基準方位9から54.8°とし、長軸傾斜角度
は35.3°とする。こうすることで図5と同様の第2多結
晶領域7が選択的に形成される(図8(b))。形成さ
れた第2多結晶領域7上に結晶成長方向と平行な電流経
路を持つようにトランジスタのパターンを傾けながら、
ソース、ドレイン、チャネル、ゲート絶縁膜、ゲート電
極を順次形成することで薄膜トランジスタ10を形成す
る。この他の領域には基準方位に平行な電流経路を持っ
た従来型薄膜トランジスタ11を形成する。これにより
従来型薄膜トランジスタ11とは異なる面方位を持つ一
群の薄膜トランジスタ10を選択的に形成でき、それぞ
れ電子型、正孔型を割り当てることで総合的な特性向上
を実現できる。図9は上記図7および図8で説明した第
2多結晶領域7利用の薄膜トランジスタ10と従来型薄
膜トランジスタ11とを組み合わせ、パネルに領域ごと
に分離、割り当てた周辺回路の例である。周辺回路全体
の中に占める特定領域12をあらかじめ位置合わせパタ
ーン8を用いて決定する。これら特定領域12内には面
方位と電流経路方向の揃った一群の薄膜トランジスタ1
0が形成されている。これら特定領域12と区別するた
めに、1回のレーザー結晶化しか行わない従来型領域1
3も適宜ブロック化して配置しておく。こうすることで
レーザー結晶化の走査効率を高め、製造コストを低減す
ることができる。各特定領域ごとに電子型、正孔型の区
別を行って使い分けしてもよい。図10は本発明の薄膜
トランジスタを利用した画像表示装置の例を示す。絶縁
体基板14上にSi薄膜を形成し、その上に周辺回路領域
15が集積されており、それらが一体となって、画素1
6を持つ画像表示パネルを構成する。これらの回路を構
成するトランジスタには要求される性能がそれぞれ異な
るため、本発明の図9のような選択的かつ複合的に組み
合わされた薄膜トランジスタが利用されている。このよ
うな構成では、大面積のガラス基板上に主要な回路を集
積することができ、従来の周辺回路のほとんどを集積し
た画像表示装置を形成することができる。さらに低コス
トのガラス基板を用いて数少ない工程により製造できる
という利点がある。画像表示パネル上には液晶層17、
共通電極18、保護膜19が順次重ねられ、それらを上
部偏光板20および下部偏光板21で挟みこんでいる。
それらを一体として導光板22上に形成することで画像
表示パネルが構成されている。
欠陥の発生が改善され、高品質の多結晶が制御された位
置に薄膜トランジスタを形成できるので、高機能な薄膜
トランジスタ装置が実現できる。また、同一ガラス基板
上に、画素部、周辺回路を集約的に形成することが可能
となり、大面積(15インチ以上)な画像表示装置が実
現できる。
説明するための図である。
{100}面、(b){110}面、(c){111}面の場合を描い
た結晶格子図である。
ーザー結晶化法の説明図であり、(b)は本発明の第2
の実施例に係わるレーザー結晶化法の説明図である。
結晶化の具体的な方法を説明する図である。
結晶化の具体的な方法の一例を示す図である。
結晶化の具体的な方法の一例を示す図である。
結晶化法を実際のパネルに適用する際の具体例を説明し
た図である。
結晶化法を実際のパネルに適用する際のもうひとつの具
体例を説明した図である。
ンジスタを組み合わせ、パネルに領域ごとに分離、割り
当てた周辺回路の例を示す図である。
た画像表示装置の例を示す図である。
のつくりわけを説明した図である。
…走査傾斜角度、5…短冊結晶粒、6…第1多結晶領
域、7…第2多結晶領域、8…位置合わせマーク、9…
基準方位、10…薄膜トランジスタ、11…従来型薄膜
トランジスタ、12…特定領域、13…従来型領域、1
4…絶縁体基板、15…周辺回路領域、16…画素、1
7…液晶層、18…共通電極、19…保護膜、20…上
部偏光板、21…下部偏光板、22…導光板、101…
Si結晶粒、102…微結晶領域、103…合流型粒界、
104…分岐型粒界。
Claims (17)
- 【請求項1】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶薄膜と、前記多結晶薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タとを有する薄膜トランジスタ装置の、前記多結晶薄膜
はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つ
の結晶、もしくはそれらの混晶からなる結晶化領域を有
し、該結晶化領域の少なくとも一つの面方位が{100}、
{110}、{111}のいずれかであり、その他の領域の面方位
は{100}、{110}、{111}のいずれかのうちで前記領域と
は異なることを特徴とする薄膜トランジスタ装置。 - 【請求項2】前記絶縁体基板がガラス基板であり、前記
多結晶薄膜の膜厚が30nm乃至300nmであることを特徴と
する請求項1記載の薄膜トランジスタ装置。 - 【請求項3】前記結晶化領域内に少なくともひとつの薄
膜トランジスタを持ち、該薄膜トランジスタのソースと
ドレインを結ぶ電流経路方向は、該領域内に存在する薄
膜トランジスタ間で一致しており、その他の領域内に存
在する薄膜トランジスタの該電流経路方向との間の角度
が0±5°、30±5°、35.3±5°、45.0±5°、54.8±5
°、60±5°、70.5±5°、90±5°のいずれかであるこ
とを特徴とする請求項1記載の薄膜トランジスタ装置。 - 【請求項4】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶薄膜と、前記多結晶薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タとを有する薄膜トランジスタ装置の、前記多結晶薄膜
はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つ
の結晶、もしくはそれらの混晶からなる結晶化領域を有
し、該結晶化領域が{100}、{110}及び{111}の面方位を
有することを特徴とする薄膜トランジスタ装置。 - 【請求項5】前記絶縁体基板がガラス基板であり、前記
多結晶薄膜の膜厚が30nm乃至300nmであることを特徴と
する請求項4記載の薄膜トランジスタ装置。 - 【請求項6】前記結晶化領域内に少なくともひとつの薄
膜トランジスタを持ち、該薄膜トランジスタのソースと
ドレインを結ぶ電流経路方向は、該領域内に存在する薄
膜トランジスタ間で一致しており、その他の領域内に存
在する薄膜トランジスタの該電流経路方向との間の角度
が0±5°、30±5°、35.3±5°、45.0±5°、54.8±5
°、60±5°、70.5±5°、90±5°のいずれかであるこ
とを特徴とする請求項4記載の薄膜トランジスタ装置。 - 【請求項7】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶薄膜と、前記多結晶薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タとを有する薄膜トランジスタ装置の、前記多結晶薄膜
はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つ
の結晶、もしくはそれらの混晶からなる結晶化領域を有
し、該結晶化領域の少なくとも一つの面方位が{100}、
{110}、{111}のいずれかであり、その他の領域の面方位
は{100}、{110}、{111}のいずれかのうちで前記領域と
は異なる面方位を有する薄膜トランジスタ装置を、同一
基板上に複数個組み合わせて形成し、さらに画素駆動回
路、周辺制御回路および論理回路の少なくとも一つを有
することを特徴とする画像表示装置。 - 【請求項8】前記絶縁体基板がガラス基板であり、前記
多結晶薄膜の膜厚が30nm乃至300nmであることを特徴と
する請求項7記載の画像表示装置。 - 【請求項9】前記結晶化領域内に少なくともひとつの薄
膜トランジスタを持ち、該薄膜トランジスタのソースと
ドレインを結ぶ電流経路方向は、該領域内に存在する薄
膜トランジスタ間で一致しており、その他の領域内に存
在する薄膜トランジスタの該電流経路方向との間の角度
が0±5°、30±5°、35.3±5°、45.0±5°、54.8±5
°、60±5°、70.5±5°、90±5°のいずれかであるこ
とを特徴とする請求項7記載の画像表示装置。 - 【請求項10】絶縁体基板と、前記絶縁体基板上に形成
された多結晶薄膜と、前記多結晶薄膜上に形成されたソ
ース、ドレイン、チャネル及びゲートからなるトランジ
スタとを有する薄膜トランジスタ装置の、前記多結晶薄
膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一
つの結晶、もしくはそれらの混晶からなる結晶化領域を
有し、該結晶化領域が{100}、{110}及び{111}の面方位
を有する薄膜トランジスタ装置を、同一基板上に複数個
組み合わせて形成し、さらに画素駆動回路、周辺制御回
路および論理回路の少なくとも一つを有することを特徴
とする画像表示装置。 - 【請求項11】前記絶縁体基板がガラス基板であり、前
記多結晶薄膜の膜厚が30nm乃至300nmであることを特徴
とする請求項10記載の画像表示装置。 - 【請求項12】前記結晶化領域内に少なくともひとつの
薄膜トランジスタを持ち、該薄膜トランジスタのソース
とドレインを結ぶ電流経路方向は、該領域内に存在する
薄膜トランジスタ間で一致しており、その他の領域内に
存在する薄膜トランジスタの該電流経路方向との間の角
度が0±5°、30±5°、35.3±5°、45.0±5°、54.8±5
°、60±5°、70.5±5°、90±5°のいずれかであるこ
とを特徴とする請求項10記載の画像表示装置。 - 【請求項13】絶縁体基板上の半導体薄膜を結晶化して
なる薄膜トランジスタ装置の製法において、該半導体薄
膜上に照射されるレーザー光の長軸方向が、該レーザー
光の走査方向の垂線との間に傾きを持ち、該傾きの角度
(以後、長軸傾斜角度をいう)は0±5°、30±5°、35.
3±5°、45.0±5°、54.8±5°、60±5°、70.5±5°、
90±5°のいずれかであることを特徴とする薄膜トラン
ジスタ装置の製造方法。 - 【請求項14】前記結晶化を同一の半導体薄膜に対して
複数回繰り返す工程を有し、該複数回の工程におけるそ
れぞれのレーザー光の走査方向が互いに異なる角度で傾
き、その傾きの角度(以後、走査傾斜角度という)は0
±5°、30±5°、35.3±5°、45.0±5°、54.8±5°、6
0±5°、70.5±5°、90±5°のいずれかであることを特
徴とする請求項13記載の薄膜トランジスタ装置の製造
方法。 - 【請求項15】前記結晶化工程により結晶化された領域
を少なくとも一つ持ち、該領域内における前記長軸傾斜
角度若しくは前記走査傾斜角度が同一であることを特徴
とする請求項14記載の薄膜トランジスタ装置の製造方
法。 - 【請求項16】前記領域を複数個持ち、該領域のうち少
なくとも一つの領域における前記長軸傾斜角度若しくは
前記走査傾斜角度の少なくとも一つが、その他の領域の
ものと異なることを特徴とする請求項15記載の薄膜ト
ランジスタ装置の製造方法。 - 【請求項17】前記結晶化における前記走査傾斜角度若
しくは前記長軸傾斜角度を決める際に、前記半導体薄膜
上の絶対位置と絶対角度の指標を示す位置合わせマーク
を、前記絶縁体基板若しくは前記半導体薄膜に複数個持
たせたことを特徴とする請求項13記載の薄膜トランジ
スタ装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001314719A JP2003124230A (ja) | 2001-10-12 | 2001-10-12 | 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 |
TW091114358A TW548727B (en) | 2001-10-12 | 2002-06-28 | Thin-film transistor device, its manufacturing process, and image display using the device |
KR1020020039258A KR20030030840A (ko) | 2001-10-12 | 2002-07-08 | 박막 트랜지스터 장치, 그 제조방법 및 이 장치를 이용한화상표시장치 |
US10/190,670 US6903368B2 (en) | 2001-10-12 | 2002-07-09 | Thin-film transistor device, its manufacturing process, and image display using the device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001314719A JP2003124230A (ja) | 2001-10-12 | 2001-10-12 | 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003124230A true JP2003124230A (ja) | 2003-04-25 |
Family
ID=19132984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001314719A Pending JP2003124230A (ja) | 2001-10-12 | 2001-10-12 | 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6903368B2 (ja) |
JP (1) | JP2003124230A (ja) |
KR (1) | KR20030030840A (ja) |
TW (1) | TW548727B (ja) |
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- 2002-07-08 KR KR1020020039258A patent/KR20030030840A/ko not_active Application Discontinuation
- 2002-07-09 US US10/190,670 patent/US6903368B2/en not_active Expired - Fee Related
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Also Published As
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---|---|
TW548727B (en) | 2003-08-21 |
KR20030030840A (ko) | 2003-04-18 |
US6903368B2 (en) | 2005-06-07 |
US20030089907A1 (en) | 2003-05-15 |
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A621 | Written request for application examination |
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