JP4282699B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特に不揮発性半導体記憶素子を含む半導体装置に関する。
電気的書き込み及び消去が可能で、かつ電源を切断しても情報を保持することが可能な半導体記憶素子（以下、不揮発性メモリともいう）は、携帯情報機器などで用いられる記憶媒体として、低電圧駆動化と大容量化を目指した開発が進んでいる。現在主流となっている不揮発性メモリは、多結晶シリコンで形成される浮遊電極中に電荷を蓄積することにより情報を保持するフラッシュ型メモリ（非特許文献１）であるが、この型のメモリでは素子の微細化に限界がある。なぜなら、浮遊電極の多結晶シリコンの縦方向のスケーリングが困難でカップリングによるメモリセル間干渉が問題となるからである。また、いったん、浮遊電極と基板間の電荷のリークを押さえているトンネル酸化膜にピンホールが生ずると、浮遊電極中の電荷がすべて消失するため、トンネル酸化膜の薄膜化が困難という問題もあるからである。したがって、近年、フラッシュ型メモリに代わる新しい不揮発性メモリの研究開発が盛んになっている。
この新しい不揮発性メモリの一つがシリコン窒化膜中に電荷を蓄積することにより情報を保持するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型メモリである（非特許文献２）。図３０に、ＳＯＮＯＳ型メモリセルの従来構造の断面図を示す。
このメモリセルは、ｐ型シリコン基板１００に形成されたチャネル領域１０５と、このチャネル領域１０５表面に形成されたシリコン酸化膜からなるトンネル絶縁膜１２０と、このトンネル絶縁膜１２０表面に形成されたシリコン窒化膜からなる電荷蓄積絶縁膜１２２と、この電荷蓄積絶縁膜１２２表面に形成されたシリコン酸化膜からなる制御絶縁膜１２４と、この制御絶縁膜１２４表面に形成されたｎ＋型多結晶シリコンからなる制御電極１３０と、チャネル領域の両側に形成されたｎ＋型シリコンからなるソース領域１４１およびドレイン領域１４３を具備している。
この構造は、シリコン基板中のソース領域、ドレイン領域および制御電極を３つの端子とするｎチャネル電界効果トランジスタにおいて、制御電極下のゲート絶縁膜を、制御絶縁膜１２４、電荷蓄積絶縁膜１２２、トンネル絶縁膜１２０の多層構造で置き換えたものとみなすことができる。電荷蓄積絶縁膜１２２を形成するシリコン窒化膜はトラップ準位を有しており、かつ、トンネル絶縁膜１２０および制御絶縁膜１２４によりシリコン基板１００および制御電極１３０と電気的に絶縁されているため、電荷を蓄積することが可能になっている。
このメモリの書き込みは、シリコン基板１００と制御電極１３０間に正の電圧を印加し、電子をチャネル領域からシリコン窒化膜からなる電荷蓄積絶縁膜１２２に量子力学的トンネル現象によって注入することによって実現される。このメモリの読み出しにおいては、ソース領域１４１とドレイン領域１４３間と、ソース領域１４１と制御電極１３０間に電圧を印加したとき、シリコン窒化膜からなる電荷蓄積絶縁膜１２２に電子が注入されて負に帯電している状態と、電子が注入されていない状態で、ソース領域１４１からドレイン領域１４３間に流れる電流値が異なること、換言すればトランジスタの閾値電圧が異なること、を検出することにより情報の”０”と”１”を判別する。
ここで、読み出しの誤り率を低下させるためには、シリコン窒化膜からなる電荷蓄積絶縁膜に電子が注入されている状態と、電子が注入されていない状態での電流値の差、すなわち、トランジスタの閾値電圧の差（以下、閾値電圧シフトと呼ぶ）を大きくすることが望ましい。そして、ＳＯＮＯＳ型メモリにおいては、この閾値電圧シフトを大きくするためには、電荷が蓄積される電荷蓄積電絶縁膜の体積を大きくする、例えば、膜厚を厚くすることが考えられる。
また、不揮発性メモリの最も重要な要求性能である、情報の保持時間を長くするためには、トンネル絶縁膜の膜厚を十分に厚くする必要がある。
しかしながら、電荷蓄積絶縁膜や、トンネル絶縁膜も膜厚を厚くすると、トンネル現象によって書き込みを行う際に必要な電圧が大きくなり、低電圧駆動化に不利となる。加えて、ショートチャネル効果の抑制が困難になるため、チャネル長（ソース領域とドレイン領域間の距離）を短くしてメモリセルサイズの微細化、すなわちメモリの大容量化を図ることがやはり困難となる。
上記の微細化に対する一つの解決手段として、ＳＯＮＯＳ型メモリセルにおいてＦｉｎ型の立体構造を採用し、電荷蓄積絶縁膜やトンネル絶縁膜を厚く保ったままでショートチャネル効果を抑制する方法が提案されている（特許文献１）。
一方、ＳＯＮＯＳ型メモリと並んで、シリコン微結晶粒子層に電荷を蓄積することにより情報を保持するシリコン微結晶メモリの研究も行われている。図３１に、このシリコン微結晶メモリセル構造の断面図を示す。
このメモリセルは、図３０のＳＯＮＯＳ型メモリセルにおいて、電荷蓄積絶縁膜を形成するシリコン窒化膜を導電性シリコン微結晶粒子層１２３に置き換えた構造になっている。そして、この導電性シリコン微粒子層１２３に電子を注入することによって情報を記憶する。
このメモリセルに関して、閾値電圧シフトを大きくし、かつ情報の保持時間を長くするために、チャネル領域を平面構造ではなく、Ｆｉｎ型構造で、かつ、高さ方向も薄くした細線型立体構造とすることが提案されている（非特許文献３）。図３２にこの細線型シリコン微結晶メモリセルの上面図、図３３に図３２のＡ−Ａ断面図、図３４に図３２のＢ−Ｂ断面図を示す。
このメモリセルは、図３３および図３４に示すように、埋め込み酸化膜層１０２および埋め込み酸化膜層１０２上の上部シリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１００を用いて作成される。そして、ＳＯＩ基板１００の上部シリコン層に形成されたチャネル領域１０５と、このチャネル領域１０５の両側に形成されたｎ＋型シリコンからなるソース領域１４１およびドレイン領域１４３を有している。そして、このチャネル領域１０５はチャネル長方向（ソース領域からドレイン領域に向かう方向）の断面の幅（Ｗ）および高さ（Ｈ）が共に１０ｎｍ以下の細線型立体構造となっている。そして、このチャネル領域１０５表面を取り囲むように形成されたシリコン酸化膜からなるトンネル絶縁膜１２０と、このトンネル絶縁膜１２０表面に形成された導電性シリコン微結晶粒子層１２３と、この導電性シリコン微粒子層１２３表面に形成されたシリコン酸化膜からなる制御絶縁膜１２４と、この制御絶縁膜１２４表面に形成されたｎ＋型多結晶シリコンからなる制御電極１３０を具備している。
この細線型立体構造のシリコン微結晶メモリセル（以下、細線型シリコン微結晶メモリと呼ぶ）においては、平面型のチャネル領域を有するシリコン微結晶メモリに比べ、トンネル絶縁膜の膜厚を小さくして書き込み電圧の低電圧化とメモリセルセルサイズの微細化を図ることが可能であるとされている。
ＵＳ ６，９６３，１０４ Ｂ２ Ｒ．Ｂｅｚ ｅｔ ａｌ，"Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｆｌａｓｈ Ｍｅｍｏｒｙ，" Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ， ｖｏｌ．９１，ｎｏ．４，ｐｐ．４８９−５０２(２００３)． Ｍ．Ｈ．Ｗｈｉｔｅ ｅｔ ａｌ，"Ｏｎ ｔｈｅ ｇｏ ｗｉｔｈ ＳＯＮＯＳ"ＩＥＥＥ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｄｅｖｉｃｅｓ， ｖｏｌ．１６，ｎｏ．４，ｐｐ．２２−３１(２０００)． Ｍ．Ｓａｉｔｏｈ ｅｔ ａｌ，"Ｅｆｆｅｃｔｓ ｏｆ ｕｌｔｒａ−ｎａｒｒｏｗ ｃｈａｎｎｅｌ ｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＭＯＳＦＥＴ ｍｅｍｏｒｙ ｗｉｔｈ ｓｉｌｉｃｏｎ ｎａｎｏｃｒｙｓｔａｌ ｆｌｏａｔｉｎｇ ｇａｔｅｓ" ＩＥＤＭ，ｐｐ．１８１−１８４(２００２)．
もっとも、上記Ｆｉｎ型のチャネル領域を有するＳＯＮＯＳ型メモリ、および、上記細線型シリコン微結晶メモリでは、更なる低電圧駆動化と大容量化（微細化）を進める上で、必要な閾値電圧シフト、保持時間および特性の素子間ばらつき抑制を達成することが困難であった。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、半導体記憶素子の特性の素子間ばらつきを抑制しつつ、大きな閾値電圧シフト、長い保持時間を達成することによって、低電圧駆動化と大容量化（微細化）とを実現可能とする半導体装置を提供することにある。
本発明の一態様の半導体装置は、
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜表面に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜表面に形成された制御絶縁膜と、
前記制御絶縁膜表面に形成された制御電極と、
前記チャネル領域の両側に形成されたソース領域およびドレイン領域を具備する半導体記憶素子を含む半導体装置であって、
前記チャネル領域のチャネル長方向に垂直な断面の幅および高さが、それぞれ１０ｎｍ以下であり、
前記チャネル領域のチャネル長方向に垂直な断面積が、前記ソース領域および前記ドレイン領域と前記チャネル領域との境界部において、前記チャネル領域の中央部よりも小さくなっていることを特徴とする半導体装置。



ここで、前記半導体基板が埋め込み絶縁膜層を有することが望ましい。
また、前記電荷蓄積絶縁膜中の捕獲準位の面密度が５Ｅ１２ｃｍ−２以上１Ｅ１４ｃｍ−２以下であることが望ましい。
また、前記電荷蓄積絶縁膜中の捕獲準位の電子エネルギーレベルが、シリコンの伝導帯端の電子エネルギーレベル以下であることが望ましい。
また、前記電荷蓄積絶縁膜中の捕獲準位の正孔エネルギーレベルが、シリコンの価電子帯端の正孔エネルギーレベル以下であることが望ましい。
また、前記チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きいことが望ましい。
本発明によれば、半導体記憶素子の特性の素子間ばらつきを抑制しつつ、大きな閾値電圧シフト、長い保持時間を達成することによって、低電圧駆動化と大容量化（微細化）とを実現可能とする半導体装置を提供することが可能となる。
以下、図面を用いて本発明の実施の形態について説明する。
（第１の実施の形態）
図２に本発明の第１の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図、図３に図２のＡ−Ａ面の断面図、図１に図２のＢ−Ｂ面の断面図を示す。
本実施の形態の半導体装置は、埋め込み絶縁膜層を有する半導体基板に形成されるＳＯＮＯＳ型メモリである。このＳＯＮＯＳ型メモリは、細線型立体構造のチャネル領域を有している（以下、細線型ＳＯＮＯＳメモリと呼ぶ）。そして、チャネル領域の幅および高さが、それぞれ、１０ｎｍ以下であることを特徴とする。
より具体的には、図３に示すように不揮発性半導体記憶素子は、シリコン基板１００に形成されている。このシリコン基板１００には、埋め込み絶縁膜層１０２が形成され、埋め込み絶縁膜層１０２を挟んで、ｐ型上部シリコン基板と、ｐ型下部シリコン基板１０１に分かれている。ｐ型上部シリコン基板には、チャネル領域１０５が形成されている。そして、チャネル領域１０５表面に、例えば、シリコン酸化膜からなる、量子力学的に電子がトンネルすることが可能なトンネル絶縁膜１２０が形成されている。トンネル絶縁膜１２０
表面には、例えば、シリコン窒化膜からなり、電子を捕獲可能な準位を含む電荷蓄積絶縁膜１２２が形成されている。電荷蓄積絶縁膜１２２表面には、例えば、シリコン酸化膜からなる制御絶縁膜１２４が形成されている。制御絶縁膜１２４表面には、例えば、多結晶シリコンからなる、制御電極１３０が形成されている。
そして、図３に示すように、チャネル長Ｌを有するチャネル領域１０５の両側には、Ａｓ等のｎ型不純物がドーピングされたソース領域１４１およびドレイン領域１４３が設けられている。また、チャネル領域１０５は、図１ないし図３から明らかなように、細線型立体構造となっている。そして、図１に示すチャネル領域１０５のチャネル長方向に垂直な断面の幅Ｗおよび高さＨが、それぞれ１０ｎｍ以下であることを特徴としている。
上記のような、細線型ＳＯＮＯＳメモリは、チャネル領域が細線型立体構造となっているため、電荷蓄積絶縁膜中の準位に捕獲された少数の電子だけでチャネル領域を流れる電流量を大きく減少させることができる。したがって、電荷蓄積絶縁膜中に電子が捕獲されている場合と、捕獲されていない場合の電流差（トランジスタの閾値電圧シフト）が大きくできるという作用・効果がある。また、情報の保持時間を長くするという作用・効果をえることが可能となる。
なお、本実施の形態において、トンネル絶縁膜と制御絶縁膜は、必ずしもシリコン酸化膜に限られず、例えば、シリコン窒化膜や酸化ハフニウム膜等を適用することも可能である。
また、チャネル領域のチャネル長方向に垂直な断面の幅Ｗおよび高さＨが、それぞれ１０ｎｍ以下としたが、トランジスタとして機能するためには最低限シリコンの単位格子以上の幅および高さを有していることが必要である。
図４に、本実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトについて、チャネル領域の幅Ｗ依存性を数値的に計算した結果を示す。計算に際しては、電荷蓄積絶縁膜中の電荷捕獲密度をシリコン窒化膜相当の５Ｅ１２ｃｍ−２、チャネル領域の高さＨを１０ｎｍ、チャネル長Ｌを１００ｎｍ、制御絶縁膜の膜厚を１０ｎｍとしている。また、比較のために、細線型シリコン微結晶メモリについての同様の計算結果も示した。細線型シリコン微結晶メモリセルについては、電荷蓄積絶縁膜中の電荷捕獲密度を典型的なシリコン微結晶の値である５Ｅ１１ｃｍ−２とする以外は細線型ＳＯＮＯＳメモリと同様の条件で計算した。
図４から明らかなように、細線型ＳＯＮＯＳメモリについては、チャネル領域の幅を１０ｎｍ以下にすることにより、閾値電圧シフトの増加が得られることになる。
次に、本実施の形態の細線型ＳＯＮＯＳメモリについて、チャネル領域の幅のみならず、高さＨを微細化した効果について検討した。図５には、閾値電圧シフトについて、チャネル領域の高さＨ依存性を数値的に計算した結果を示す。この際、チャネル領域の幅Ｗを１０ｎｍとした以外は、図４の場合と同様の条件で計算を実行した。
図５から明らかなように、チャネル領域の高さを１０ｎｍ以下にすることにより、閾値電圧シフトの増加が得られることになる。
さらに、図６には、チャネル領域の幅Ｗと高さＨを等しくしたときの、閾値電圧シフトのチャネル領域の高さＨ（＝チャネル領域の幅Ｗ）依存性を示す。チャネル領域の幅と高さ以外の条件は、図４、図５の場合と同様とした。
図６から明らかなように、チャネル領域の幅Ｗおよび高さＨが、それぞれ１０ｎｍ以下となる領域で、閾値電圧シフトの大幅な増加が得られる。
このように、チャネル領域の幅Ｗおよび高さＨを、それぞれ１０ｎｍ以下とすることにより、閾値電圧の大幅な増加が得られる理由は以下のように考えられる。まず、細線型立体構造のチャネル領域においては、チャネル領域の両側面の電荷蓄積絶縁膜中に存在する電子から電界の支配力がおよぶ。そして、チャネル領域幅が狭くなってくると、チャネル領域の両側面からの電界の支配力が、チャネル領域の幅方向全体に及ぶようになる。さらに、チャネル領域の幅が１０ｎｍ以下になってくると、この両側からの電界の支配力の重なりによる相乗効果が生じ、チャネル領域を流れる電流量を大きく減少させることできる。また、チャネル領域高さが、１０ｎｍ以下となると、チャネル領域の上面の電荷蓄積絶縁膜中に存在する電子からの電界の支配力が、チャネル領域の高さ方向全体に及ぶようになる。このため、やはり、チャネル領域を流れる電流量を大きく減少させることできる。したがって、チャネル領域の幅Ｗおよび高さＨを、それぞれ１０ｎｍ以下とすることにより、チャネル領域の両側面からの電界の支配力およびチャネル領域の上面らの電界の支配力の相乗効果が得られ、電荷蓄積絶縁膜中に電子が存在する場合のチャネル領域を流れる電流量を大幅に減少させることが可能となる。よって、閾値電圧シフトの大幅な増加が得られる。
このように、本実施の形態では、閾値電圧シフトの大幅な増加が得られるため、電荷蓄積絶縁膜の蓄積電荷量を低減しても素子動作が保証される。したがって、電荷蓄積絶縁膜の膜厚の低減が可能となり、書き込み電圧の低減、および、素子サイズの微細化が可能となる。
また、図４から明らかなように、本実施の形態の細線型ＳＯＮＯＳメモリは、同じチャネル領域幅Ｗおよび高さＨを有する細線型シリコン微結晶メモリと比較して、大幅な閾値電圧シフトが実現される。特に、チャネル領域幅が１０ｎｍ以下になった場合のシフト量の増大が、細線型ＳＯＮＯＳメモリにおいて顕著である。
シリコン微結晶メモリにおいて電荷を捕獲する微結晶粒子の典型的な面密度は、１Ｅ１１ｃｍ−２台である。図４においては、上述のように５Ｅ１１ｃｍ−２を用いた。このように、シリコン微結晶メモリにおいては、ＳＯＮＯＳメモリと比較して、捕獲準位の面密度が低い。したがって、細線型立体構造のチャネル領域を採用しても、電荷蓄積絶縁膜中に存在する電子からの電界の支配力が十分大きくないため、ＳＯＮＯＳメモリなみの閾値電圧シフトを達成することができない。さらに、チャネル領域の両側面からの電界の支配力の絶対値が大きくないため、チャネル領域が１０ｎｍ以下となっても、この両側面からの電界の支配力の重なりによる相乗効果が十分えられないため、ＳＯＮＯＳメモリの場合のように、顕著なシフト量の増大が生ずることがない。
このように、従来技術に比較して、本実施の形態の細線型ＳＯＮＯＳメモリは、閾値電圧シフトを増大させることが可能になるという作用・効果を有している。
なお、本発明において電荷蓄積絶縁膜中の捕獲準位の面密度は、５Ｅ１２ｃｍ−２以上１Ｅ１４ｃｍ−２以下であることが望ましい。この範囲より小さくなると、十分な閾値電圧シフトをえることが困難となるからである。また、この範囲より大きくなると、捕獲準位間の距離が小さくなるため電子の準位間遷移が生じ、トンネル絶縁膜にピンホールが生じた際の電荷抜けが生じやすくなるおそれがあるからである。
また、低電圧大容量メモリ動作実現のためには、閾値電圧シフトが大きいことだけではなく、素子間での閾値電圧シフトのばらつきが小さくすることも重要である。なぜなら、閾値電圧シフトが大きい場合には、そのばらつきを吸収するために、書き込み電圧の設定値を高くしたり、電荷蓄積絶縁膜の膜厚の設定値を厚くしたりする必要があるからである。
図７に、本実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトの素子間ばらつきを閾値電圧シフトの値で規格化した値の、チャネル領域の幅Ｗに対する依存性を数値的に計算した結果を示す。ここでは、１００個のメモリ素子を仮定し、各素子で電荷蓄積絶縁膜中のランダムな位置の捕獲準位に電荷が捕獲されたとして閾値電圧シフトを計算し、その標準偏差（ばらつき）を求めている。また、比較のために細線型シリコン微結晶メモリの計算結果も図７に示す。なお、電荷の捕獲以外の条件については図４のデータの算出に用いた条件と同様とした。
図７から明らかなように、本実施の形態の細線形ＳＯＮＯＳメモリの閾値ばらつきは、細線型シリコン微結晶メモリに比べて小さくなっており、実使用上問題のない０．２以下の範囲に収まっている。また、細線型ＳＯＮＯＳメモリにおいては、細線型シリコン微結晶メモリの場合のように、チャネル領域の幅Ｗの微細化に伴う素子間ばらつきの増大という問題もみられない。
細線型ＳＯＮＯＳメモリにおいて、細線型シリコン微結晶メモリに対して、素子間ばらつきが小さくなるのは、捕獲準位の密度が大きいことによる平均化の効果がより強く生じているためと考えられる。また、細線型シリコン微結晶メモリにおいて、チャネル領域の幅Ｗの微細化に伴う素子間ばらつきが増大するのは、微細化による捕獲準位数の減少により、平均化の効果がさらに低下するためと考えられる。
このように、従来技術に比較して、本実施の形態の細線型ＳＯＮＯＳメモリは、閾値電圧シフトのばらつきの低減が可能になるという作用・効果を有している。
また、本実施の形態の細線型ＳＯＮＯＳメモリにおいては、チャネル領域が細線型立体構造となっているため、量子閉じ込め効果により、チャネル領域の基底準位のエネルギーレベル、すなわち、実効的な伝導帯端エネルギーレベルが、チャネルが平面構造の場合の伝導帯端のエネルギーレベル（いわゆるシリコンの伝導帯端のエネルギーレベル）に比べて上昇する。
図８に本実施の形態の半導体装置のシリコン基板に垂直な方向のエネルギー図を示す。図８に示すように、細線型立体構造のチャネル領域の実効的伝導帯端のエネルギーレベルが上昇し、電荷蓄積絶縁膜中の捕獲準位のエネルギーレベルを上回る。したがって、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率が低減され、メモリの保持時間が増大するという効果が期待できる。
図９に、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗ（＝チャネル領域の高さＨ）に対する依存性を数値的に計算した結果を示す。ここでは、電荷蓄積絶縁膜として、シリコン窒化膜を仮定し、シリコン窒化膜の伝導帯から１．８ｅＶ低い位置に存在する捕獲準位に電子が捕獲される場合を想定して計算している。シリコンの伝導帯端のエネルギーレベルを基準としたときの、電荷蓄積絶縁膜中の捕獲準位のエネルギーレベルをＥｔとすると、Ｅｔは０．３ｅＶである。
図９から明らかなように、チャネル領域の幅Ｗおよび高さＨが、それぞれ４ｎｍを下回ると電子放出確率が急激に減少し、メモリの保持時間が増大する。したがって、この特性を利用することにより、トンネル絶縁膜の膜厚の低減が可能となり、この結果として書き込み電圧の低減および素子サイズの微細化が可能となる。
以上の検討結果より、本発明においては、チャネル領域の幅Ｗおよび高さＨが、それぞれ、４ｎｍ以下であることが望ましい。
次に、本実施の形態の半導体装置の製造方法について、図面を参照して説明する。図１０〜図２１には、図１ないし図３で示した半導体装置の製造工程の上面図および断面図を示す。
まず、図１０の上面図、図１０のＣ−Ｃ断面図である図１１および図１０のＤ−Ｄ断面図である図１２に示すように、埋め込み絶縁膜層１０２およびその表面の上部シリコン層１０５ａを有する面方位（１００）面のｐ型シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜３００を堆積した後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜３００をエッチングする。このとき、後にソース領域となる部分の幅がチャネル領域の幅に比べて大きくなるようなマスクパターンを用いる。
次に、図１３の上面図、図１３のＥ−Ｅ断面図である図１４および図１３のＦ−Ｆ断面図である図１５に示すように、絶縁膜３００をマスクに、埋め込み絶縁膜層１０２表面の上部シリコン層をＲＩＥにてエッチングし、幅および高さがそれぞれ１０ｎｍ以下の細線型立体構造のチャネル領域１０５を形成する。この後、閾値調整のためのｐ型不純物のチャネル領域への導入を、例えば、イオンインプランテーション技術等を用いて行うことも可能である。
次に、図１６の上面図、図１６のＧ−Ｇ断面図である図１７および図１６のＨ−Ｈ断面図である図１８に示すように、絶縁膜３００をウェットエッチング等により除去した後、トンネル絶縁膜となる、例えば１０ｎｍ程度のシリコン酸化膜１２０ａを熱酸化法により形成する。続いて、電荷蓄積絶縁膜となる、例えば２０ｎｍ程度のシリコン窒化膜１２２ａをＣＶＤ法等により堆積する。その後、リソグラフィーおよびＲＩＥにより、シリコン窒化膜１２２ａをパターニングにする。
次に、図１９の上面図、図１９のＩ−Ｉ断面図である図２０および図１９のＪ−Ｊ断面図である図２１に示すように、パターニングされたシリコン窒化膜１２２ａおよびシリコン酸化膜１２０ａの表面に、制御絶縁膜となる、例えば１０ｎｍ程度のシリコン酸化膜１２４をＣＶＤ法により形成する。続いて、制御電極となる、例えば５０ｎｍ程度の多結晶シリコン膜１３０をＣＶＤ法等により堆積する。その後、リソグラフィーおよびＲＩＥにより、シリコン酸化膜と多結晶シリコン膜をパターニングして、制御絶縁膜１２４および制御電極１３０を形成する。この際、制御絶縁膜１２４下層のシリコン窒化膜およびシリコン酸化膜も同時にパターニングし、電荷蓄積絶縁膜１２２およびトンネル絶縁膜１２０を形成する。
次に、制御電極１３０をマスクとして、ソース領域１４１およびドレイン領域１４３にｎ型の不純物をイオンインプランテーション等により導入する。
以上のようにして、図１ないし図３に示す本実施の形態の半導体装置が形成される。
（第２の実施の形態）
図２２に本発明の第２の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図、図２３に図２２のＫ−Ｋ断面図、図２４に図２２のＬ−Ｌ断面図を示す。
本実施の形態の半導体装置は、埋め込み絶縁膜層を有しない半導体基板１００に形成されている以外は、第２の実施の形態の半導体装置と同様であるので、記述を省略する。
本実施の形態によれば、埋め込み絶縁膜層のない、いわゆるバルク基板を用いることにより製造コストの低減を図ることが可能となる。
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、図１の電荷蓄積絶縁膜１２２中の捕獲準位の電子のエネルギーレベルが、シリコンの伝導帯端のエネルギーレベル以下である以外は第１の実施の形態と同様であるので記述を省略する。
電荷蓄積絶縁膜１２２中の捕獲準位の電子のエネルギーレベルが、シリコンの伝導帯端のエネルギーレベル以下であるとは、換言すれば、シリコンの伝導帯端のエネルギーレベルを基準としたときの、電荷蓄積絶縁膜層中の捕獲準位の電子エネルギーレベルをＥｔとしたとき、Ｅｔが０以下となる場合である。
Ｅｔを０以下とするには、電荷蓄積絶縁膜として、例えば、酸化ハフニウム膜（ＨｆＯ２）やシリコン組成の大きいシリコン窒化膜（ＳｉｘＮｙにおいて、ｘ／ｙ＞３／４）等の適用が考えられる。
本実施の形態のように、Ｅｔを０以下にすることにより、第１の実施の形態の作用・効果に加えて、さらに電荷蓄積絶縁膜からチャネル領域への電子の放出確率を低減させ、メモリの保持時間を増大させるという作用・効果が得られる。
以下、電荷蓄積絶縁膜からチャネル領域への電子の放出確率を低減し、メモリの保持時間が増大する原理および計算結果について、図２５および図２６を参照しつつ説明する。
図２５は、本実施の形態のシリコン基板に垂直な方向のエネルギー図を示す。図２５に示すように、Ｅｔが０以下になり、電荷蓄積絶縁膜中の捕獲準位のエネルギーレベルが第１の実施の形態の場合よりもさらに下がることにより、相対的に細線型立体構造のチャネル領域の実効的な伝導帯端のエネルギーレベルが上昇する。したがって、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率が一層低減され、メモリの保持時間が増大するという効果が期待できる。
図２６に、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗ（＝チャネル領域の高さＨ）に対する依存性を数値的に計算した結果を示す。ここでは、電荷蓄積絶縁膜として、Ｅｔが０ｅＶとなる材料を選択する場合を仮定して計算を行った。なお、比較のために、Ｅｔが０．３ｅＶと０より大きい場合についても計算結果を示した。Ｅｔ以外の条件については、図９のデータを算出するために用いた条件と同様として計算した。
図２６から明らかなように、Ｅｔが０ｅＶの場合には、Ｅｔが０．３ｅＶの場合と比較して、格段に電子放出確率が低減する。
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、図１のチャネル領域１０５の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きいこと以外は第１の実施の形態と同様であるので、記述を省略する。
ここで、チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きくするとは、より具体的には、下記の不等式が成立していることをいう。
Figure 0004282699
上記式１の両辺は、真空準位を基準にした時の、チャネル領域の基底準位の電子エネルギーレベルを示している。そして、右辺が（１００）面上＜１１０＞方向シリコンの基底準位のエネルギーレベル、左辺が比較の対象となるチャネル領域の材料の基底準位のエネルギーレベルを示している。
なお、チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きくすることは、例えば、チャネル領域の材料をゲルマニウムとし、チャネル長の方向が、ゲルマニウムの（１００）面上＜１１０＞方向とすることで可能となる。
本実施の形態のように、チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きくすることにより、第１の実施の形態の作用・効果に加えて、さらに電子の量子閉じ込め効果が強くなり、電子放出確率が低下し、一層メモリの保持時間が増大するという作用・効果が得られる。
以下、本実施の形態において、電荷蓄積絶縁膜からチャネル領域への電子の放出確率を低減し、メモリの保持時間を増大する原理および計算結果について、図２７および図２８を参照しつつ説明する。
図２７は、本実施の形態の基板に垂直な方向のエネルギー図を、（１００）面上＜１１０＞方向ゲルマニウムをチャネル領域の材料とする場合を例にして示す。本実施の形態においては、チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きくすることにより、量子閉じ込め効果が強くなる。すなわち、シリコンをゲルマニウムに変えることにより、細線型チャネル領域の基底準位、すなわち、実効的な伝導帯端のエネルギーレベルが上昇するため、シリコンを用いた場合に比べて電子放出確率がより低下し、メモリの保持時間が増大するという効果が期待できる。
図２８に、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗ（＝チャネル領域の高さＨ）に対する依存性を数値的に計算した結果を示す。ここでは、チャネル領域の材料をゲルマニウムとし、チャネル長の方向が、ゲルマニウムの（１００）面上＜１１０＞方向として計算を行った。なお、比較のために、チャネル長の方向が、シリコンの（１００）面上＜１１０＞方向とする場合についても計算結果を示した。なお、チャネル領域以外の条件については、図９のデータを算出するために用いた条件と同様として計算した。
図２８から明らかなように、チャネル長の方向が、ゲルマニウムの（１００）面上＜１１０＞方向の場合には、シリコンの（１００）面上＜１１０＞方向の場合と比較して、よりチャネル領域幅Ｗおよび高さＨが大きい領域から電子放出確率が低減しはじめる。したがって、シリコンの場合よりも低い電子放出確率が実現できるといえる。
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、チャネル領域のチャネル長方向に垂直な断面積が、ソース領域およびドレイン領域とチャネル領域との境界部において、チャネル領域の中央部よりも小さくなっていること以外は、第１の実施の形態と同様であるので記述を省略する。
図２９に、本実施の形態の半導体装置の上面図を示す。図２９に示すように、チャネル領域の両端の幅または高さを狭窄化することにより、チャネル領域の両端で中央部より断面積が小さくなるように素子が構成されている。このような構造は、例えば、チャネル領域のパターニングの際のマスクパターンを、上記のようにチャネル領域の端部が狭窄化したパターンにすることによって容易に製造可能である。
本実施の形態のように、チャネル領域の両端の幅または高さを狭窄化し、チャネル領域の両端で中央部より断面積が小さくなることにより、第１の実施の形態の作用・効果に加えて、メモリの書き込み電圧の低減を図ることが可能になるという作用・効果が得られる。
チャネル領域の両端で中央部より断面積を小さくすると、チャネル領域の両端で中央部に比べて、強い量子閉じ込め効果を誘起することができる。この結果、チャネル領域両端での伝導帯のエネルギーレベルがチャネル領域中央部に比べて上昇し、高抵抗領域となる。フラッシュ型メモリの場合に既に提案されているように（Ｐ．Ｋ．Ｋｏ ｅｔ ａｌ．，ＩＥＤＭ，ｐ．８８，１９８４．参照）、チャネル領域両端に高抵抗領域が存在すると、チャネル領域から電荷蓄積絶縁膜への電子注入を熱電子注入法によって行う場合に、注入効率を上昇させることができる。したがって、この特性を利用して、メモリの書き込み電圧の低減を図ることが可能になる。
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、キャリアとなる電荷が電子であるｎチャネル型電界効果トランジスタで記憶素子を構成する半導体装置について示したが、本発明は、キャリアとなる電荷が正孔であるｐチャネル型電界効果トランジスタで記憶素子を構成する半導体装置についても適用が可能である。 なお、ｐチャネル型電界効果トランジスタに本発明を適用する場合には、実施の形態の説明における「伝導帯」を「価電子帯」と読み替えることが必要である。
また、半導体基板材料として主に、シリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、インジウムアンチモン（ＩｎＳｂ）等、あるいは、それらに歪を加えた基板を用いることが可能である。
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、あらゆるＭＩＳ型電界効果トランジスタを記憶素子とする半導体装置に対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
図２のＡ−Ａ断面図。 第１の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図。 図２のＢ−Ｂ断面図。 第１の実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトについて、チャネル領域の幅Ｗに対する依存性を数値的に計算した結果を示す図。 第１の実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトについて、チャネル領域の高さＨに対する依存性を数値的に計算した結果を示す図。 第１の実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトについて、チャネル領域の幅Ｈおよび高さＨに対する依存性を数値的に計算した結果を示す図。 実施の形態の細線型ＳＯＮＯＳメモリの閾値電圧シフトの素子間ばらつきを閾値電圧シフトの値で規格化した値の、チャネル領域の幅Ｗに対する依存性を数値的に計算した結果を示す図。 第１の実施の形態の半導体装置のシリコン基板に垂直な方向のエネルギー図。 第１の実施の形態の半導体装置の電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗおよび高さＨに対する依存性を数値的に計算した結果を示す図。 第１の実施の形態の半導体装置の製造工程を示す上面図。 図１０のＣ−Ｃ断面図。 図１０のＤ−Ｄ断面図。 第１の実施の形態の半導体装置の製造工程を示す上面図。 図１３のＥ−Ｅ断面図。 図１３のＦ−Ｆ断面図。 第１の実施の形態の半導体装置の製造工程を示す上面図。 図１６のＧ−Ｇ断面図。 図１６のＨ−Ｈ断面図。 第１の実施の形態の半導体装置の製造工程を示す上面図。 図１９のＩ−Ｉ断面図。 図１９のＪ−Ｊ断面図。 第２の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図。 図２２のＫ−Ｋ断面図。 図２２のＬ−Ｌ断面図。 第３の実施の形態の半導体装置のシリコン基板に垂直な方向のエネルギー図。 第３の実施の形態の半導体装置の電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗおよび高さＨに対する依存性を数値的に計算した結果を示す図。 第４の実施の形態の半導体装置の基板に垂直な方向のエネルギー図。 第４の実施の形態の半導体装置の電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率のチャネル領域の幅Ｗおよび高さＨに対する依存性を数値的に計算した結果を示す図。 第５の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図。 従来技術のＳＯＮＯＳ型メモリセルの断面図。 従来技術のシリコン微結晶メモリセルの断面図。 従来技術の細線型シリコン微結晶メモリセルの上面図。 図３２のＡ−Ａ面の断面図。 図３２のＢ−Ｂ面の断面図。
符号の説明
１００ シリコン基板
１０２ 埋め込み絶縁膜層
１０５ チャネル領域
１２０ トンネル絶縁膜
１２２ 電荷蓄積絶縁膜
１２３ 導電性シリコン微結晶粒子層
１２４ 制御絶縁膜
１３０ 制御電極
１４１ ソース領域
１４３ ドレイン領域

Claims (7)

  1. 半導体基板に形成されたチャネル領域と、
    前記チャネル領域表面に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜表面に形成された電荷蓄積絶縁膜と、
    前記電荷蓄積絶縁膜表面に形成された制御絶縁膜と、
    前記制御絶縁膜表面に形成された制御電極と、
    前記チャネル領域の両側に形成されたソース領域およびドレイン領域を具備する半導体記憶素子を含む半導体装置であって、
    前記チャネル領域のチャネル長方向に垂直な断面の幅および高さが、それぞれ１０ｎｍ以下であり、
    前記チャネル領域のチャネル長方向に垂直な断面積が、前記ソース領域および前記ドレイン領域と前記チャネル領域との境界部において、前記チャネル領域の中央部よりも小さくなっていることを特徴とする半導体装置。
  2. 前記半導体基板が埋め込み絶縁膜層を有することを特徴とする請求項１記載の半導体装置。
  3. 前記電荷蓄積絶縁膜中の捕獲準位の面密度が５Ｅ１２ｃｍ−２以上１Ｅ１４ｃｍ−２以下であることを特徴とする請求項１記載の半導体装置。
  4. 前記電荷蓄積絶縁膜中の捕獲準位の電子エネルギーレベルが、シリコンの伝導帯端の電子エネルギーレベル以下であることを特徴とする請求項１記載の半導体装置。
  5. 前記電荷蓄積絶縁膜中の捕獲準位の正孔エネルギーレベルが、シリコンの価電子帯端の正孔エネルギーレベル以下であることを特徴とする請求項１記載の半導体装置。
  6. 前記電荷蓄積絶縁膜が、ＨｆＯ２、または、ＳｉｘＮｙ（ｘ／ｙ＞３／４）であることを特徴とする請求項１記載の半導体装置。
  7. 前記チャネル領域の基底準位の電子エネルギーレベルが、（１００）面上＜１１０＞方向シリコンの基底準位の電子エネルギーレベルよりも大きいことを特徴とする請求項１記載の半導体装置。
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