JP4282699B2 - 半導体装置 - Google Patents
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Description
このメモリセルは、p型シリコン基板100に形成されたチャネル領域105と、このチャネル領域105表面に形成されたシリコン酸化膜からなるトンネル絶縁膜120と、このトンネル絶縁膜120表面に形成されたシリコン窒化膜からなる電荷蓄積絶縁膜122と、この電荷蓄積絶縁膜122表面に形成されたシリコン酸化膜からなる制御絶縁膜124と、この制御絶縁膜124表面に形成されたn+型多結晶シリコンからなる制御電極130と、チャネル領域の両側に形成されたn+型シリコンからなるソース領域141およびドレイン領域143を具備している。
また、不揮発性メモリの最も重要な要求性能である、情報の保持時間を長くするためには、トンネル絶縁膜の膜厚を十分に厚くする必要がある。
しかしながら、電荷蓄積絶縁膜や、トンネル絶縁膜も膜厚を厚くすると、トンネル現象によって書き込みを行う際に必要な電圧が大きくなり、低電圧駆動化に不利となる。加えて、ショートチャネル効果の抑制が困難になるため、チャネル長(ソース領域とドレイン領域間の距離)を短くしてメモリセルサイズの微細化、すなわちメモリの大容量化を図ることがやはり困難となる。
このメモリセルは、図30のSONOS型メモリセルにおいて、電荷蓄積絶縁膜を形成するシリコン窒化膜を導電性シリコン微結晶粒子層123に置き換えた構造になっている。そして、この導電性シリコン微粒子層123に電子を注入することによって情報を記憶する。
このメモリセルに関して、閾値電圧シフトを大きくし、かつ情報の保持時間を長くするために、チャネル領域を平面構造ではなく、Fin型構造で、かつ、高さ方向も薄くした細線型立体構造とすることが提案されている(非特許文献3)。図32にこの細線型シリコン微結晶メモリセルの上面図、図33に図32のA−A断面図、図34に図32のB−B断面図を示す。
この細線型立体構造のシリコン微結晶メモリセル(以下、細線型シリコン微結晶メモリと呼ぶ)においては、平面型のチャネル領域を有するシリコン微結晶メモリに比べ、トンネル絶縁膜の膜厚を小さくして書き込み電圧の低電圧化とメモリセルセルサイズの微細化を図ることが可能であるとされている。
半導体基板に形成されたチャネル領域と、
前記チャネル領域表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜表面に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜表面に形成された制御絶縁膜と、
前記制御絶縁膜表面に形成された制御電極と、
前記チャネル領域の両側に形成されたソース領域およびドレイン領域を具備する半導体記憶素子を含む半導体装置であって、
前記チャネル領域のチャネル長方向に垂直な断面の幅および高さが、それぞれ10nm以下であり、
前記チャネル領域のチャネル長方向に垂直な断面積が、前記ソース領域および前記ドレイン領域と前記チャネル領域との境界部において、前記チャネル領域の中央部よりも小さくなっていることを特徴とする半導体装置。
図2に本発明の第1の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図、図3に図2のA−A面の断面図、図1に図2のB−B面の断面図を示す。
本実施の形態の半導体装置は、埋め込み絶縁膜層を有する半導体基板に形成されるSONOS型メモリである。このSONOS型メモリは、細線型立体構造のチャネル領域を有している(以下、細線型SONOSメモリと呼ぶ)。そして、チャネル領域の幅および高さが、それぞれ、10nm以下であることを特徴とする。
表面には、例えば、シリコン窒化膜からなり、電子を捕獲可能な準位を含む電荷蓄積絶縁膜122が形成されている。電荷蓄積絶縁膜122表面には、例えば、シリコン酸化膜からなる制御絶縁膜124が形成されている。制御絶縁膜124表面には、例えば、多結晶シリコンからなる、制御電極130が形成されている。
そして、図3に示すように、チャネル長Lを有するチャネル領域105の両側には、As等のn型不純物がドーピングされたソース領域141およびドレイン領域143が設けられている。また、チャネル領域105は、図1ないし図3から明らかなように、細線型立体構造となっている。そして、図1に示すチャネル領域105のチャネル長方向に垂直な断面の幅Wおよび高さHが、それぞれ10nm以下であることを特徴としている。
また、チャネル領域のチャネル長方向に垂直な断面の幅Wおよび高さHが、それぞれ10nm以下としたが、トランジスタとして機能するためには最低限シリコンの単位格子以上の幅および高さを有していることが必要である。
シリコン微結晶メモリにおいて電荷を捕獲する微結晶粒子の典型的な面密度は、1E11cm−2台である。図4においては、上述のように5E11cm−2を用いた。このように、シリコン微結晶メモリにおいては、SONOSメモリと比較して、捕獲準位の面密度が低い。したがって、細線型立体構造のチャネル領域を採用しても、電荷蓄積絶縁膜中に存在する電子からの電界の支配力が十分大きくないため、SONOSメモリなみの閾値電圧シフトを達成することができない。さらに、チャネル領域の両側面からの電界の支配力の絶対値が大きくないため、チャネル領域が10nm以下となっても、この両側面からの電界の支配力の重なりによる相乗効果が十分えられないため、SONOSメモリの場合のように、顕著なシフト量の増大が生ずることがない。
このように、従来技術に比較して、本実施の形態の細線型SONOSメモリは、閾値電圧シフトを増大させることが可能になるという作用・効果を有している。
このように、従来技術に比較して、本実施の形態の細線型SONOSメモリは、閾値電圧シフトのばらつきの低減が可能になるという作用・効果を有している。
図8に本実施の形態の半導体装置のシリコン基板に垂直な方向のエネルギー図を示す。図8に示すように、細線型立体構造のチャネル領域の実効的伝導帯端のエネルギーレベルが上昇し、電荷蓄積絶縁膜中の捕獲準位のエネルギーレベルを上回る。したがって、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率が低減され、メモリの保持時間が増大するという効果が期待できる。
図9から明らかなように、チャネル領域の幅Wおよび高さHが、それぞれ4nmを下回ると電子放出確率が急激に減少し、メモリの保持時間が増大する。したがって、この特性を利用することにより、トンネル絶縁膜の膜厚の低減が可能となり、この結果として書き込み電圧の低減および素子サイズの微細化が可能となる。
以上の検討結果より、本発明においては、チャネル領域の幅Wおよび高さHが、それぞれ、4nm以下であることが望ましい。
以上のようにして、図1ないし図3に示す本実施の形態の半導体装置が形成される。
図22に本発明の第2の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置の上面図、図23に図22のK−K断面図、図24に図22のL−L断面図を示す。
本実施の形態の半導体装置は、埋め込み絶縁膜層を有しない半導体基板100に形成されている以外は、第2の実施の形態の半導体装置と同様であるので、記述を省略する。
本発明の第3の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、図1の電荷蓄積絶縁膜122中の捕獲準位の電子のエネルギーレベルが、シリコンの伝導帯端のエネルギーレベル以下である以外は第1の実施の形態と同様であるので記述を省略する。
電荷蓄積絶縁膜122中の捕獲準位の電子のエネルギーレベルが、シリコンの伝導帯端のエネルギーレベル以下であるとは、換言すれば、シリコンの伝導帯端のエネルギーレベルを基準としたときの、電荷蓄積絶縁膜層中の捕獲準位の電子エネルギーレベルをEtとしたとき、Etが0以下となる場合である。
図25は、本実施の形態のシリコン基板に垂直な方向のエネルギー図を示す。図25に示すように、Etが0以下になり、電荷蓄積絶縁膜中の捕獲準位のエネルギーレベルが第1の実施の形態の場合よりもさらに下がることにより、相対的に細線型立体構造のチャネル領域の実効的な伝導帯端のエネルギーレベルが上昇する。したがって、電荷蓄積絶縁膜からチャネル領域の伝導帯への電子の放出確率が一層低減され、メモリの保持時間が増大するという効果が期待できる。
図26から明らかなように、Etが0eVの場合には、Etが0.3eVの場合と比較して、格段に電子放出確率が低減する。
本発明の第4の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、図1のチャネル領域105の基底準位の電子エネルギーレベルが、(100)面上<110>方向シリコンの基底準位の電子エネルギーレベルよりも大きいこと以外は第1の実施の形態と同様であるので、記述を省略する。
図27は、本実施の形態の基板に垂直な方向のエネルギー図を、(100)面上<110>方向ゲルマニウムをチャネル領域の材料とする場合を例にして示す。本実施の形態においては、チャネル領域の基底準位の電子エネルギーレベルが、(100)面上<110>方向シリコンの基底準位の電子エネルギーレベルよりも大きくすることにより、量子閉じ込め効果が強くなる。すなわち、シリコンをゲルマニウムに変えることにより、細線型チャネル領域の基底準位、すなわち、実効的な伝導帯端のエネルギーレベルが上昇するため、シリコンを用いた場合に比べて電子放出確率がより低下し、メモリの保持時間が増大するという効果が期待できる。
図28から明らかなように、チャネル長の方向が、ゲルマニウムの(100)面上<110>方向の場合には、シリコンの(100)面上<110>方向の場合と比較して、よりチャネル領域幅Wおよび高さHが大きい領域から電子放出確率が低減しはじめる。したがって、シリコンの場合よりも低い電子放出確率が実現できるといえる。
本発明の第5の実施の形態に係る不揮発性半導体記憶素子を含む半導体装置は、チャネル領域のチャネル長方向に垂直な断面積が、ソース領域およびドレイン領域とチャネル領域との境界部において、チャネル領域の中央部よりも小さくなっていること以外は、第1の実施の形態と同様であるので記述を省略する。
また、半導体基板材料として主に、シリコン(Si)を用いたが、必ずしもシリコン(Si)に限るものではなく、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)、シリコンカーバイド(SiC)、ガリウム砒素(GaAs)、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、インジウムアンチモン(InSb)等、あるいは、それらに歪を加えた基板を用いることが可能である。
102 埋め込み絶縁膜層
105 チャネル領域
120 トンネル絶縁膜
122 電荷蓄積絶縁膜
123 導電性シリコン微結晶粒子層
124 制御絶縁膜
130 制御電極
141 ソース領域
143 ドレイン領域
Claims (7)
- 半導体基板に形成されたチャネル領域と、
前記チャネル領域表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜表面に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜表面に形成された制御絶縁膜と、
前記制御絶縁膜表面に形成された制御電極と、
前記チャネル領域の両側に形成されたソース領域およびドレイン領域を具備する半導体記憶素子を含む半導体装置であって、
前記チャネル領域のチャネル長方向に垂直な断面の幅および高さが、それぞれ10nm以下であり、
前記チャネル領域のチャネル長方向に垂直な断面積が、前記ソース領域および前記ドレイン領域と前記チャネル領域との境界部において、前記チャネル領域の中央部よりも小さくなっていることを特徴とする半導体装置。 - 前記半導体基板が埋め込み絶縁膜層を有することを特徴とする請求項1記載の半導体装置。
- 前記電荷蓄積絶縁膜中の捕獲準位の面密度が5E12cm−2以上1E14cm−2以下であることを特徴とする請求項1記載の半導体装置。
- 前記電荷蓄積絶縁膜中の捕獲準位の電子エネルギーレベルが、シリコンの伝導帯端の電子エネルギーレベル以下であることを特徴とする請求項1記載の半導体装置。
- 前記電荷蓄積絶縁膜中の捕獲準位の正孔エネルギーレベルが、シリコンの価電子帯端の正孔エネルギーレベル以下であることを特徴とする請求項1記載の半導体装置。
- 前記電荷蓄積絶縁膜が、HfO2、または、SixNy(x/y>3/4)であることを特徴とする請求項1記載の半導体装置。
- 前記チャネル領域の基底準位の電子エネルギーレベルが、(100)面上<110>方向シリコンの基底準位の電子エネルギーレベルよりも大きいことを特徴とする請求項1記載の半導体装置。
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