CN103443924B - 具有栅电极的碳化硅半导体器件 - Google Patents

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Abstract

根据一个实施例，一种半导体器件，其具有包含碳化硅的半导体衬底，在第一表面上、在该衬底的一部分上附设栅电极，在该衬底的第二表面上附设漏电极。在栅电极上附设有介电层以及在介电层上面、之内、或之下附设有矫正层，其中该矫正层配置成缓解负偏压温度不稳定性，保持小于约1伏的阈值电压的变化。在矫正层上附设源电极，其中源电极电耦合到半导体衬底的接触区域。

Description

具有栅电极的碳化硅半导体器件
相关申请的交叉引用
本专利申请要求如下美国临时专利申请的权益和优先权：2011年3月28日提交的美国临时专利申请序列号61/468294、2011年3月28日提交的美国临时专利申请序列号61/468327、2011年3月28日提交的美国临时专利申请序列号61/468348、2011年3月28日提交的美国临时专利申请序列号61/468367，所有这些专利申请通过引用并入本文。
背景技术
偏压温度不稳定性（BTI）是指有关于某些半导体器件出现的现象并且被视为稳定性的最关键要素之一。此情况在负偏压、上升的温度和长期操作的状况下尤其显著。在硅（Si）半导体领域中，此长期存在的BTI问题已显露多年，并已有大量研究和多种设计来缓解Si器件中的此问题。在快速增长的碳化硅（SiC）领域中，偏压温度不稳定性正在产生稳定性、性能限制和产品鉴定的主要问题。例如，以在SiC器件中观察到强负偏压温度不稳定性（NBTI），这导致绝对阈值电压中的显著下降，以致于常态关断的器件变成常态导通（在0伏的栅源电压时导通）。NBTI问题已经记录，但是仍需要一个业界解决方案。
虽然在Si器件市场中，许多实例已缓解BTI问题，或对于Si影响很小，但是Si器件与SiC器件之间仍存在显著的行为差异，使得用于缓解Si中的问题的机制不容易转移到SiC。
虽然SiC社区终将达成有关NBTI问题的根本原因的共识，但是这一般归因于介面捕获或氧化物电荷的存在，并且可能由在高温下以及长期在偏压状况下操作器件而引起。无论BTI的起因，其效应显然是可论证的。例如，对于通过在栅极至源极上施加的负偏压操作的金属氧化物半导体（MOS）器件，阈值电压下降使得NBTI的效应突显。当装置在负偏压下且遇到上升的温度时，阈值电压不稳定性更为明显。又如，包括碳化硅金属氧化物半导体场效应晶体管（MOSFET）的MOSFET在遇到组合的电压和温度应力施加时存在阈值电压中的移位。因此，阈值电压的移位和NBTI使得可靠性问题加剧，阻碍产品采用，尤其阻碍将SiC器件引入SiC器件具有独特操作特征、能够在更高温度下操作以及能够实现创新应用的新市场应用并尤其阻碍SiC器件在该新市场应用中进行利用。
发明内容
一个实施例是半导体器件，其具有带第一表面和第二表面的包含碳化硅的半导体衬底。在衬底的第一表面的一部分上附设有栅电极，以及在衬底的第二表面上附设有漏电极，其中栅电极上附设介电层，从而覆盖栅电极。围绕介电层附设有矫正层（remediallayer），其中该矫正层配置成减轻负偏压温度不稳定性，使得阈值电压中的变化小于约1伏。在一个示例中，阈值电压中的变化发生在栅极至源极电压偏压下以及漏电流约为10微安，其中VDS = 0.1 V。在矫正层上附设源电极，其中该源电极（如铝、铜及其混合物）电耦合到半导体衬底的接触区域。可以将该器件器件设计为金属氧化物半导体场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）、MOS控制的晶闸管和栅控晶闸管。
在一个示例中，矫正层包括钛。在另一个示例中，矫正层包含铟（In）、镍（Ni）、钼（Mo）、钨（W）、金（Au）、铜（Cu）、钽（Ta）、铂（Pt）及其混合物的至少其中之一。再有，可以在矫正层与介电层之间使用粘合层。矫正层典型地配置成提供介电层的连续共形覆盖。
在某些应用中，矫正层包括导电金属并提供介电层的连续共形覆盖以及用作接触区域和源电极之间的导体。该器件还可以在覆盖接触区域的一部分的衬底的第一表面上包括接触层，其中矫正层延伸以覆盖接触层的至少一部分并用作接触层与源电极之间的导体。
在不期望矫正层用作接触区域的导体的另一个示例中，矫正层包括二氧化硅（SiO2）、氮化硅（SiNx）和多晶硅的至少其中之一。
矫正层可以具有小于约300 nm的厚度，以及在一些情况中小于约20 nm的厚度。
虽然该器件在正常温度范围下操作，但是该器件还配置成在更高温度下操作并保持VTH。例如，该器件在高于125摄氏度、高于175摄氏度的温度下操作，以及甚至在高于300摄氏度的温度下操作。
栅电极可以包括多晶硅层和低电阻层。在栅电极与衬底的第一表面之间，还可以有绝缘层，也称为栅极氧化层，其中该绝缘层可以是二氧化硅。在一个示例中，低电阻层包含金属和硅化物的至少其中之一。
根据一个实施例，金属氧化物半导体场效应晶体管（MOSFET）器件包括栅电极，该栅电极具有衬底，该衬底包括碳化硅且具有支承栅电极且定义表面法线方向的表面。该衬底具有漂移区域和阱区域，该漂移区域包括第一掺杂物类型，以便具有第一导电率类型，该阱区域与漂移区域相邻且最接近表面，其中该阱区域包含第二掺杂物类型，以便具有第二导电率类型，以及其中该阱区域包括最接近栅电极附设的沟道区域。有与阱区域相邻的源极接触区域，以及该源极接触区域具有第一导电率类型。围绕栅电极及在衬底表面的一部分上附设层间电介质，该衬底表面的一部分具有覆盖源极接触区域的一部分的接触层。矫正层附设在层间电介质上方且与衬底表面的一部分接触，其中该矫正层提供层间电介质的连续共形覆盖。在矫正层上方附设有源电极且源电极与源极接触区域电接触。
在一个示例中，该器件还在衬底内包括与源极接触区域相邻的第二导电率类型的体接触区域，其中接触层基本覆盖体接触区域和源极接触区域的一部分，以及其中源电极与体接触区域电接触。
又一个实施例是一种半导体器件，其具有栅电极，该栅电极具有衬底，该衬底包括碳化硅且定义支承栅电极且定义表面法线方向的主表面。在衬底主表面的一部分上、衬底与栅电极之间附设栅极绝缘层，以及介电层附设在栅电极上方并附设到衬底的主表面的相邻部分上。衬底的主表面的一部分上方附设有接触层。矫正层附设在介电层上方并附设到衬底的主表面的一部分上。第二电极在矫正层上方延伸，其中第二电极与接触层电接触。在一个示例中，矫正层的至少一部分附设在第二电极与接触层之间。
在一个示例中，该半导体器件选自如下组成的组：垂直金属氧化物半导体场效应晶体管（MOSFET）、侧向MOSFET、绝缘栅双极晶体管（IGBT）、MOS控制的晶闸管和栅控晶闸管。
结合附图从下文对本公开多种方面的详细描述中将显见到本公开的这些和其他方面、特征及优点。
附图说明
当参考附图阅读下文详细描述时，将更好地理解本文描述的实施例，在所有附图中，相似的符号表示相似部件，其中：
图1是根据示例实施例配置的MOSFET的示意剖面图；
图2A是图1的MOSFET的标记为“2”的区域的示意剖面图，其图示经由MOSFET的电流路径；
图2B是图1的MOSFET的标记为“2”的区域的示意剖面图，其图示MOSFET的另一个实施例；
图3是常规MOSFET的示意剖面图；
图4是电压和温度应力施加之前和之后如图3中的常规MOSFET的漏电流作为栅电压的函数的曲线图；
图5是电压和温度应力施加之前和之后包括矫正层的图1中的MOSFET的漏电流作为栅电压的函数的曲线图；
图6是电压和温度应力施加之前和之后包括矫正层的图1中的MOSFET的漏电流作为栅电压的函数的曲线图；
图7是NBIT问题背后的原理的示意图说明；
图8是实际MOSFET器件的剖面图透视，其图示根据一个实施例的构成元件；以及
图9是图示根据一个实施例的、用于形成具有降低的负偏压温度不稳定性的半导体器件的过程步骤的流程图。
具体实施方式
下文参考附图详细地描述示例实施例，其中所有附图中相同的引用数字表示相同的部件。这些实施例的其中一些可以解决上文和其他需求。虽然许多实验是使用SiCMOSFET进行的，但是本文详细描述用于缓解NBTI的解决方案和技术可具有对如绝缘栅双极晶体管（IGBT）、MOS控制的晶闸管和栅控晶闸管的其他半导体器件的可应用性。作为解释的目的，MOS控制的晶闸管（MCT）具有内建到结构中的两个MOSFET，并且对于阈值电压（VTH）敏感，如本文进一步定义的。还可设想本文详细描述的技术还将缓解与正偏压阈值不稳定性（PBTI）相关的效果，与正偏压阈值不稳定性（PBTI）相关的效果是指正偏压下出现的VTH效果。
参考图1，其中图示根据示例实施例配置的器件，如金属氧化物半导体场效应晶体管（MOSFET）100。MOSFET 100可以包括衬底102，衬底包括半导体材料，如碳化硅（SiC）。衬底102可以是定义主表面104以及表面法线方向或“厚度方向”t以及横切厚度方向的方向（与局部表面平行）的半导体晶粒或晶圆，该表面法线方向t从表面沿法向延伸到衬底中。
表面104可以支承栅电极106。例如，栅电极106可以附设在与表面104直接接触的绝缘层108上，使得绝缘层108附设在栅电极与衬底102之间。在一个示例中，绝缘层108沿着表面104延伸，并可以延伸到直至接触层126的任何点。栅电极106可以包括多晶硅层107，并且还可以包括低电阻层109，低电阻层109由例如导电材料（例如，金属和/或硅化物）形成。在一个示例中，硅化物被用作栅电极层。栅电极106可以配置成接收栅电压VG。绝缘层108有时还称为栅氧化物或栅电介质，其可以包括电绝缘材料，如二氧化硅（SiO2）。
衬底102还能够定义与漏电极112接触的第二表面110，漏电极可以配置成接收漏电压VD。注意图1是单个MOSFET单元的示意剖面图。完整的MOSFET器件典型地由大量单元组成，这些单元彼此邻接地定位并共用公共栅电极106和漏电极112。
衬底102可以包括漂移区域114，以及包括与之相邻并最接近表面104的阱区域116。漂移区域114可以掺杂以第一掺杂物类型以便具有带第一多数电荷载子的第一导电率类型，以及阱区域116可以掺杂以第二掺杂物类型以便具有带第二多数电荷载子的第二导电率类型。例如，第一和第二多数电荷载子可以分别是电子和空穴，使得相应的第一和第二导电率类型是n型和p型，如图1所示；其中衬底由SiC形成，第一掺杂物类型可以是例如氮和磷的其中一种或多种（“n型掺杂物”），以及第二掺杂物类型可以是例如铝、硼、镓和铍的其中一种或多种（“p型掺杂物”）。
衬底102还可以包括源极接触区域122，源极接触区域具有第一导电率类型（在该附图中为n型）。阱区域116可以附设为最接近接触区域122，以使阱区域116可以在其中包括附设为最接近栅电极106的沟道区域118。例如，沟道区域118可以沿着表面104在栅电极106下方延伸（其中“下方”意味着进一步沿着厚度方向t）。在一个实施例中，源极接触区域第一导电率类型122附设为邻近表面104，以及阱区域116包围接触区域。在一个示例中，衬底102还包括体接触区域125，体接触区域125具有第二导电率类型（图1中示出为p型）。在本实施例中，体接触区域125附设为邻近阱区域116以及邻近表面104。
介电层120（有时称为层间电介质（ILD））覆盖栅电极106和绝缘层108。在一个示例中，介电层是包括磷化硅玻璃（PSG）的材料。在本实施例中，矫正层123覆盖介电层120。如本示例中说明的，矫正层123附设在衬底表面的一部分上，并在接触层126的一部分或全部上方延伸。源电极可以配置成接收电压源（VS）。
源电极124（例如，由如铝的金属形成）可以附设在矫正层123上方并（例如，通过可以由如镍形成的接触层126）与源极接触区域122和体接触区域125两者接触，并且源电极可以配置成接收源电压VS。在一些实施例中，矫正层123是导电的（例如，由导电金属形成）并与接触区域122的至少一部分接触，以便电连接到源电极124和接触区域。
参考图2A，矫正层123接触衬底表面的一部分，并覆盖第一导电率的接触区域122的至少一些部分，而在另一个示例中，矫正层123覆盖第一导电率类型的接触区域122的至少一部分直至接触层126。而在另一个实施例中，矫正层覆盖接触区域的至少一部分以及接触区域126的至少一部分。
在操作中，在一个实施例中，MOSFET 100用作开关。当将电压差VDS = VD – VS施加在漏电极112和源电极124之间时，可以由施加到栅电极106的输入电压VGS来调制或另行控制这些相同电极之间的输出电流（IDS），其中VGS = VG – VS。对于栅电压VG小于MOSFET100的“阈值电压”（VTH），电流IDS保持标称在约0（甚至对于栅电压低于阈值电压，可能存在相对较小的泄漏电流）。阈值电压VTH尤其是MOSFET 100中的尺寸、材料和掺杂水平的函数，以及MOSFET典型地设计成呈现预定的阈值电压。包含MOSFET 100的电路则可以设计为期望（预定）的阈值电压。
已发现包含硅或SiC的常规MOSFET在栅电极106与源电极124之间承受电位差且尤其在上升的温度下以及持续延长的时间段时存在阈值电压中的移位。具体来说，负偏压温度不稳定性（NBTI）已经是一个大问题。
在图2B中，该器件与图2A的结构相似，所例外的是矫正层123未延伸以覆盖接触层126。相反，矫正层123配置成提供层间电介质（ILD）120的连续共形覆盖并与衬底的一部分接触。因为矫正层123未覆盖接触层126，所以矫正层无需是导电材料。
参考图3，其中示出常规MOSFET 200。常规MOSFET 200在源电极224与介电层220之间不包含等效的矫正层。MOSFET 200可以包括衬底202，衬底202包含半导体材料（例如，SiC）且定义主表面204和表面法线方向或“厚度方向”t。表面204可以支承绝缘层208（例如，SiO2），其中包含多晶硅层207和可能地包含低电阻层209的栅电极206附设在该绝缘层上。
衬底202可以包括漂移区域214，以及包括与之相邻并最接近表面204的阱区域216。漂移区域214可以被掺杂成具有第一导电率类型（例如，n型），以及阱区域216可以掺杂成具有第二导电率类型（例如，p型）。衬底202还可以包括接触区域222，接触区域222具有第一导电率类型（在该附图中为n型）。阱区域216可以附设为邻近接触区域222，以使阱区域216可以在其中包括附设在栅电极206下方的沟道区域218。衬底202还可以包括体接触区域225，体接触区域225具有第二导电率类型（在附图中为p型），该体接触区域附设为邻近阱区域216和邻近表面204。介电层220（例如，PSG）可以覆盖栅电极206和绝缘层208。源电极224可以附设为（即通过接触层226）同时与体接触区域225和接触区域222接触，以及可以对其施加源电压VS。
根据器件特征化技术的通用参考（Semiconductor Material and DeviceCharacterization 2nd edition, Dieter K. Schroder, 1998, John Wiley & Sons），MOSFET的阈值电压（VTH）是“非独特定义的电压”。至少有5种不同的技术用于测量VTH，以及作为特定示例，它们并不产生完全相同的结果。本文采用的方法称为“阈值漏电流方法”，其中取指定漏电流下的栅电压作为阈值电压。
图4是电压和温度应力施加之前和之后如图3中的常规MOSFET的漏电流作为栅电压的函数曲线图。本文使用来表征NBTI的阈值漏电流方法是“子阈值技术”的变体。测试条件使得在恒定应力温度下对MOSFET获取转移曲线测量。首先，将栅电压保持在恒定的-20伏15分钟，并将VDS保持在0伏。然后，在源极端和漏极端施加小的恒定电压（例如，100毫伏），并将栅电压从-10伏扫描到+10伏，此范围足够大以捕获MOSFET的最高到饱和电流（例如，约16毫安）的较低电流范围（例如，在此特定情况中小于0.1纳安），从而定义图4所示的“后负”转移曲线420。然后对栅极施加+20伏的恒定电压栅极正应力偏压持续另外15分钟，且VDS=0V。最后，从+10伏至-10伏导出栅电压的相似逆向扫描以捕获VDS=0.1 V下的“后正”转移曲线410。
图4中的结果演示正和负栅极偏压施加应力之后的阈值电压的移位（即，IDS显著增加的情况下电压的移位）。阈值电压移位由此表示了偏压温度不稳定性（BTI）的效应。
如图4所示，从不含矫正层的实际MOSFET获取VTH漂移数据。将VTH漂移取为10微安的源极至漏极电流下VTH正电压应力值与VTH负电压应力值之间的电压差。在本示例中，VTH漂移为约6.9伏。垂直刻度是漏电流（安培），水平刻度是栅极至源极电压（伏）。
使用10微安作为VTH确定的阈值漏电流选择是出于可行性原因来进行的。例如，它足够小以驻留在半对数转移曲线的线性子阈值部位上，以及足够大以精确地测量该数据且易于从该数据提取。用于数据收集的MOSFET参数和测试条件如下：VDS = 0.1伏；温度 =175摄氏度；栅极氧化物厚度（Tox）= 500埃，器件有效面积 = 0.067 cm2；一个MOS单元的面积 = 1.6E-4 cm2；一个MOS单元的沟道宽度长度比（W/L） = 6900。将该阈值漏电流换算到较大或较小的器件具有与器件有效面积、一个MOS单元的面积和W/L的线性相关性。但是注意，该阈值电流与栅极氧化物厚度（Tox）成反比换算。有关背景，参见例如H.G. Lee, S.Y.Oh和G. Fuller的“测量增强模式MOSFET的阈值电压的简单且精确的方法”（“A Simple andAccurate Method to Measure the Threshold Voltage of an Enhancement-ModeMOSFET”, IEEE Trans. Electron Dev. ED-29, 346-348, Feb, 1982）。
已利用多种金属进行了实验，显示矫正层对于阻止NBTI效应以使电压阈值的变化小于1V是有效的。在某些示例中，VTH变化甚至更低，并且某些材料呈现小于500毫伏的VTH变化，而一些其他示例显示小于300毫伏的VTH变化。矫正层的材料类型和厚度贡献了矫正层的行为和效果。
再次参考图1和图2A、图2B，申请人发现包含矫正层或阻隔层（如MOSFET 100中的矫正层123）的MOSFET缓解或避免了BTI的发生。确切地来说，申请人对与图1和图2A、图2B的MOSFET 100相符的MOSFET重复了上述电压和温度应力测试，其中这些MOSFET包含SiC衬底、介电层、铝源电极和介于层间电介质与铝源极层之间的矫正层。结果指示适合的矫正层阻止了BTI效应，并能够获得无传统器件的可靠性问题的独特应用。
使用其他金属作为矫正层提供对源极金属阻隔做进一步实验。基于某些替代金属的测试和根据该数据推断，确信如下金属适合作为足够阻止NBTI效应的矫正层：铟（In）、镍（Ni）、钼（Mo）、钨（W）、钛（Ti）、金（Au）、铜（Cu）、钽（Ta）、铂（Pt）。还可设想此类金属和/或合金的金属。测试了某些金属的组合作为一些金属，如Ni，其提供在利用其他金属时有所助益的粘合层。在一个实验中，使用薄Ni层（10 nm）来增强与用作矫正层的其他金属的粘合特性。组合金属的示例包括Au-Mo和Au-Ni。
使用如下金属的约0.2微米的矫正层厚度进行了某些实验：Au与10nm Ni；Ni；Ta。该实验还包括Ti的多种厚度，如20 nm和100 nm。就矫正层而言，从Al源极层的层间电介质的连续共形涂层有效地阻止了NBTI。已显示20 nm的厚度有效地阻止NBTI，而较小的厚度也应该足够，只要有层间电介质的连续共形涂层以将其与A1源极层分开即可。根据用于矫正层的材料，在一个实施例中，可以使用10 nm厚度的矫正层。在另一个实施例中，可以采用5nm厚度的矫正层。
除了用作矫正层的金属材料外，一个实施例不使用金属而是使用如二氧化硅（SiO2）、氮化硅（SiNx或Si3N4）和多晶硅的材料。如图2B中提到的，本示例中的矫正层无需覆盖接触层，因此不必须是导电材料。已确信这些材料也将足够阻止NBTI效应。
氮化硅或多晶硅作为矫正层123的存在疑似起到一些作用。多晶硅和氮化硅共同起相同作用。源电极124（例如，铝）将不与层间电介质120接触，因为矫正层123介入铝与ILD之间，由此ILD（例如，二氧化硅）与铝之间的反应将被抑制。氮化硅也是阻挡原子氢迁移的良好的扩散阻隔，由此可能生成的任何原子氢将被氮化硅阻挡移动到有效沟道区域中。由此，在一个实施例中，将矫正层置于最接近ILD 120或其周围，其中周围是指ILD 120的上方、下方或内部的任何位置。因此，即使氮化硅置于介电层120的下方，介电层120的上方或介电层120的内部，可预期仍将产生阻止NBTI的有益效果。在多晶硅的情况中，此材料公知为包含大量晶界和硅悬挂空键，这些晶界和硅悬挂空键吸收原子氢，并因此不允许原子氢通过。所以，在多晶硅的情况中，可以将矫正层123置于介电层120的下方，介电层120的上方或介电层120的内部，并且可推测仍将产生阻止NBTI的有益效果。图2B示出矫正层123位于ILD 120的上方，但是将矫正层123置于源电极124与栅电极106之间的任何位置均在本***的范围内。
图5中呈现某些测试的栅电压（VGS）对输出电流（IDS）的结果。测试显示施加应力之前的器件特征510以及施加应力之后的响应510。两个曲线510、520基本在彼此顶部映射，且不会呈现阈值移动或NBTI效应（例如图4中所示的那样）。这些结果显示包含例如具有本文详细描述的特性和特征的矫正层123的MOSFET不会呈现如常规MOSFET中见到的NBTI效应。
另外还使包含矫正层的MOSFET施加应力持续114小时的时间，图6中呈示这些测试的结果。初始特征曲线610图示施加应力之前的器件性能，而后特征曲线620示出持续114小时进行的后-20V施加应力之后的器件性能。这些结果确认了包含矫正层的MOSFET不会呈现如常规MOSFET中见到的NBTI效应，因为这些曲线基本在彼此顶部映射。
对于矫正层123（图1和图2A、图2B）阻止基于SiC的半导体器件中的NBTI的效率，有若干解释。物理性质/化学性质是复杂的，并且虽然可能未完全理解确切的机制，但是申请人已发现必要的关系和揭示了解决NBTI困境的解决方案。
可以参考图7解释SiC器件的NBTI问题的一些解释，其同样图示如图3所示的排除矫正层的常规MOSFET的一部分。在图示的实施例中，有SiC衬底710，其上沉积绝缘层720。在此绝缘层720上，形成栅电极745。在此示例中，栅电极745包括多晶硅层730，然后包括如硅化物的低电阻层740。在低电阻层740上附设低温膜（LTO）750。如PSG的厚介电层760覆盖栅电极745以及源电极770附设在介电层760上。
在典型环境条件下，水（H2O）分子可能被捕获在MOSFET中（例如，介电层760中或不同层之间的介面处）。根据一个原理，确信被捕获的水分子在源电极770与介电层760之间的介面处反应形成H+和OH-离子，并且还可以形成其他含H的物质（例如，H2、H-）。氢的扩散使得它能够在低温下穿透到MOSFET结构的沟道区域并与存在于介面处或附近介面栅极氧化物本身中的缺陷相互作用。氢能够与这些缺陷反应以改变它们的电属性（例如，使它们钝化）。在高温和强吸引场（VGS负）下，这些氢键可能被破坏，氢将从介面区域漂移，留下缺陷，这些缺陷是能够在此偏压条件中从沟道中的累积的空穴群体获取净正电荷的有效空穴陷阱。因此，VTH可能按负方向移位，因为在介面处有净正电荷。
疑似当源电极770由铝（Al）形成时，可以促进此反应，其中与介电层760的介面处同时存在Al和Al氧化物（Al2O3）。一旦生成，MOSFET的操作生成且在集中点处（例如，在MOSFET中的带电结构的角部和边缘处）增强的电场可以发生作用以将含H物质（H+、OH-、H2、H-）电离/进一步电离。至少一些含H物质然后可能扩散到绝缘层720（例如，SiO2）与SiC衬底710之间的介面和/或栅电极745，从而产生能够捕获正电荷的缺陷。一些含H物质以及氧分子和水分子还可能通过源电极770扩散到周围大气中。在任何情况中，过量的正电荷可能保留在介面和/或栅电极745处，即使在从栅电极移除大负电压之后，其中这些电荷导致MOSFET的阈值电压中的变化。持续且重复地施加大偏压可能进一步提供正电荷在绝缘层720与SiC衬底710之间的介面处和/或栅电极745处的沉陷（sink）。
考虑图1的MOSFET 100，根据涉及NBTI的原理之一，水分子可能被捕获在其中，并且可能在温度和电压应力施加下离解以形成多种带电的含H物质。但是，矫正层阻止了NBTI问题。在一个假设中，根据器件结构，适合组分（如，Ti）的矫正层可以发生作用以消除从离解水分子生成的含H物质。消除含H物质可以用于防止含H物质在绝缘层720与衬底710的介面处和/或栅电极734处累积，从而限制对MOSFET的阈值电压的任何效果。这在局部集中的电场进一步电离的H+离子的情况中尤其重要，根据申请人的实验结果，预期这些离子极大地贡献SiC器件中的NBTI。在另一个假设中，具体根据器件结构，矫正层用于将如Al的源极金属与层间电介质分隔。虽然可能未完全理解NBTI底层的原理，但是本发明申请提供阻止NBTI效应的详细技术和结构。
图8示出如图1的MOSFET的一个MOSFET实施例的剖面图。该器件包括SiC衬底810，SiC衬底810具有其上沉积栅电极的二氧化硅层820。栅电极包括多晶硅层830和硅化物层840。有层间电介质（ILD）层850，如PSG，和覆盖ILD的矫正层860，如Ti。如Al的源电极870覆盖矫正层860，并延伸到n+源极接触区域890。在此剖面透视图中还可见到p-基极（也称为p-阱）区域880。正如所提到的，源极层870显著地比矫正层860厚。
可以使用标准微电子制造工艺来制造包含矫正层的MOSFET。这些工艺可以包括例如，光刻、膜沉积/生长法（例如，物理和化学气相沉积、电镀、氧化等）、晶体生长法和湿法及干法蚀刻法。
参考图9，制造如图1所示的MOSFET，以及在一个示例中对其进行处理：通过提供SiC衬底并根据典型处理步骤来处理，典型处理步骤包括在SiC衬底上形成栅电极910。在一个示例中，利用多晶硅层和如硅化物的低电阻层形成栅电极。在栅电极上沉积介电层920。然后在介电层上沉积矫正层930，以使矫正层提供电介质间层的连续共形覆盖。如图2A所示，如果采用导电材料，则该矫正层可以在接触层上方延伸。在如图2B所示的另一个示例中，矫正层可以利用连续共形层覆盖电介质间层，但是无需延伸到接触层。在此后一种示例中，矫正层可以是金属或另一种材料，如多晶硅、二氧化硅或氮化硅。在矫正层上方形成如Al的源电极，并延伸到接触区域940。使用矫正层将源电极与介电层分隔，这实现了阻止负偏压温度不稳定性950。在一个示例中，阻止NBTI，使电压阈值（VTH）小于1伏。
具有矫正层的器件针对可重复性以及在多种操作条件下进行了测试。某些NBTI特征化实验针对可重复性和应力施加、对具有矫正层的MOSFET器件进行操作。这些实验之一根据累尼乌斯活化能检验温度特征。具有矫正层的MOSFET器件从约50到300摄氏度进行测试并呈现高稳定性。此操作温度范围远比其他器件高，并且当考虑阻止NBTI效应时远远更高。而且，确信更高的温度范围还可达到300摄氏度以上。
使用本发明器件设计的这种高温度操作在半导体业界中是非典型的。在一种常规方法中，有仔细地考虑相对接近半导体的热膨胀系数（CTE）的材料。但是，本发明的一个实施例包括金属半导体设计中的大CTE失配，并且器件仍在300摄氏度下可靠地操作。选择Al作为源极金属也允许优良的互连特性。
要理解上文描述应旨在说明，而非限制。例如，上述实施例（和/或其多个方面）可以彼此组合来使用。此外，在不背离本发明范围的前提下可以进行许多修改以调整特定情况或材料来适应这些多种实施例的原理陈述。虽然本文描述的材料的尺寸和类型旨在限定这些多种实施例的参数，但是它们绝对不是限制而仅是示范。本领域技术人员在看了以上描述后，许多其它实施例对他们将是显然的。因此，多种实施例的范围应当参照所附权利要求连同这类权利要求涵盖的完整等效范围共同确定。在所附权利要求中，术语“包括”和“在其中”用作相应术语“包含”和“其中”的易懂英语对等词。此外，在所附权利要求中，术语“第一”、“第二”和“第三”等只用作标记，而不是意在对它们的对象施加数字要求。此外，所附权利要求的限制并不是按照部件加功能格式编写的，并且不是意在根据美国专利法第112条第六款来解释，除非并直到这类要求权益的限制明确使用词语“用于…的部件”并跟随没有进一步结构的功能陈述。要理解，不一定所有上文描述的此类目标或优点均可以根据任何特定实施例来实现。因此，例如，本领域技术人员将认识到本文描述的***和技术可以采用实现或优化本文解释的一个或一组优点的方式来实施或实现，而不一定实现本文可能教导或建议的其他目的或优点。
虽然本发明是仅结合数量有限的实施例来详细描述的，但是应该容易地理解，本发明并不限于此类公开的实施例。相反，本发明能够修改为并入前文未描述的任何数量的变化、替换、替代或等效布置，但是它们与本发明的精神和范围匹配。此外，虽然描述了本发明的多种实施例，但是要理解，本发明披露的多个方面可以包括描述的实施例的仅其中一些。因此，本发明不应视为由前文描述限定，而是仅由所附权利要求的范围来限定。
本书面描述使用示例来公开包括最佳模式的本发明，并还使本领域技术人员能实践本发明，包括制作和使用任何装置或***及执行任何结合的方法。本发明可取得专利的范围由权利要求定义，且可包括本领域技术人员想到的其它示例。如果此类其它示例具有与权利要求字面语言无不同的结构要素，或者如果它们包括与权利要求字面语言无实质不同的等效结构要素，则它们规定为在权利要求的范围之内。

Claims (29)

1.一种半导体器件，包括：
包含碳化硅的半导体衬底，所述衬底具有第一表面和第二表面；
栅电极，所述栅电极附设在所述衬底的所述第一表面的一部分上；
漏电极，所述漏电极附设在所述衬底的所述第二表面上；
介电层，所述介电层附设在所述栅电极上；
矫正层，所述矫正层围绕所述介电层附设，其中所述矫正层配置成缓解负偏压温度不稳定性，以使阈值电压的变化小于1伏；以及
源电极，所述源电极附设在所述矫正层上，其中所述源电极电耦合到所述半导体衬底的接触区域。
2.如权利要求1所述的器件，其中所述矫正层附设在所述介电层上，以及所述矫正层包含钛（Ti）。
3.如权利要求1所述的器件，其中所述矫正层附设在所述介电层上，以及所述矫正层包含铟（In）、镍（Ni）、钼（Mo）、钨（W）、金（Au）、铜（Cu）、钽（Ta）、铂（Pt）及其混合物的至少其中之一。
4.如权利要求3所述的器件，其中所述矫正层还包括所述矫正层和所述介电层之间的粘合层。
5.如权利要求1所述的器件，其中所述矫正层包括二氧化硅（SiO2）、氮化硅（SiNx）和多晶硅的至少其中之一。
6.如权利要求5所述的器件，其中所述矫正层附设在所述介电层上、所述介电层内或所述介电层下。
7.如权利要求1所述的器件，其中所述源电极包含铝（Al）、铜（Cu）及其混合物的至少其中之一。
8.如权利要求1所述的器件，其中所述矫正层具有小于300 nm的厚度。
9.如权利要求1所述的器件，其中所述矫正层具有小于20 nm的厚度。
10.如权利要求1所述的器件，其中所述矫正层配置成提供所述介电层的连续共形覆盖。
11.如权利要求1所述的器件，还包括所述衬底的所述第一表面上的接触层，所述接触层覆盖所述接触区域的一部分，其中所述矫正层延伸以覆盖所述接触层的至少一部分并用作所述接触层与所述源电极之间的导体。
12.如权利要求1所述的器件，其中所述阈值电压的所述变化发生在栅极至源极电压偏压下以及在VDS = 0.1 V下漏电流为10毫安时。
13.如权利要求1所述的器件，其中所述器件在高于125摄氏度的温度下操作。
14.如权利要求1所述的器件，其中所述器件在高于175摄氏度的温度下操作。
15.如权利要求1所述的器件，其中所述器件在高于300摄氏度的温度下操作。
16.如权利要求1所述的器件，其中所述源电极的一部分附设在所述衬底的所述第一表面的一部分上。
17.如权利要求1所述的器件，其中所述栅电极包含多晶硅层和低电阻层。
18.如权利要求1所述的器件，还包括所述栅电极与所述衬底的所述第一表面之间的绝缘层，其中所述绝缘层是二氧化硅（SiO2）。
19.如权利要求17所述的器件，其中所述低电阻层包含金属和硅化物的至少其中之一。
20.如权利要求1所述的器件，其中所述器件包括金属氧化物场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）、MOS控制的晶闸管和栅控晶闸管。
21.一种金属氧化物场效应晶体管（MOSFET）器件，包括：
栅电极；
衬底，所述衬底包含碳化硅且具有支承所述栅电极和定义表面法线方向的表面，所述衬底包括：
漂移区域，所述漂移区域包含第一掺杂物类型以便具有第一导电率类型；
邻近所述漂移区域且最接近所述表面的阱区域，所述阱区域包含第二掺杂物类型以便具有第二导电率类型，所述阱区域包括最接近所述栅电极附设的沟道区域；以及
邻近所述阱区域的源极接触区域，所述源极接触区域具有所述第一导电率类型；
层间电介质，所述层间电介质围绕所述栅电极附设并附设在所述衬底的所述表面的一部分上；
附设在所述衬底的所述表面的一部分上的接触层，所述接触层覆盖所述源极接触区域的一部分；
矫正层，所述矫正层附设在所述层间电介质上方且与所述衬底的所述表面的一部分接触，所述矫正层提供所述层间电介质的连续共形覆盖；以及
源电极，所述源电极附设在所述矫正层上方且与所述源极接触区域电接触。
22.如权利要求21所述的器件，其中所述矫正层配置成通过将电压阈值的变化保持小于1伏来阻止负偏压温度不稳定性。
23.如权利要求21所述的器件，还在所述衬底内包括所述第二导电率类型的体接触区域，所述体接触区域与所述源极接触区域相邻，其中所述接触层覆盖所述体接触区域和所述源极接触区域的一部分，以及其中所述源电极与所述体接触区域电接触。
24.如权利要求21所述的器件，其中所述矫正层包含钛（Ti）、铟（In）、镍（Ni）、钼（Mo）、钨（W）、金（Au）、铜（Cu）、钽（Ta）、铂（Pt）及其混合物的至少其中之一。
25.一种半导体器件，包括：
栅电极；
衬底，所述衬底包含碳化硅且定义了支承所述栅电极和定义表面法线方向的主表面；
栅极绝缘层，所述栅极绝缘层附设在所述衬底的所述主表面的一部分上以及所述衬底与所述栅电极之间；
介电层，所述介电层附设在所述栅电极上方以及附设到所述衬底的所述主表面的邻近部分上；
接触层，所述接触层附设在所述衬底的所述主表面的一部分上方；
矫正层，所述矫正层附设在所述介电层上方以及附设到所述衬底的所述主表面的一部分上；以及
第二电极，所述第二电极在所述矫正层上方延伸，其中所述第二电极与所述接触层电接触。
26.如权利要求25所述的半导体器件，其中所述矫正层的至少一部分附设在所述第二电极与所述接触层之间。
27.如权利要求25所述的半导体器件，其中所述第二电极是源电极。
28.如权利要求25所述的半导体器件，其中所述半导体器件包括金属氧化物半导体场效应晶体管（MOSFET）。
29.如权利要求25所述的半导体器件，其中所述半导体器件选自如下组成的集合：垂直金属氧化物半导体场效应晶体管（MOSFET）、侧向MOSFET、绝缘栅双极晶体管（IGBT）、金属氧化物半导体（MOS）控制的晶闸管和栅控晶闸管。
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