TW390027B - A method for fabricating DRAM cell capacitor - Google Patents

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41 19pif.doc/008 A7 B7_> 五、發明説明（I ) 發明領域 本發明是有關於一種動態隨機存取記憶體（Dynamic Rrandom Acess Memory : DRAM)記憶胞電容的製造方法， 且特別是有關於一種與儲存電極(Storage Node)相連之自我 對準儲存電極接觸窗（Self Aligned Storage Node Contact
Hole)之製造方法。 發明背景 隨著DRAM積極度的提升，必須要減低DRAM記憶 胞中被電容所佔據記憶胞之尺寸與面積，爲了使電容之電 容量維持一個可以接受的數値’需使用堆疊電容（Stacked Capacitor)或溝渠堆疊電容（Trench Stacked Capacitor) ’ 因 爲此兩種電容除了可以提供高電容量，也可降低每一個 DRAM記憶胞間的相互千擾，而且可以對此種基本堆疊電 容作很多種形式的變化以提高表面積，被廣爲使用的堆疊 電容包括例如圓柱型電容(Cylindrical Capacitor)或鰭狀型 電容（Fin Type Capacitor)。 一般而言，堆疊電容可以由其製造程續區分爲 COB(Capacitor over bit line)與 CUB(Capacitor under bit line)，兩者最大的不同爲電容形成時間的不同，如形成位 元線之後（COB)與形成爲元線之前(CUB)。 然而，傳同具COB結構之DRAM電容的製程於高密 度元件，例如具0.3線間距之億位元級DRAM時，有某 些缺點，例如，進行統微影製程時，蝕刻深次微米光阻和 5 本紙張尺度逋用中囷困家榡準（CNS ) Μ規格（2ΐ〇χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂· 經濟部中央橾準局貝工消费合作杜印裝 A7 B7 41 1 9pif.doc/008 五、發明説明（>) 高高寬比接觸窗時產生障礙，導致光圖案（Photo Pattern) 損壞、不均勻性、降低儲存電極接觸窗與儲存電極間容許 對準失誤空白區（Misalignment Margin)和位元線與儲存電 極接觸窗產生短路。 發明綜合說明 本發明提出一種DRAM記憶胞電容的製造方法，可 以於儲存電極形成自動對準儲存電極接觸窗，避免儲存電 極接觸窗與儲存電極對準失誤(Misalignment)。 本發明之另一目的爲提供一種製造具有高高寬比接觸 窗的DRAM記憶胞電容之方法，得以增加位元線與接觸 窗間容許對準失誤的空白區。 爲達上述和其他目的，本發明包括於半導體基底上預 先決定之區域上形成閘極結構，並且透過絕緣層保護閘極 結構，絕緣層例如爲氮化矽頂蓋層或氮化矽間隙壁。與儲 存電極和位元線相連之接觸銲墊形成於相鄰閘極結構間先 前決定之區域，沈積一層第一絕緣層，並於第一絕緣層中 形成位元線結構，於位元線接觸窗開口中和第一絕緣層上 沈積一層導電層，圖案化第一導電層以形成位元線結構， 於位元線結構上方形成一層平坦的第二絕緣層，於第二絕 緣層上方依序沈積一層第一材質層、一層第三絕緣層和一 層第二材質層。第一材質層和第二材質層分別與第二絕緣 層和第三絕緣層之間具有蝕刻選擇性，如果絕緣層爲氧化 層，則第一材質層與第二材質層可以由氮化矽層和多晶矽 層分別選擇出。第三絕緣層所沈積的厚度決定出電容之高 6 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閱讀背面之注f項再填寫本頁) 、tr 經濟部中央標準局貝工消费合作社印製 經濟部中央標準局属工消费合作社印裝 41 I9pif.doc/008 __B7_^ 五、發明説明（）） 度，例如爲〗〇〇〇〇埃〜π〇〇〇埃，第一材質層110之厚度大 約爲500埃，第二材質層1 14大約爲1500埃〜2000埃。 於第二材質層上方形成一層負型圖案化光阻（例如反 向圖案）以定義出儲存電極接觸窗和儲存電極，以反向圖 案化光阻爲罩幕，依序蝕刻第二材質層、第三絕緣層與第 一材質層，形成複數個第一開口，第一開口之形成方法爲 蝕刻彼此間具蝕刻選擇性的第二材質層與第三絕緣層，因 此可以防止開口過大的現象，去除圖案化光阻，再於半導 體基底上方形成一層厚度約300埃之第二導電層，再進行 非等向性回蝕，以於第一開口之側方形成間隙壁，間隙壁 可以防止位元線結構與後續所形成的第二開口（例如儲存 電極接觸窗）造成短路，第二絕緣層與第一絕緣層中所開 啓的儲存電極接觸窗是以間隙壁爲蝕刻罩幕，因此得以自 行對準第一開口中的間隙壁，於第一開口與第二開口中形 成一層第三導電層，進行平坦化製程或回蝕刻。以第一材 質層當蝕刻終止層，選擇性蝕刻第三絕緣層以形成儲存電 極，去除儲存電極間的第一材質層。相同地，儲存電極側 壁之間隙壁可用以增加電容之表面積。隨後，進行傳統製 程以完成電容和金屬內連線之製造。 本發明之優點即儲存電極接觸窗可以自行對準儲存電 極，因此得以在對準位元線的前提下，很容易得到小尺寸 的接觸窗。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 7 本紙張中國國家標涿（CNS ) Α4規格（ 210X297公釐) ' 一 (請先閲讀背面之注$項再填寫本頁)
經濟部中央梯準局貝工消费合作社印製 A7 41 I9pif.doc/〇08 B7 ___ 11 国1 _ " — — — ....----- 五、發明説明（0) 說明如下： 圖式之簡單說明： 第1A圖到第1G圖係繪示依照本發明〜較佳實施例 之一種沿位元線方向之DRAM記憶胞電容製造流程剖面 圖，以及 第2A圖到第2G圖係第1A圖到第1G圖所繪示依照 本發明一較佳實施例之一種沿字元線方向之DRAM記憶 胞電容製造流程剖面圖。 圖式之標記說明： 100 :基底 102:場氧化層 104a、104b、104c、104d :鬧極結構 105 :絕緣層 106a、106b :接觸銲墊 10 8 :第一絕緣層 108a :第一氧化層 109a、109b、109c、109d :位元線結構 110 :第一材質層 112 :第二絕緣層 1 14 :第二材質層 116 :光阻 1 Π :第一開口 1 1 8 :間隙壁 11 9 :第二開口 8 本紙張尺度適用中國Β家標準（CNS ) Α4规格（210X297公釐） II II---I - - (請先閱讀背面之注$項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印簟 41 I9pif.doc/008 _B7____ 五、發明説明（S ) 120 :第二導電層 122 :儲存電極 124 :間隙壁 實施例 爲達成本發明之目的，製造DRAM記憶胞電容之方 法如下所述，電晶體可以製造於DRAM目前所使用之金 氧半導體場效應電晶體(Field Effect Transistor)上，因此， 於此基礎下加以詳細描述，以瞭解本發明。 第1A圖到第1G圖係繪示依照本發明一較佳實施例 之一種沿位元線方向之DRAM記憶胞電容製造流程剖面 圖，第2A圖到第2G圖係第1A圖到第1G圖所繪示依照 本發明一較佳實施例之一種沿字元線方向之DRAM記憶 胞電容製造流程剖面圖。第2圖中如果數字標號與第1圖 相同，則表元件之功能與第1圖相同，不另加解釋。 請同時參考第1A圖與2A圖，於半導體基底100上 定義出主動區與非主動區，例如使用傳統之區域氧化法 (Local Oxidation of Silicon ; LOCOS)或溝渠隔離法（Trench Isolation)形成場氧化層102,於半導體基底100上先前決 定（Predetermined)出之區域上形成閘極結構（Gate Electrode Structure)104a、104b、104c、104d。與習知相同，閘極結 構104a、104b、104c、HMd和半導體基底100之間形成 有閘氧化層，並且透過絕緣層105保護閘極結構104a' 104b、104c、104d，絕緣層 1〇5 例如爲氮化矽（Silicon Nitride) 頂蓋層（Cap Layer)或氮化矽間隙壁（Sidewall Spacer)，與 9 本紙珉尺度適用>鬮國家標準（CNS > A4規格（210X297公釐1 ------------ - - (請先聞讀背面之注^^項再填寫本頁) -訂 A7 B7 41 !9pit.doc/008 五、發明説明（^) 儲存電極和位元線相連之接觸銲墊(Contact Pad)106a、106b 形成於相鄰閘極結構間先前決定之區域。 於上述所完成的結構上方形成一層平坦的第一絕緣層 108，如第2A所示，並於其中形成有位元線結構109a、 109b、109c、109d。槪括說明之，即在閘極結構104a' 104b、 l〇4c、UHd與接觸銲墊106a、106b上方形成一層第一氧 化層108a，於第一氧化層108a中開啓位元線接觸窗(未顯 示），於塡入一層導電層，圖案化導電層以形成位元線結 構109a〜109d，於位元線結構109a〜109d與第一氧化層108a 上方形成一層第二氧化層，並進行平坦化製程。 於第一絕緣層108上方依序沈積一層第一材質層 (Material Layer)110、一層第二絕緣層112和一層第二材 質層Π4，第一材質層110和第二材質層Π4分別與第一 絕緣層108和第二絕緣層112之間具有蝕刻選擇性，如果 第一絕緣層108與第二絕緣層112爲氧化層，則第一材質 層110與第二材質層114可以由氮化矽層和多晶矽層分別 選擇出。其中，第二絕緣層112所沈積的厚度決定出電容 之高度，例如爲10000埃〜11000埃，第一材質層110之厚 度大約爲500埃，第二材質層114大約爲1500埃〜2000埃。
於第一材質層1 1 4上方形成一層反向圖案化（Reverse Pattern)光阻116，用以定義出儲存電極接觸窗與儲存電 極，例如爲負光阻圖案（Negative-type Photoresist Pattern)， 以反向圖案化光阻116爲罩幕，依序蝕刻第二材質層114、 第二絕緣層丨12與第一材質層110,形成如第1B圖與第2B 本紙張尺度適用中國困家橾準（CNS ) A4規格（210X297公釐） (請先M'讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 經濟部中央標率局貝工清费合作社印襞 A7 41 I9pif doc/008 D<7 D / 五、發明説明（"）） 圖所示之複數個第一開口 Π7,第一開口 117之形成方法 爲蝕刻彼此間具蝕刻選擇性的第二材質層114與第二絕緣 層Π2，因此可以防止開口過大的現象。 隨後將述及於儲存電極導電層中形成與第一開口 117 相連之自行對準儲存電極接觸窗，請參考第1C圖〜第1D 圖和第2C圖〜第2D圖，使用氧氣電漿灰化（02-Plasma Ashing)去除反相圖案化光阻116，再於上述所完成的結構 上方形成一層厚度約300埃之第一導電層，再進行非等向 性回蝕，以於第一開口 117之側方（Lateral Edges)形成間 隙壁118，間隙壁118可以防止位元線結構109a~109d與 後續所形成的第二開口 119(例如儲存電極接觸窗）造成短 路。如第1D圖與第2D圖所示，第一絕緣層108中所開 啓的儲存電極接觸窗U9是以間隙壁118爲蝕刻罩幕，因 此得以自行對準第一開口 117中的間隙壁118，於第一開 口 117與第二開口 119中形成一層包含多晶矽之第二導電 層120，如第1E圖與第2E圖所示，以第二絕緣層112爲 終止層，進行平坦化製程或回蝕刻。 第1F圖到丨G圖和第2F圖到第2G圖所示爲儲存電 極的形成方法，請參考第1F和2F圖，蝕刻第二絕緣層112， 例如使用濕蝕刻，以暴露出第一材質層Π0，並形成儲存 電極122，因此，儲存電極接觸窗和儲存電極同時形成， 且兩者自行對準。然後，去除儲存電極122間的第一材質 層Π0，然而，如果第一材質層Π0是導電材質，例如多 晶矽，則必須於此步驟中再去除，如果不是導電材質，則 本紙張尺度適用中國國家標率（CNS ) A4规格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) 訂 y/ A7 B7 經濟部中央揉準扃貝工消费合作社印It 41 I9pif.doc/008 五、發明説明（万） 第一材質層110可以於後續之步驟去除，去除第一材質層 110之方法例如爲回蝕製程。 如第1G圖與第2G圖所示，爲了增加儲存電極n〇 的表面積，儲存電極1 10之側緣(Lateral Edge)形成有間隙 壁，於完成如第1F圖與第2F圖所示之結構後，於其上沈 積一層第三導電層，厚度大約爲300埃，再進行非等向性 回蝕刻，去除儲存電極122間的第一材質層110，形成間 隙壁124,間隙壁124於後續沈積介電層和平板電極（Plate Electrode)時，可以提升階梯覆蓋能力。 然後，進行傳統介電層' 平板電極和內連線之製作。 相同地，本發明之精神可以應用於接觸窗上方形成著 陸墊(Landing Pad)之製程。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家揉準（CNS ) Λ4規格（210X297公釐） (請先閲讀背面之注$項再填寫本頁)

Claims (1)

  1. 經濟部中央揉率局負工消費合作社印装 A8 B8 4 1 I l)pi Γ. doc/00 8 C8 D8 #、申請專利範圍 1. 一種DRAM記憶胞中位元線上方之電容的製造方 法，包括下列步驟： 形成一第一絕緣層於一半導體基底上，該半導體基底 具有複數個閘極結構，該些閘極結構之間具有複數個接觸 銲墊，其中該第一絕緣層具有複數個位元線結構； 於該第一絕緣層上方依序形成一第一材質層、一第二 絕緣層和一第二材質層； 於該第二材質層上方形成一反向圖案化光阻； 以該反相圖案化光阻爲罩幕，蝕刻該第二材質層、該 第二絕緣層與該第一材質層，形成複數個第一開口； 去除該反向圖案化光阻； 於該些第一開口之側方形成以一第一導電層爲材質之 複數個間隙壁，該些間隙壁與該第一絕緣層具蝕刻選擇 性； 蝕刻相鄰之該些間隙壁間的該第一絕緣層，形成自行 對準該些接觸銲墊之該些第二開口； 塡入一第二導電層於該些第一與該些第二開口； 進行.一平坦化製程，直到暴露出該第二絕緣層；以及 以該第一材質層爲蝕刻終點，蝕刻所暴露出之該第二 絕緣層」形成與該些接觸銲墊相連之複數個儲存電極。 2. 如申請專利範圍第1項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中該第一與該第二材質層 係由氮化矽層與多晶矽層所構成的族群選擇出。 3. 如申請專利範圍第1項所述之DRAM記億胞中位 (請先閲讀背面之注意事項再填寫本育) 、tT 本紙張尺度適用中國國家梂率（CNS ) A4規格（210X297公釐） A8 BE C8 D8 絕緣層之厚度約 I I^pir.doc/OOX 申請專利範圍 元線上方之電容的製造方法， 10000 埃到 1 1000 埃。 4.如申請專利範圍第1項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中該第一導電層之厚度約 300 埃。 5·如申請專利範圍第1項所述之dram記慎胞中位 元線上方之電容的製造方法，其中該平坦化製程爲化學機 械硏磨法或回触刻法。 6.如申請專利範圍第1項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中於蝕刻該第二絕緣層 後，更包括蝕刻該些儲存電極間所暴露出之該第一材質 層。 '7.如申請專利範圍第6項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中蝕刻所暴露出之該第一 材質層的方法爲非等向性蝕刻。 8. 如申請專利範圍第1項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中更包括，於該些儲存電 極和該第一材質層上沈積一第三導電層，再對該第三導電 層與該第一材質層進行非等向性回蝕刻，直到暴露出該些 儲存電極與該第一絕緣層之上表面，並於該些儲存電極之 側緣形成複數個具導電性之間隙壁。 9. 如申請專利範圍第8項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中該第三導電層之厚度約 300 埃。 14 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央搮率局貝工消费合作社印簟 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央揉率局貝工消费合作社印裝 A8 B8 4l'9pird>，C/<，08_D8 々、申請專利範圍 10.如申請專利範圍第8項所述之DRAM記憶胞中位 元線上方之電容的製造方法，其中該間隙壁係用以提高該 些儲存電極之表面積。 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） (請先閲讀背面之注$項再填寫本頁)
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