JP2501647B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意の記憶情報のランダムな入出力が可
能な半導体記憶装置及びその製造方法に関する。

〔従来の技術〕

近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚ましい普及によってその需要が急速に拡大して
おり、さらに機能として大規模な記憶容量を有し、かつ
高速動作の可能なものが要求される傾向にあり、これに
伴い、半導体記憶装置の高集積化及び高速応答性あるい
は高信頼性に関する様々な技術開発が進められている。

ところで、半導体記憶装置のうち記憶情報のランダム
な入出力が可能なものにDRAM（Dynamic Random Access
Memory）があり、通常DRAMは、多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイと、外部との入出力
に必要な周辺回路とにより構成されている 第６図は、一般のDRAMの構成を示すブロック図であ
り、同図において、DRAM1は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ２と、このメモリセル
アレイ２の単位記憶回路を構成するメモリセルの選択用
アドレス信号を外部から受けるためのロウアンドカラム
アドレスバッファ３と、そのアドレス信号を解読するこ
とによってメモリセルを指定するためのロウデコーダ４
及びカラムデータ５と、指定されたメモリセルに蓄積さ
れた信号を増幅して読み出すセンスリフレッシュアンプ
６と、データ入出力のためのデータインバッファ７及び
データアウトバッファ８と、クロック信号を発生するク
ロックジェネレータ９とを含んでいる。

そして、半導体チップ上で大きな面積を占めるメモリ
セルアレイ２は、単位記憶情報を蓄積するためのメモリ
セルがマトリックス状に複数個配列されて形成されてお
り、第７図はこのメモリセルアレイ２を構成するメモリ
セルの４ビット分の等価回路を示している。

第７図に示すメモリセルは、１ビットにつき１個のMO
SトランジスタＴと、これに接続された１個の容量素子
Ｃとからなり、いわゆる１トランジスタ１キャパシタ型
のメモリセルを示しており、この種のメモリセルは構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のDRAMに広く用いられてい
る。

ここで、第７図中のWLはワード線、BLはビット線であ
る。

また、DRAMのメモリセルはその情報電荷蓄積用のキャ
パシタの構造によっていくつかのタイプに分けることが
でき、その一例として特公昭60−2784号公報に記載され
たいわゆるスタックトタイプのメモリセルがあり、第８
図はこのスタックトセルの断面図である。

第８図において、10はｐ型半導体基板、11は素子分離
領域、12a,12bはソース，ドレイン用のn⁺拡散層、13は
ゲート電極、14は導電膜からなるキャパシタ用下部電
極、15はキャパシタ用誘電膜、16は導電膜からなるキャ
パシタ用上部電極、17は絶縁膜、18は導電膜であり、ワ
ード線としてのゲート電極13上及び素子分離領域11上に
まで延在した下部，上部電極14,16及びその間の誘電膜1
5によりキャパシタが構成されている。

〔発明が解決しようとする課題〕

従来のDRAMでは、高集積化に伴ってメモリセルサイズ
が縮小された場合、キャパシタ面積もそれに伴って縮小
されるが、記憶装置としてのDRAMの安定動作，信頼性は
保証される必要があり、高集積化されても１ビットのメ
モリセルに蓄え得る電荷量はほぼ一定に維持されなれば
ならない。

そこで従来、キャパシタの誘電膜を薄くするか、或い
はキャパシタの下部電極を厚くするなどの方法が採られ
ているが、前者は誘電膜の信頼性の劣化を招き、後者は
ゲート電極13上における下部電極14の段差を大きくな
り、下部電極14のエッチング加工が極めて困難になると
いう問題点があった。

この発明は、上記のような問題点を解決するためにな
されたもので、スタックトキャパシタセル等からなる半
導体記憶装置において、高集積化に伴ってキャパシタ面
積が縮小されても、パターン加工上の困難を伴うことな
く、しかも信頼性上支障のない程度に厚い誘電膜でも十
分なキャパシタ容量を確保できる半導体記憶装置及びそ
の製造方法を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置の製造方法の第１の態
様は、第１導電型の半導体基板に所定領域を囲むように
素子分離領域を形成する工程と、前記所定領域上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記所
定領域の前記基板表面の前記ゲート電極の両側に第２導
電型の第1,第２の不純物領域を形成する工程と、前記ゲ
ート電極の表面を被覆して電気的に絶縁するための保護
膜を形成する工程と、前記第１の不純物領域上から前記
保護膜上にかけて選択的にエッチングストッパを形成す
る工程と、前記基板上に前記第２の不純物領域に接触
し、かつ前記エッチングストッパ上に延在するように第
１の導電膜を形成する工程と、全上面に絶縁膜を形成す
る工程と、前記絶縁膜の表面を平坦化する工程と、前記
第１の導電膜上において前記絶縁膜に開口を形成する工
程と、前記開口内を含む全上面に第２の導電膜を形成す
る工程と、前記絶縁膜の上面上の前記第２の導電膜を除
去することにより、前記開口の側面に前記基板に対して
ほぼ垂直な前記第２の導電膜を残す工程と、前記絶縁膜
を除去し前記第１及び第２の導電膜により突出構造を有
する信号電荷蓄積用キャパシタの下部電極を形成する工
程と、前記下部電極の露出表面を被覆して前記キャパシ
タの誘電膜を形成する工程と、前記誘電膜を被覆して前
記キャパシタの上部電極を形成する工程とを含むことを
特徴としている。

この発明に係る半導体記憶装置の製造方法の第２の態
様は、第１導電型の半導体基板に所定領域を囲むように
素子分離領域を形成する工程と、前記所定領域上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記所
定領域の前記基板表面の前記ゲート電極の両側に第２導
電型の第1,第２の不純物領域を形成する工程と、前記ゲ
ート電極の表面を被覆して電気的に絶縁するための保護
膜を形成する工程と、前記第１の不純物領域上から前記
保護膜上にかけて選択的にエッチングストッパを形成す
る工程と、前記基板上に前記第２の不純物領域に接触
し、かつ前記エッチングストッパ上に延在するように第
１の導電膜を形成する工程と、全上面に絶縁膜を形成す
る工程と、前記第１の導電膜上において前記絶縁膜に開
口を形成する工程と、前記開口内を含む全上面に第２の
導電膜及びこれと同じエッチングレートを有する表面平
坦化層を順に積層する工程と、前記表面平坦化層及び前
記第２の導電膜を、前記絶縁膜の全上面が露出するまで
エッチングで除去することにより、前記開口の側面に前
記基板に対してほぼ垂直な前記第２の導電膜を残す工程
と、前記絶縁膜を除去し前記第１及び第２の導電膜によ
り突出構造を有する信号電荷蓄積用キャパシタの下部電
極を形成する工程と、前記下部電極の露出表面を被覆し
て前記キャパシタの誘電膜を形成する工程と、前記誘電
膜を被覆して前記キャパシタの上部電極を形成する工程
とを含むことを特徴としている。

この発明に係る半導体記憶装置は、第１導電型の半導
体基板に所定の領域を囲むように形成された素子分離領
域と、前記所定領域上にゲート絶縁膜を介して形成され
たゲート電極と、前記所定領域の前記基板表面の前記ゲ
ート電極の両側に形成された第２導電型の不純物領域
と、前記ゲート電極の表面を被覆して電気的に絶縁する
ための保護膜と、前記保護膜上に選択的に形成されたエ
ッチングストッパと、前記基板上に前記不純物領域に接
触して形成された、突出構造と前記エッチングストッパ
上に延在する構造とを有する信号電荷蓄積用キャパシタ
の下部電極と、前記下部電極の露出表面を被覆して形成
された前記キャパシタの誘電膜と、前記誘電膜を被覆し
て形成された前記キャパシタの上部電極とを備えるメモ
リセルを多数備え、前記メモリセルの各前記突出構造の
上端が前記半導体基板の表面と平行であることを特徴と
している。

〔作用〕

この発明に係る半導体記憶装置の製造方法の第１の態
様においては、第１の導電膜上及び半導体基板上に絶縁
膜を形成し、この絶縁膜の表面を平坦化したのち、突出
構造の下部電極を形成するため、下部電極の突出部分の
高さのばらつきが抑えられ、例えばメモリセルアレイの
ように多数のキャパシタを形成する場合に各キャパシタ
の容量の均一化が図れ、ゲート電極を被覆する保護膜上
にエッチングストッパを形成することにより、ゲート電
極の表面を被覆して電気的に絶縁するための保護膜がエ
ッチングされることを防ぐことが図れ、さらにエッチン
グストッパ上に下部電極が延在することにより、エッチ
ンクストッパと下部電極との間に隙間が生じることを防
ぐことで、その隙間を介して保護膜が露出することを防
ぎ、確実に保護膜がエッチングされることを防ぐことが
図れる。

この発明に係る半導体記憶装置の製造方法の第２の態
様においては、第２の導電膜及びこれと同じエッチング
レートを有する表面平坦化層を順に積層したのち、突出
構造の下部電極を形成するため、下部電極の突出部分の
高さのばらつきが抑えられ、例えばメモリセルアレイの
ように多数のキャパシタを形成する場合に各キャパシタ
の容量の均一化が図れ、ゲート電極を被覆する保護膜上
にエッチングストッパを形成することにより、ゲート電
極の表面を被覆して電気的に絶縁するための保護膜がエ
ッチングされることを防ぐことが図れ、さらにエッチン
グストッパ上に下部電極が延在することにより、エッチ
ングストッパと下部電極との間に隙間が生じることを防
ぐことで、その隙間を介して保護膜が露出することを防
ぎ、確実に保護膜がエッチングされることを防ぐことが
図れる。

この発明に係る半導体記憶装置においては、メモリセ
ルの各突出構造の上端が半導体基板の表面と平行である
ため、メモリセルアレイにおける多数のキャパシタの容
量が均一となり、さらに保護膜の表面とエッチングスト
ッパの端部とで構成される階段形状上に下部電極が延在
することにより、下部電極の表面積が大きくなり、キャ
パシタの容量が大きくなる。

〔実施例〕

第１図はこの発明の半導体記憶装置及びその製造方法
のスタックトタイプのメモリセルを有するDRAMに適用し
た場合の一実施例を示し、以下に各工程について説明す
る。

まず、第１図（ａ）に示すように、第１導電型の半導
体基板19の表面の所定領域に、例えばLOCOS法により厚
い素子分離領域としてのフィールド酸化膜20が形成され
たのち、基板19が熱酸化され、同図（ｂ）に示すよう
に、基板19のフィールド酸化膜20で囲まれた所定領域の
基板19の表面に酸化膜からなるゲート絶縁膜21が形成さ
れ、このゲート絶縁膜21及びフィールド酸化膜20の上に
減圧CVD法等により、例えばリンがドープされた多結晶
シリコン膜などからなる導電膜22が形成され、この導電
膜22上に減圧CVD法等により酸化膜などからなる絶縁膜2
3が堆積される。

そして、第１図（ｃ）に示すように、通常のフォトリ
ソグラフィ法及びドライエッチング法により、導電膜22
及び絶縁膜23の所定の部分以外が除去され、これによっ
てアクセストランジスタのゲート電極22a及びワード線2
2bが形成されたのち、同図（ｄ）に示すように、このゲ
ート電極22a,ワード線22b及びその上部の絶縁膜23a,23b
をマスクとして、イオン注入法により、基板19の表面に
比較的低濃度の第２導電型の不純物領域24a,24bが形成
される。

その後、第１図（ｅ）に示すように、減圧CVD法等に
より、酸化膜などからなる絶縁膜25が基板19上に及び絶
縁膜23a,23b上に形成され、同図（ｆ）に示すように、
異方性エッチンウ法により、絶縁膜25が選択的に除去さ
れ、ゲート電極22a,ワード線22bの上側にのみ、絶縁膜2
3a,23b及び25からなるゲート電極22a,ワード線22bの表
面を電気的に絶縁する保護膜である絶縁膜26a,26bが形
成されたのち、同図（ｇ）に示すように、ゲート電極22
a,ワード線22b及びその上側の絶縁膜26a,26bをマスクと
して、イオン注入法により基板19の表面に比較的高濃度
で深さの深い第２導電型の不純物領域27a,27bが形成さ
れ、いわゆるLDD（Lightly Doped Drain）構造が形成さ
れるが、このときアクセストランジスタＴのソース・ド
レイン構造は特にLDDである必要はなく、他の構造であ
ってもよい。

つぎに、第１図（ｈ）に示すように、減圧CVD法等に
より、例えば窒化膜などのエッチングストッパである絶
縁膜28が基板19上に堆積されたのち、フォトリソグラフ
ィ法及びエッチング法により、後述するキャパシタの下
部電極が接続される不純物量胃24b,27bの上側の絶縁膜2
8が選択的に除去されて不純物領域24b,27bに露出され、
同図（ｉ）に示すように、減圧CVD法等により、例えば
多結晶シリコンなどからなる第１の導電膜29が基板19上
及び絶縁膜28上に堆積された後、イオン注入法等によ
り、低抵抗化のために例えば砒素が第１の導電膜29に導
入され、フォトリソグラフィ法及びエッチング法によ
り、不純物領域24b,27b及び絶縁膜28上に延在した部分
以外の第１の導電膜29が選択的に除去される。

その後第１図（ｊ）に示すように、CVD法等により、
例えば酸化膜などからなる絶縁膜30が絶縁膜28及び第１
の導電膜29上に堆積され、絶縁膜30上に、平坦化のため
に絶縁膜30と同じエッチングレートのレジスト30′が塗
布され、エッチバックされて絶縁膜30が平坦化されたの
ち、同図（ｋ）に示すように、絶縁膜30の不純物領域24
b,27bの上側に断面四角形の開口31が形成される。

そして、第１図（ｌ）に示すように、減圧CVD法等に
より、例えば多結晶シリコンなどからなる第２導電膜32
が全面に堆積されたのち、同図（ｍ）に示すように、異
方性エッチング法により、絶縁膜30上の第２の導電膜32
が選択的に除去され、その結果開口31の側面にのみ第２
の導電膜32が残り、その後例えばウェットエッチング法
により絶縁膜30が除去され、第１及び第２の導電膜29,3
2により、キャパシタ下部電極33が形成され、低抵抗化
のために、下部電極33の第２の導電膜32にイオン注入法
等により例えば砒素が導入される。

このとき、絶縁膜30の除去により、下部電極33に基板
19に対してほぼ垂直な四角筒状の突出部33′が形成され
る。

つぎに、第１図（ｎ）に示すように、減圧CVD法等に
より窒化膜が全面に形成されたのち、酸素雰囲気中で熱
処理されて窒化膜の一部が酸化されてキャパシタ誘電膜
34が形成され、減圧CVD法等により、例えば多結晶シリ
コンなどの導電膜からなるキャパシタ上部電極35が全面
に堆積され、キャパシタＣが形成される。

その後、第１図（ｏ）に示すように、CVD法により、
例えば酸化膜などからなる層間絶縁用の絶縁膜36が全面
に堆積され、後述するビット線と、アクセストランジス
タＴの不純物領域24a,27aとを接続する部分における絶
縁膜36が、フォトリソグラフィ法とエッチング法により
選択的に除去されて開口部が形成されたのち、CVD法に
より、絶縁膜36に形成された開口部にのみ選択的にタン
グステン膜37が形成され開口部がタングステン膜37によ
りほぼ埋められ、その後スパッタ法により、例えばタン
グステンシリサイド膜からなる導電膜が全面に被着さ
れ、この導電膜がフォトリソグラフィ法及びエッチング
法により所定の形状にパターンニングされ、ビット線38
が形成され、タングステン膜37を介して、このビット線
38とアクセストランジスタＴの不純物領域24a,27aとが
接続される。

ところで、第２図は最終的に得られたDRAMのスタック
トタイプのメモリセルの平面的レイアウトを示す図であ
り、第２図中のＸ−Ｘ′における断面図が第１図
（（ｏ）に相当する。ここで、第２図中の細かいクロス
ハッチング部分が四角筒状の突出部33′である。

従って、キャパシタＣの下部電極33に突出部33′を形
成したため、下部電極33の突出部33′の内，外の側面を
キャパシタＣとして使用することができ、この突出部3
3′の高さを高くすることによって容易にキャパシタ面
積を増加することでき、メモリセルサイズが縮小された
場合であっても、十分なキャパシタ容量を確保すること
ができる。

さらに、絶縁膜30の表面を平坦化することによって、
下部電極33の突出部33′の高さのばらつきを抑えること
ができ、多数のメモリセルを形成する場合に、キャパシ
タ容量の均一化を図ることが可能になる。

また、第１図（ｋ）に示すように、キャパシタＣの下
部電極33となる第１の導電膜29の平面積に対し、絶縁膜
30に形成する開口31の平面積は小さいため、開口31の下
地の第１導電膜29に対する位置合わせ際に十分な余裕を
とることができ、開口31の形成を容易に行うことが可能
となる。

さらに、キャパシタＣの下部電極33を形成した状態で
は、突出部33′が露出しているので、イオン注入法によ
り、低抵抗化のためには不純物を突出部33′に容易に導
入することができる。

また、突出部33′の厚みを薄くしてその四角筒の内径
を大きくすれば、キャパシタの容量をより大きくするこ
とが可能になる。

また、第１図（ｍ）において、絶縁膜28が絶縁膜26a,
26b上に存在するため、絶縁膜30を除去する際に、絶縁
膜26a,26bがエッチングされることを防ぐことができ、
第１の導電膜29とゲート電極22aあるいはワード線22bと
の電気的接続を防止することができ、キャパシタＣの信
頼性の向上が図れ、さらに、第１の導電膜29が絶縁膜28
上に延在することにより、絶縁膜28と第１の導電膜29と
の間に隙間が生じることを防ぐことで、その隙間を介し
て絶縁膜26a,26bが露出することを防ぎ、絶縁膜26a,26b
がエッチングされることをより確実に防ぐことができ
る。

また、絶縁膜26a,26bの表面と絶縁膜28とで形成され
る階段形状上に第１の導電膜29を形成しているため、第
１の導電膜29の表面積を大きくすることができ、その分
キャパシタＣの容量が大きくなる。

つぎに、第３図は他の実施例の断面図であり、第１図
と相違するのは、第１図（ｌ）に示すように第２の導電
膜32を全面に堆積したのち、フォトリソグラフィ法及び
エッチング法により開口31の側壁以外に堆積した第２の
導電膜32を除去し、第１の導電膜29と残った第２の導電
膜32とにより、突出部39′を有するキャパシタＣ用の下
部電極39を形成したことであり、このように、フォトリ
ソグラフィ法及びエッチング法により第２の導電膜32を
除去して突出部39′を形成しても、第１図の場合と同等
の効果が得られる。

このとき、工程上突出部39′の上部には小さなひれ状
部が残るが、実用上特に問題はない。

また、第４図はさらに他の実施例の工程途中の断面図
であり、第１図と相違するのは、第１図（ａ）〜（ｉ）
に示す工程を経たのち、第４図（ａ）に示すように、CV
D法等により、例えば酸化膜などからなる絶縁膜40を全
面に形成し、この絶縁膜40を熱処理してその表面を熱に
より軟化し、同図（ｂ）に示すように、絶縁膜40の表面
を平坦化し、その後第１図（ｋ）〜（ｏ）に示す工程を
行うようにしたことである。

さらに、第５図はもう１つの他の実施例の工程途中の
断面図であり、第１図の相違するのは、第１図（ａ）〜
（ｉ）に示す工程を経たのち、第５図（ａ）に示すよう
に、CVD法等により、例えば酸化膜などからなる絶縁膜4
1を全面に形成し、絶縁膜41の不純物領域24b,27bの上側
に断面四角形の開口42を形成して開口42内に第１の導電
膜29を露出したのち、導図（ｂ）に示すように、減圧CV
D法等により絶縁膜41及び開口42内に多結晶シリコンな
どからなる第２の導電膜43を堆積し、この第２の導電膜
43の上にこれと同じエッチングレートのレジスト44を表
面平坦化層として塗布し、異方性又は等方性エッチング
を絶縁膜41の全上面が露出するまで施すことにより絶縁
膜41上の第２の導電膜43を除去したのち、残ったレジス
ト44をレジスト剥離液で取り除き、同図（ｃ）に示すよ
うに、開口42の側壁及び露出した第１の導電膜29上にの
み四角筒状に第２の導電膜43を残し、絶縁膜41を除去す
ることにより第1,第２の導電膜29,43からなり四角筒状
の突出部45′を有するキャパシタ下部電極45を形成し、
その後、同図（ｄ），（ｅ）に示すように、第１図
（ｎ），（ｏ）に示す工程と同様の工程により、キャパ
シタ誘電膜46,キャパシタ上部電極47を堆積してシャパ
シタＣ′を形成し、さらに層間絶縁膜用の絶縁膜48,タ
ングステン膜49及びビット線50を形成するようにしたこ
とである。

なお、上記各実施例では、選択CVD法によるタングス
テン膜37,49を形成したが、これに限るものではなく、
多結晶シリコン膜，金属シリサイド膜，金属膜,TiN膜，
あるいはこれらの膜を交互に重ねた複合膜を形成しても
よいのは勿論である。

また、ビット線38,50用の導電膜として、スパッタ法
により被着されたタングステンシリサイド膜を形成した
が、他の導電膜でもよく、多結晶シリコン膜，金属シリ
サイド膜，金属膜,TiN膜，あるいはこれらの膜を交互に
重ねた複合膜であってもよい。

さらに、上記各実施例では、ビット膜38,50がタング
ステン膜37,49を介してアクセストラジスタＴの不純物
領域24a,27aに接続されている場合について示したが、
ビット線38,50が直接不純物領域24a,27aに接続されてい
てもよいのは言うまでもない。

また、上記各実施例では、キャパシタＣの下部電極3
3,39,45の突出部33′,39′,45′の形状が四角筒状のも
の示したが、特にこの形状に限るものではなく、円筒状
や十字状などであてもよい。

さらに、上記各実施例では素子分離領域20の形成法と
して、厚い酸化膜を形成するLOCOS法を用いたが、他の
分離方法でもよく、後えばフィールドシールド分離法で
あってもこの発明を同様に実施することができる。

〔発明の効果〕

以上のように、請求項１記載の半導体記憶装置の製造
方法によれば、第１の導電膜上及び半導体基板上に絶縁
膜を形成し、この絶縁膜の表面を平坦化したのち、突出
構造の下部電極を形成するため、また、請求項２記載の
半導体記憶装置の製造方法によれば、第２の導電膜及び
これと同じエッチングレートを有する表面平坦化層を形
成したのち、突出構造の下部電極を形成するため、半導
体記憶装置の集積化のために素子形成領域の面積が縮小
された場合であっても、十分なキャパシタ容量を確保す
ることができるのは勿論のこと、下部電極の突出部の高
さのばらつきを抑えることができ、例えばメモリセルア
レイのように多数のキャパシタを形成する場合に各キャ
パシタの容量の均一化を図ることが可能となり、DRAM等
の製造において有利である。

また、請求項３記載の半導体記憶装置によれば、メモ
リセルの各突出構造の上端が半導体基板の表面と平行で
あるため、メモリセルアレイにおける多数のキャパシタ
の容量が均一となるという効果がある。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例の各工程の断面図、第２図は第１図の各工程により得
られた半導体記憶装置の平面図、第３図は他の実施例の
各工程により得られた半導体記憶装置の断面図、第４図
及び第５図はそれぞれ異なる他の実施例の各工程の断面
図、第６図は一般のDRAMのブロック図、第７図は第６図
の一部の結線図、第８図は第７図の一部の断面図であ
る。 図において、19は半導体基板、20はフィールド絶縁膜、
21はゲート絶縁膜、22aはゲート電極、24a,24b,27a,27b
は不純物領域、33,39,45は下部電極、34,46は誘電膜、3
5,47は上部電極、C,C′はキャパシタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板に所定領域を囲む
   ように素子分離領域を形成する工程と、 前記所定領域上にゲート絶縁膜を介してゲート電極を形
   成する工程と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
   第２導電型の第1,第２の不純物領域を形成する工程と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
   の保護膜を形成する工程と、 前記第１の不純物領域上から前記保護膜上にかけて選択
   的にエッチングストッパを形成する工程と、 前記基板上に前記第２の不純物領域に接触し、かつ前記
   エッチングストッパ上に延在するように第１の導電膜を
   形成する工程と、 全上面に絶縁膜を形成する工程と、 前記絶縁膜の表面を平坦化する工程と、 前記第１の導電膜上において前記絶縁膜に開口を形成す
   る工程と、 前記開口内を含む全上面に第２の導電膜を形成する工程
   と、 前記絶縁膜の上面上の前記第２の導電膜を除去すること
   により、前記開口の側面に前記基板に対してほぼ垂直な
   前記第２の導電膜を残す工程と、 前記絶縁膜を除去し前記第１及び第２の導電膜により突
   出構造を有する信号電荷蓄積用キャパシタの下部電極を
   形成する工程と、 前記下部電極の露出表面を被覆して前記キャパシタの誘
   電膜を形成する工程と、 前記誘電膜を被覆して前記キャパシタの上部電極を形成
   する工程とを含むことを特徴とする半導体記憶装置の製
   造方法。
2. 【請求項２】第１導電型の半導体基板に所定領域を囲む
   ように素子分離領域を形成する工程と、 前記所定領域上にゲート絶縁膜を介してゲート電極を形
   成する工程と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
   第２導電型の第1,第２の不純物領域を形成する工程と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
   の保護膜を形成する工程と、 前記第１の不純物領域上から前記保護膜上にかけて選択
   的にエッチングストッパを形成する工程と、 前記基板上に前記第２の不純物領域に接触し、かつ前記
   エッチングストッパ上に延在するように第１の導電膜を
   形成する工程と、 全上面に絶縁膜を形成する工程と、 前記第１の導電膜上において前記絶縁膜に開口を形成す
   る工程と、 前記開口内を含む全上面に第２の導電膜及びこれと同じ
   エッチングレートを有する表面平坦化層を順に積層する
   工程と、 前記表面平坦化層及び前記第２の導電膜を、前記絶縁膜
   の全上面が露出するまでエッチングで除去することによ
   り、前記開口の側面に前記基板に対してほぼ垂直な前記
   第２の導電膜を残す工程と、 前記絶縁膜を除去し前記第１及び第２の導電膜により突
   出構造を有する信号電荷蓄積用キャパシタの下部電極を
   形成する工程と、 前記下部電極の露出表面を被覆して前記キャパシタの誘
   電膜を形成する工程と、 前記誘電膜を被覆して前記キャパシタの上部電極を形成
   する工程とを含むことを特徴とする半導体記憶装置の製
   造方法。
3. 【請求項３】第１導電型の半導体基板に所定領域を囲む
   ように形成された素子分離領域をと、 前記所定領域上にゲート絶縁膜を介して形成されたゲー
   ト電極と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
   形成された第２導電型の不純物領域と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
   の保護膜と、 前記保護膜上に選択的に形成されたエッチングストッパ
   と、 前記基板上に前記不純物領域に接触して形成された、突
   出構造と前記エッチングストッパ上に延在する構造とを
   有する信号電荷蓄積用キャパシタの下部電極と、 前記下部電極の露出表面を被覆して形成された前記キャ
   パシタの誘電膜と、 前記誘電膜を被覆して形成された前記キャパシタの上部
   電極と、 を備えるメモリセルを多数備え、 前記メモリセルの各前記突出構造の上端が前記半導体基
   板の表面と平行であることを特徴とする半導体記憶装
   置。