TW201802814A - 用於邏輯/記憶體器件之裝置及方法 - Google Patents
用於邏輯/記憶體器件之裝置及方法Info
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Abstract
本發明提供用於邏輯/記憶體器件之裝置及方法。一種實例性裝置包括彼此毗鄰且耦合之複數個記憶體組件。一邏輯組件耦合至該複數個記憶體組件。至少一個記憶體組件包括一記憶體器件,該記憶體器件具有一記憶體胞元陣列及耦合至該陣列之感測電路。該感測電路包含一感測放大器及一運算組件。時序電路耦合至該陣列及該感測電路且經組態以控制該感測電路之操作之時序。該邏輯組件包括耦合至該時序電路之控制邏輯。該控制邏輯經組態以執行指令以致使該感測電路執行該等操作。
Description
本發明一般而言係關於半導體記憶體及方法,且更特定而言係關於用於邏輯/記憶體器件之裝置及方法。
記憶體器件通常作為內部半導體積體電路提供於電腦或其他運算系統中。存在諸多不同類型之記憶體,包含揮發性及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如,主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體在不被供電時可藉由存留所儲存資料而提供永久資料,且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM))、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM) (諸如自旋轉矩轉移隨機存取記憶體(STT RAM))以及其他。 運算系統通常包含若干個處理資源(例如,一或多個處理器),該等處理資源可擷取並執行指令且將經執行指令之結果儲存至一適合位置。舉例而言,一處理資源(例如,CPU)可包括可用於藉由對資料(例如,一或多個運算元)執行諸如AND、OR、NOT、NAND、NOR及XOR及反轉(例如,求反)邏輯運算之邏輯運算而執行指令之若干個功能單元,諸如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊。舉例而言,功能單元電路可用於經由若干個邏輯運算而對運算元執行算術運算,諸如加法、減法、乘法及/或除法。 可在將指令提供至功能單元電路以用於執行中涉及一運算系統中之若干個組件。舉例而言,該等指令可由一處理資源(諸如一控制器及/或主機處理器)執行。資料(例如,將對其執行指令之運算元)可儲存於可由功能單元電路存取之一記憶體陣列中。在功能單元電路開始對資料執行指令之前,可自記憶體陣列擷取指令及/或資料並對該等指令及/或資料進行定序及/或緩衝。此外,由於可在一個或多個時脈週期中透過功能單元電路執行不同類型之操作,因此亦可對指令及/或資料之中間結果進行定序及/或緩衝。用以在一或多個時脈循環中完成一操作之一序列可稱為一操作循環。經消耗以完成一操作循環之時間在一運算器件及/或系統之處理及運算效能以及電力消耗方面花費。 在諸多例項中,處理資源(例如,處理器及/或相關聯功能單元電路)可在記憶體陣列外部,且經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一組指令。可改良一記憶體中處理器(PIM)器件中之處理效能,其中可在一記憶體內部及/或附近(例如,直接在與記憶體陣列相同之一晶片上)實施一處理器。一PIM器件可藉由減少及/或消除外部通信而節省時間且亦可節約電力。
本發明包含用於邏輯/記憶體器件之裝置及方法。在一項實例性實施例中,對至一邏輯/記憶體器件之一或多個記憶體組件及一邏輯組件兩者執行邏輯運算之執行。 一實例性裝置包括彼此毗鄰且耦合之複數個記憶體組件。一邏輯組件耦合至複數個記憶體組件。至少一個記憶體組件包括一經分割部分,該經分割部分具有一記憶體胞元陣列及耦合至該陣列之感測電路。感測電路包含經組態以執行操作之一感測放大器及一運算組件。時序電路耦合至該陣列及感測電路以控制感測電路之操作之時序。邏輯組件包括耦合至時序電路之控制邏輯。控制邏輯經組態以執行指令以與感測電路一起執行操作。 邏輯組件可包括邏輯,該邏輯在若干個單獨邏輯/記憶體器件當中經分割(亦稱為「經分割邏輯」)且針對一給定邏輯/記憶體器件耦合至時序電路。一邏輯組件上之經分割邏輯至少包含控制邏輯,該控制邏輯經組態以執行指令以致使對一或多個記憶體組件執行操作。至少一個記憶體組件包含具有與一記憶體胞元陣列相關聯之感測電路之一部分。該陣列可為一動態隨機存取記憶體(DRAM)陣列且該等操作可包含邏輯AND、OR及/或XOR布林(Boolean)操作。時序電路及控制邏輯可在不同時脈域中且以不同時脈速度操作。時序電路與其他控制暫存器(例如,雙倍資料速率(DDR)暫存器)分離、用於控制陣列(例如,一DRAM陣列中)之讀取及寫入存取請求。 在某些實施例中,一邏輯/記憶體器件允許對於一記憶體庫(bank)或記憶體庫集合之輸入/輸出(I/O)通道及記憶體中處理(PIM)控制,從而允許邏輯經分割以在一記憶體(例如,動態隨機存取記憶體(DRAM))組件與一邏輯組件之間執行邏輯運算。穿矽通孔(TSV)可允許一邏輯層與一DRAM層之間的額外信令。穿矽通孔(TSV)如該術語在本文中所使用係意欲包含完全穿過或部分穿過矽及/或不同於矽之其他單個、複合及/或經摻雜基板材料形成之通孔。實施例並不如此受限制。在具有經增強信令之情況下,一PIM操作可在組件之間經分割,此可進一步促進與一邏輯組件之處理資源(例如,一嵌入式精簡指令集電腦(RISC)類型處理資源)及/或一邏輯組件中之記憶體控制器之整合。 在本發明之以下詳細說明中,參考形成本發明之一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例,且應理解,可利用其他實施例且可在不背離本發明之範疇之情況下做出程序、電及/或結構改變。如本文中所使用,諸如「N」及「M」等標誌符(特定來說關於圖式中之參考編號)指示可包含如此標記之若干個特定特徵。如本文中所使用,「若干個」一特定事物可係指此等事物中之一或多者(例如,若干個記憶體陣列可係指一或多個記憶體陣列)。「複數個」意欲係指此等事物中之一者以上。 本文中之各圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且其餘數字識別圖式中之一元件或組件之一編號慣例。可藉由使用類似數字來識別不同圖之間的類似元件或組件。舉例而言,206可指代圖2中之元件「06」,且可將圖6中之一類似元件指代為606。如將瞭解,可增加、交換及/或消除本文中之各項實施例中所展示之元件以便提供本發明之若干項額外實施例。另外,如將瞭解,各圖中所提供之元件之比例及相對標度意欲圖解說明本發明之特定實施例且不應視為具一限制意義。 圖1係呈包含耦合至一主機110之一具有記憶體中處理(PIM)能力之器件101之一項實例之一運算系統100之形式之一裝置的一方塊圖。具有PIM能力之器件101 (亦稱為「記憶體器件101」)可包含一控制器140。圖1提供為包含一當前具有PIM能力之器件101架構之一系統之一實例。如將結合圖3A至圖5B中所展示之實施例所闡述,結合圖1所論述之控制器140之功能中之一或多者可在複數個記憶體組件及一或多個邏輯組件之間經分割以形成不同邏輯/記憶體器件架構。 如圖1之實例中所展示,記憶體器件101可包含一記憶體陣列130、暫存器136、感測電路150及額外邏輯電路170。系統100可包含單獨積體電路或邏輯及記憶體兩者可在同一整合式器件上,與一系統單晶片(SoC)一樣。舉例而言,系統100可為一伺服器系統及/或一高效能運算(HPC)系統及/或其一部分。 為清晰起見,系統100已經簡化以集中於與本發明相關之特徵。舉例而言,記憶體陣列130可為一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括記憶體胞元,該等記憶體胞元配置成藉由存取線(其可在本文中稱為字線或選擇線)耦合之列及藉由感測線(其可在本文中稱為資料線或數位線)耦合之行。雖然在圖1中展示一單個陣列130,但實施例並不如此受限制。舉例而言,記憶體組件101可包含若干個陣列130 (例如,若干個DRAM胞元記憶體庫、NAND快閃胞元等)。 記憶體器件101包含用以鎖存經由一資料匯流排156 (例如,一I/O匯流排)、透過I/O電路144而提供之位址信號之位址電路142。可透過一帶外匯流排157自記憶體器件101上之控制器140將狀態及/或例外狀況資訊提供至一主機110及/或邏輯組件。位址信號係透過位址電路142而接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。可藉由使用感測電路150來感測資料線上之電壓及/或當前改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取並鎖存資料之一頁(例如,列)。I/O電路144可用於經由資料匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。可經由匯流排154將位址、控制及/或命令(例如,記憶體中處理(PIM)命令)接收至控制器140。 暫存器136可包含用以控制陣列130 (例如,DRAM陣列)及/或控制器140之操作之控制暫存器(例如,一DRAM中之雙倍資料速率(DDR)控制暫存器)。如此,暫存器136可耦合至I/O電路144及/或控制器140。在各種實施例中,暫存器136可為記憶體映射I/O暫存器136。記憶體映射I/O暫存器136可經映射至其中儲存微碼指令之記憶體中之複數個位置。 在各種實施例中,控制器140可解碼經由匯流排154自主機110接收之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在一或多項實施例中,控制器140之部分可為對32及/或64位元長度指令進行操作之一精簡指令集電腦(RISC)類型控制器。在各種實施例中,控制器140負責與用以執行邏輯布林運算(諸如AND、OR、XOR等)之感測電路150相關聯地執行來自主機110及/或邏輯組件之指令。此外,控制器140可控制一陣列(例如,記憶體陣列130)中之移位資料(例如,向右或向左)。另外,控制器140之部分可包含一狀態機、一定序器或某些其他類型之控制器,進一步結合圖2所闡述。 下文結合圖6至圖8進一步闡述感測電路150之實例及其操作。在各種實施例中,感測電路150可包括複數個感測放大器及複數個運算組件,該複數個運算組件可用作且在本文中稱為一累加器,並可用於執行邏輯運算(例如,對與互補資料線相關聯之資料)。 在各種實施例中,感測電路150可用於在不經由一感測線位址存取傳送資料之情況下(例如,在不激發一行解碼信號之情況下)使用作為輸入儲存於陣列130中之資料執行邏輯運算並將邏輯運算之結果往回儲存至陣列130。如此,各種運算函數可使用感測電路150且在感測電路150內執行,而非(或與其相關聯地)藉由感測電路外部之處理資源(例如,藉由與主機110相關聯之一處理器及/或其他處理電路,諸如位於記憶體器件101上(例如,位於控制器140上或別處)之ALU電路)執行。 在各種先前方法中,與一運算元相關聯之資料(舉例而言)將經由感測電路自記憶體經讀取且經由I/O線(例如,經由區域I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含若干個暫存器且將使用運算元執行運算函數,且經由I/O線將結果往回傳送至陣列。相比而言,在本發明之若干項實施例中,感測電路150經組態以在不啟用耦合至感測電路150之一I/O線(例如,一區域I/O線)之情況下對儲存於記憶體陣列130中之資料執行邏輯運算且將結果往回儲存至記憶體陣列130。感測電路150可與陣列130之記憶體胞元同間距地形成。額外周邊感測放大器、經擴展列位址(XRA)暫存器、快取記憶體及/或資料緩衝裝置(例如,額外邏輯電路170)可耦合至感測電路150且可用於儲存(例如,快取及/或緩衝)本文中所闡述之操作之結果。 因此,在各種實施例中,不需要在陣列130及感測電路150外部之電路執行運算函數,此乃因感測電路150可執行適當邏輯運算以在不使用一外部處理資源之情況下執行此等運算函數。因此,感測電路150可用於至少在某種程度上補充及/或替換此一外部處理資源(或至少此一外部處理資源之頻寬)。 然而,在若干項實施例中,除了由一外部處理資源(例如,在主機110上)執行邏輯運算之外,感測電路150亦可用於執行邏輯運算(例如,執行指令)。舉例而言,主機110及/或記憶體器件101上之感測電路150上之處理資源可限於僅執行特定邏輯運算及/或特定數目個邏輯運算。 啟用一I/O線可包含啟用(例如,接通)具有耦合至一解碼信號(例如,一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。然而,實施例並不限於啟用一I/O線。舉例而言,在若干項實施例中,感測電路(例如,150)可用於在不啟用陣列之行解碼線之情況下執行邏輯運算;然而,可啟用區域I/O線以便將一結果傳送至一適合位置(例如,傳送至一外部暫存器)而非往回傳送至陣列130。 圖2係一具有PIM能力之器件220 (諸如圖1中之記憶體器件101)之一項實例之一部分之更詳細的另一方塊圖。在圖2之實例中,一控制器240-1、…、240-7 (一般而言稱為控制器240)可與至具有PIM能力之器件220之每一記憶體庫221-1、…、221-7 (一般而言稱為221)相關聯。在圖2之實例中展示八個記憶體庫。然而,實施例並不限於此實例數目。控制器240可表示圖1中所展示之控制器140。每一記憶體庫可包含一或多個記憶體胞元陣列(未展示)。舉例而言,每一記憶體庫可包含一或多個陣列(諸如圖1中之陣列130)且可包含圖1中所展示之解碼器、其他電路及暫存器。在圖2中所展示之實例性具有PIM能力之器件220中,控制器240-1、…、240-7展示為具有控制邏輯231-1、…、231-7、定序器232-1、…、232-7及時序電路233-1、…、233-7作為一記憶體器件220之一或多個記憶體庫221上之一控制器240之部分。具有PIM能力之器件220可表示圖1中所展示之記憶體器件101之部分。 如圖2之實例中所展示,具有PIM能力之器件220可包含用以接收具有PIM能力之器件220處之資料、位址、控制信號及/或命令之一高速介面(HSI) 241。在各種實施例中,HSI 241可耦合至與具有PIM能力之器件220相關聯之一記憶體庫仲裁器245。HSI 241可經組態以自一主機(例如,如圖1中之110)接收命令及/或資料。如圖2之實例中所展示,記憶體庫仲裁器245可耦合至複數個記憶體庫221-1、…、221-7。 在圖2中所展示之實例中,控制邏輯231-1、…、231-7可呈一微編碼引擎之形式,該微編碼引擎負責提取並執行來自係每一記憶體庫221-1、…、221-7之部分之一記憶體胞元陣列(例如,如圖1中之陣列130之一陣列) (圖2中未詳述)的機器指令(例如,微碼指令)。定序器232-1、…、232-7亦可呈微編碼引擎之形式。另一選擇係,控制邏輯231-1、…、231-7可呈一極大指令字(VLIW)類型處理資源之形式且定序器232-1、…、232-7及時序電路233-1、…、233-7可呈狀態機及電晶體電路之形式。 控制邏輯231-1、…、231-7可將微碼指令解碼為由定序器232-1、…、232-7實施之函數呼叫(例如,微碼函數呼叫(uCODE))。微碼函數呼叫可為以下操作:定序器232-1、…、232-7接收並執行以致使PIM器件220使用感測電路(諸如圖1中之感測電路150)執行特定邏輯運算。時序電路233-1、…、233-7可提供時序以協調邏輯運算之執行且負責提供對陣列(諸如圖1中之陣列130)之無衝突存取。 如結合圖1所闡述,控制器240-1、…、240-7可經由在圖2中展示為255-1、…、255-7之控制線及資料路徑而耦合至與記憶體胞元陣列相關聯之感測電路150及/或額外邏輯電路170 (包含快取記憶體、緩衝器、感測放大器、經擴展列位址(XRA)鎖存器及/或暫存器)。如此,可使用在圖2中展示為255-1、…、255-7之資料I/O使圖1中所展示之感測電路150及邏輯170與記憶體胞元陣列130相關聯。控制器240-1、…、240-7可控制陣列之常規DRAM操作,諸如一讀取、寫入、複製及/或抹除操作等。然而,另外,由控制邏輯231-1、…、231-7擷取並執行之微碼指令及由定序器232-1、…、232-7接收並執行之微碼函數呼叫致使圖1中所展示之感測電路150執行比常規DRAM讀取及寫入操作複雜之額外邏輯運算,諸如加法、乘法或(作為一較特定實例)布林運算(諸如一AND、OR、XOR等)。因此,在此具有PIM能力之器件220實例中,對至PIM器件220之記憶體庫221-1、…、221-7執行微碼指令執行及邏輯運算。 如此,控制邏輯231-1、…、231-7、定序器232-1、…、232-7及時序電路233-1、…、233-7可操作以針對一DRAM陣列產生操作循環之序列。在具有PIM能力之器件220實例中,每一序列可經設計以執行操作(諸如一布林邏輯運算AND、OR、XOR等),該等操作一起達成一特定功能。舉例而言,操作序列可重複地執行一個一(1)位元加法之一邏輯運算以便計算一多位元總和。每一操作序列可被饋送至耦合至時序電路233-1、…、233-7之一先進/先出(FIFO)緩衝器中以提供與感測電路150及/或額外邏輯電路170 (其與記憶體胞元陣列130 (例如,圖1中所展示之DRAM陣列)相關聯)之時序協調。 在圖2中所展示之實例性具有PIM能力之器件220中,時序電路233-1、…、233-7提供時序且提供對來自四(4)個FIFO佇列之陣列之無衝突存取。在此實例中,一個FIFO佇列可支援陣列運算、一個FIFO佇列可用於指令提取、一個FIFO佇列用於微碼(例如,Ucode)指令提取且一個FIFO佇列用於DRAM I/O。控制邏輯231-1、…、231-7及定序器232-1、…、232-7兩者可產生狀態資訊,該狀態資訊經由一FIFO介面往迴路由至記憶體庫仲裁器245。記憶體庫仲裁器245可彙總此狀態資料且經由HSI 241將該狀態資料往回報告至一主機110。 圖3A及圖3B係根據本發明之若干項實施例之邏輯/記憶體器件305及307之方塊圖。邏輯/記憶體器件實施例305及307圖解說明在一記憶體組件301與一邏輯組件302之間經分割之邏輯(亦稱為「經分割邏輯」)。邏輯/記憶體器件實施例305及307可為如圖4中所展示之一3D邏輯/記憶體器件堆疊之一部分且可包含將記憶體組件301耦合至邏輯組件302之I/O通道355。 在某些實施例中,I/O通道可呈穿矽通孔(TSV)之形式。TSV可完全或部分穿過矽或者至組件之其他單個、複合及/或經摻雜基板材料形成。此TSV技術允許一邏輯組件302與一或多個記憶體組件301之間的額外信令。假定透過TSV之經增強信令,具有PIM能力之器件控制器(如在圖2中展示為240之控制器)操作可在一3D邏輯/記憶體器件堆疊之一邏輯組件302與記憶體組件301之間經分割。 在圖3A及圖3B之實例性實施例中,控制邏輯331 (表示結合圖2中之231所闡述之控制邏輯結構及功能)可位於邏輯組件302上以增強並促進與一分散式運算系統及/或系統單晶片(SoC)環境中之一或多個主機(諸如圖5A及圖5B中所論述之主機510)之處理資源之密切整合。 圖2提供一PIM器件220實例,其中控制器240闡述為具有三個部分;控制邏輯、定序器及時序電路。在彼實例中,時序電路233及定序器232闡述為相對小狀態機且控制邏輯231闡述為係一微編碼引擎。 圖3A圖解說明一實例性邏輯/記憶體器件305實施例,其中控制邏輯331及定序器332兩者位於邏輯/記憶體器件305之邏輯組件302上,但仍經由高速I/O通道355耦合至一或多個記憶體組件301。如上所述,控制邏輯331可呈一微編碼引擎(諸如一嵌入式精簡指令集電腦(RISC)類型控制器)之形式且定序器332可呈一狀態機之形式。 另一選擇係,控制邏輯331及定序器332兩者可呈微編碼引擎之形式。如本文中所使用,一引擎意欲包含硬體且可包含軟體及/或韌體,但至少包含硬體(例如,呈一特殊應用積體電路(ASIC)之形式之電路)。舉例而言,在當代記憶體中處理(PIM)器件中,可藉由一精簡指令集電腦(RISC)類型控制器、ASIC等而在PIM器件上使用及執行微碼。一RISC類型控制器係對一經減小位元長度指令(例如,一32或64位元長度指令)進行操作之一處理器族系中之一者。因此,如本文中所使用,對一具有PIM能力之器件上之微碼指令之提及意欲包含一32或64位元長度指令。然而,實施例可包含其他位元長度指令。 因此,在各種實施例中,由邏輯組件302執行具有PIM能力之邏輯/記憶體器件305及307之微碼指令之執行,該邏輯組件與如圖1中所展示之一主機110分離且亦與記憶體組件301分離。在圖3A及圖3B之實施例兩者中,時序電路333保持與記憶體組件301在一起。如本文中所使用,記憶體組件301上之時序電路333可稱為「第一經分割邏輯」。時序電路333可表示關於圖2中之具有PIM能力之器件220所闡述之時序電路233。在此等實施例中,控制邏輯331及定序器332可經組態以執行邏輯組件302上之特定開發之韌體,例如特定用途PIM微碼。 圖3B之實施例圖解說明本發明之一實施例,其中控制邏輯331位於邏輯/記憶體器件307之邏輯組件302上,但定序器332及時序電路333保持在記憶體組件301上。在其中定序器332及時序電路333兩者位於記憶體組件301上之圖3B之實施例中,定序器332及時序電路333可由於係位於記憶體組件301上而稱為「第一經分割邏輯」。控制邏輯331仍經由高速I/O通道355耦合至記憶體組件301。定序器332及時序電路333可表示如結合圖2所闡述之時序電路233及定序器232。 在圖3B之實例性實施例中,記憶體組件301上之時序電路333及定序器332兩者可係分別用以提供時序及控制命令定序之狀態機。因此,時序電路333及定序器332可為緊湊的,但負責提供對陣列(例如,DRAM陣列)及/或感測電路(諸如圖1中之陣列130及感測電路150)之無衝突存取以用於對一記憶體庫321執行之邏輯運算。定序器332及時序電路333與用於正常DRAM邏輯運算(諸如讀取、寫入、複製及/或移動DRAM陣列操作)中之控制暫存器136分離。 如圖3A及圖3B之實施例中所展示,邏輯/記憶體器件305及307之記憶體組件301可含有一或多個記憶體庫321。記憶體庫321可含有一記憶體胞元陣列330及耦合至該記憶體胞元陣列之感測電路350。陣列330及感測電路350可表示結合圖1所闡述之陣列130及感測電路150。結合圖6至圖8更詳細地闡述感測電路350之實施例。另外,在圖3A及圖3B之實施例中,邏輯/記憶體器件305及307之記憶體組件301可包含呈I/O緩衝器及/或擴展列位址(XRA)暫存器、列位址選通(RAS)邏輯等之形式之額外電路370。此額外邏輯電路370可表示圖1中所闡述之額外邏輯電路170。 如圖3A及圖3B之實例性實施例中所展示,邏輯組件302可包含用以跨越與一或多個記憶體庫321相關聯之陣列330提供路由之切換電路323。在某些實施例中,切換電路330可替換結合圖2所闡述之HSI 241之功能或執行該等功能中之至少某些功能。 在圖3A及圖3B之實例性實施例中,至少將控制邏輯331放置於邏輯/記憶體器件305及307之邏輯組件302上可藉由促進與一主機處理資源(諸如圖1中所展示之主機110及/或結合圖5A及圖5B所展示及闡述之主機器件510)之緊密整合而允許較高速度器件操作。如本文中所使用,邏輯組件302上之控制邏輯331可稱為「第二經分割邏輯」。在其中控制邏輯331及定序器332位於邏輯組件302上之圖3A之實施例中,控制邏輯及定序器332可由於係位於邏輯組件302上而統稱為「第二經分割邏輯」。在某些實施例中,可達成邏輯/記憶體器件305及307之邏輯組件302與一或多個記憶體組件301上之經協調快取。此外,利用現有快取記憶體一致性協定至單獨主機(諸如圖1中之主機110及/或圖5A及圖5B中所展示之主機器件)之經改良整合可作為控制邏輯331之部分密切地達成及/或利用切換電路323及I/O 355較鬆散地達成(例如,諸如與一用戶端一起存在於一具有對稱式多處理(SMP)能力之匯流排上)。 圖3A及圖3B中所展示之實例性實施例可促進對一或多個記憶體庫321之記憶體庫間及記憶體庫內兩者之直接記憶體存取(DMA)功能性。此外,邏輯/記憶體器件實施例305及307可允許利用PIM命令路由操作達成一較低延時。該較低延時可甚至利用記憶體組件301之時序電路333達成,該時序電路在不同於邏輯組件302上之控制邏輯331之一時脈域之一時脈域中及/或以不同於該控制邏輯之時脈速度之一時脈速度操作。 根據圖3A及圖3B之實例性實施例,邏輯組件302可包含仲裁電路339。仲裁電路經組態以應用一排程原則,該排程原則在由切換電路323及/或控制邏輯331於邏輯組件302處接收之供陣列300使用之正常DRAM請求與PIM請求(例如,PIM命令)之間排列優先順序。在圖3A之實施例中,仲裁電路339可與控制邏輯331及定序器332一起形成為一積體電路以共同地形成邏輯/記憶體器件305之邏輯組件302上之邏輯325。在此實例中,邏輯325可表示圖5A之實施例中所展示及闡述之一邏輯/記憶體器件520之邏輯組件502上之經分割邏輯525。在圖3B之實施例中,仲裁電路339可與控制邏輯331一起形成為一積體電路以共同地形成邏輯/記憶體器件307之邏輯組件302上之邏輯325。在此實例中,邏輯325可表示圖5B之實施例中所展示及闡述之一邏輯/記憶體器件520之邏輯組件502上之經分割邏輯525。 由仲裁電路實施之排程原則可為根據所有規則集合、某些規則集合或不根據任何規則集合,該規則集合用於在於一邏輯組件302處接收之供一記憶體組件301上之一記憶體庫321之一陣列330及/或感測電路350使用之DRAM請求與PIM請求之間排列優先順序。舉例而言,一個原則可允許在邏輯組件302處接收之一DRAM請求總是中止(例如,停止或暫停)與一較早PIM請求相關聯之一PIM命令操作。根據另一實例性原則,仲裁電路339可經組態以偵測在於邏輯組件302處接收到一PIM請求之後是否在一特定時間窗內(例如,在特定數目個封包訊框、時脈循環等內)於邏輯組件302處接收到臨限數目或類型之DRAM請求。在此一實例性原則中,若在特定時間窗內於邏輯組件302處接收到臨限數目或類型之DRAM請求,則仲裁電路339可經組態以停止或製止與一較早PIM請求相關聯之PIM命令請求執行直至在執行於邏輯組件302處稍後接收之DRAM請求之後為止。另一選擇係,在另一實例性原則中,仲裁電路339可經組態以對在邏輯組件302處接收之特定或所有PIM請求賦予優先權以使其優先於在邏輯組件302處接收之特定或所有DRAM請求。實施例並不限於此等實例。 此外,本文中所闡述之裝置及方法提供不約束於與記憶體陣列(例如,DRAM陣列)相關聯之正常控制暫存器(例如,雙倍資料速率(DDR)時序控制暫存器)之控制之實施例。而是,記憶體組件301中之時序電路333經組態以用於與在圖1中展示為136之正常控制暫存器分離之具有PIM能力之邏輯/記憶體器件305及307上之邏輯運算。另外,如圖3A及圖3B之實例性實施例中所展示,控制邏輯331及定序器332可以不同方式位於邏輯組件302與記憶體組件301之間以達成可執行結合圖6至圖8更詳細地闡述之邏輯運算之具有PIM能力之邏輯/記憶體器件305及307。 在維持快取記憶體一致性之情形中圖解說明一個實例,該實例以其中以不同方式在一記憶體組件與一邏輯組件之間經分割之邏輯可有利地促進及/或增強與一或多個單獨主機處理資源之整合之方式擴展。舉例而言,在至少一項實施例中,經分割邏輯325可維持邏輯組件302與記憶體組件301之間的快取記憶體一致性。在此實例中,經分割邏輯325可經組態以建立一區塊選擇作為至一快取線之後設資料且建立一子列選擇作為至快取線之後設資料。經分割邏輯325可呈硬體、軟體及/或韌體之形式,但至少係呈用以執行指令及/或執行邏輯運算之電路之形式之硬體。在此實例中,經分割邏輯325經組態以建立並使用區塊選擇後設資料以達成與一快取線(其與一單獨主機相關聯)之一偏移。經分割邏輯325進一步經組態以建立並使用子列選擇以達成至由一單獨主機使用之集合相聯快取記憶體之多個集合。在至少一項實施例中,區塊選擇可提供與一動態隨機存取記憶體(DRAM)中之一頁之一偏移。另外,在某些實施例中,耦合至記憶體組件301之邏輯組件302之經分割邏輯325可經組態以在接收到一位元向量操作指令之後產生至一快取記憶體之一成批(bulk)無效化命令。 具有PIM能力之器件操作可使用基於位元向量之操作。如本文中所使用,術語「位元向量」意欲意指一位元向量記憶體器件(例如,PIM器件)上之實體上連續數目個位元,無論是在一記憶體胞元陣列之列(例如,水平定向)中還是在行(例如,垂直定向)中實體上連續。因此,如本文中所使用,一「位元向量操作」意欲意指對係(例如)由一PIM器件使用之虛擬位址空間之一連續部分(亦稱為「組塊(chunk)」)之一位元向量執行之一操作。舉例而言,虛擬位址空間之一組塊可具有256個位元之一位元長度。一組塊可或可不與虛擬位址空間中之其他組塊實體上連續。如本文中所使用,術語「成批」意欲意指對多個位置(例如,多個快取線)中之資訊進行定址及操作而不必單獨將指令定址並傳遞至多個位置中之每一者之一能力。 在先前基於主機之快取記憶體架構方法(無論是全相聯、集合相聯還是直接映射)中,快取記憶體架構使用由與一主機相關聯之一處理器產生之一位址之部分來定位一區塊在快取記憶體中之放置且可具有闡述快取記憶體區塊之狀態之某些後設資料(例如,有效及已變更位元)。此乃因處理資源應具有相同記憶體視角。因此,一基於快取記憶體之記憶體系統將使用某一形式之快取記憶體一致性協定(例如,一MESI (修改、獨佔、共用、無效)或基於目錄之快取記憶體一致性協定)來維持對處理資源之間的快取記憶體系統中之準確資料之存取。 在先前基於主機之方法中,可構造一末級快取記憶體架構以供與一3D整合式記憶體一起之既定使用,其中標籤及後設資料在SRAM中儲存於晶片上且區塊資料儲存於快速存取DRAM中。在此一架構中,使用晶片上SRAM標籤而發生匹配且藉由相對快封裝上DRAM (與一封裝外解決方案相比)而加速記憶體存取。 在具有PIM能力之器件中,在一處理資源上執行之微碼指令可想要存取具有PIM能力之器件之一陣列以執行一基於位元向量之操作。與一主機相關聯之一處理資源可僅知曉供在維持主機上之快取記憶體一致性中使用之主機之快取線位元長度。然而,如所述,一具有PIM能力之器件中之一基於位元向量之操作可對一極其不同位元長度之位元向量進行操作。用於執行一基於位元向量之操作及維持軟體中之快取記憶體一致性之一典型使用型式可涉及對一整個快取記憶體之昂貴清空或將特定頁標記為「不可快取的」。使一具有PIM能力之器件快取記憶體一致性協定為等效於一主機之層級之一層級所知曉將在硬體及軟體器件空間使用及設計開發時間方面係昂貴且複雜的。此外,即使針對一特定主機平台之一快取記憶體一致性協定完成此,具有PIM能力之器件亦將不知曉使用不同快取記憶體一致性協定之不同平台之主機之快取記憶體一致性協定。 相比而言,根據諸如圖3A及圖3B中所闡述之各種實施例,經分割邏輯325可包含硬體(例如,呈一特殊應用積體電路(ASIC)之形式),該硬體經組態以且可對呈韌體之形式之較緊湊設計之微碼指令(例如,儲存於陣列330中且由控制邏輯331執行之32或64位元微碼指令)進行操作。根據實施例,經分割邏輯325可包含與控制邏輯331相關聯之一無效化引擎(未展示)。以此方式,控制邏輯331可針對與使用特定設計之韌體之一主機之快取記憶體相關聯之一特定快取記憶體一致性協定經組態而以硬體及軟體(其完全複製一主機快取記憶體一致性協定)所需之一顯著較低成本來實施特定PIM操作。因此,在某些實施例中,經分割邏輯325中之控制邏輯331可經組態以辨識上文所闡述區塊選擇及子列選擇後設資料且使用彼後設資料來提供一運算啟用之快取記憶體。 舉例而言,在邏輯/記憶體器件實施例305及307中,記憶體組件301上之記憶體庫321可具有耦合至邏輯組件302之控制邏輯331之獨立I/O路徑(例如,TSV)且可由邏輯組件302上之經分割邏輯325明確控制。以此方式,一邏輯組件302上之快取記憶體區塊可自邏輯組件302中之一SRAM移動至記憶體組件301上之一記憶體庫321中之一DRAM陣列中。快取記憶體區塊之放置可使用由邏輯組件302上之經分割邏輯325之控制邏輯331建立並加至主機快取線之後設資料資料結構來控制。 在至少一項實施例中,由邏輯組件302上之控制邏輯331建立之區塊選擇及子列選擇後設資料資料結構可為邏輯/記憶體器件實施例305及307內部(例如,儲存並維持於邏輯組件302與記憶體組件301之間且並不作為至一主機(例如,圖1中之主機110)上之處理資源之一位址之部分而被儲存、維持或追蹤)之資料結構。再次,邏輯組件302上之經分割邏輯325上之控制邏輯331至少係經組態以執行微碼指令之硬體。以此方式,控制邏輯331可經組態以視需要改變區塊選擇及子列選擇,且經組態以重新定位對一主機之處理資源透明之快取記憶體區塊資料。然而,另一選擇係,控制邏輯325可另外經組態以利用一單獨主機之處理資源儲存並維持區塊選擇及子列選擇後設資料結構之一複本。實施例並不限於本文中所給出之實例。 圖4圖解說明具有進一步耦合至一邏輯組件402之複數個毗鄰且耦合之記憶體組件401-1、401-2、…、401-N (統稱為401)之一系統單晶片(SoC) 400之一實例。根據各種實施例,複數個毗鄰且耦合之記憶體組件401-1、…、401-N可呈形成為一晶片上之積體電路之複數個個別記憶體晶粒及/或不同記憶體層之形式。複數個記憶體組件401可進一步分割成複數個記憶體組件401之不同部分421,例如分割成每一記憶體組件401上之單獨且不同動態隨機存取記憶體(DRAM)庫。 類似地,邏輯組件402可呈形成為一晶片上之積體電路之一個別邏輯晶粒及/或不同邏輯層之形式。在此實例中,SoC 400藉由堆疊複數個記憶體組件401且使至少一個記憶體組件401-1、…、401-N與一邏輯組件402互連以共同地形成一邏輯/記憶體器件420而提供三維(3D)。複數個記憶體組件401-1、…、401-N可使用I/O路徑(例如,穿矽通孔(TSV) (未展示))來耦合至邏輯組件402。可使用TSV (完全或部分穿過矽或者其他單個、複合及/或經摻雜基板材料)來使組件互連之方式係眾所習知的。 如本文中所使用,一裝置意欲意指可經耦合以達成一特定功能之一或多個組件、器件及/或系統。如本文中所使用,一系統意欲意指耦合在一起(無論是以有線還是無線方式)以形成一較大網路(例如,如在一分散式運算網路中)之器件之一集合。如本文中所使用,一組件意欲意指一晶粒、基板、層及/或積體電路。如本文中所使用,一器件可形成於組件內或該等組件當中。因此,如本文中所使用,一「器件」(諸如一記憶體器件)可完全在一記憶體組件內。然而,另外,一器件(諸如一邏輯/記憶體器件)意欲意指邏輯組件與記憶體組件之某一組合。根據實施例,一記憶體器件、邏輯器件及/或邏輯/記憶體器件全部包含能夠執行一邏輯運算之器件,例如能夠執行一布林邏輯運算之一裝置。 TSV製造技術達成多個晶粒層之互連,以便構造三維晶粒。使多個晶粒層互連之此能力准許用記憶體儲存層與一或多個邏輯層之一組合來建造一記憶體器件。以此方式,該器件在一單個電子器件封裝中提供實體記憶體儲存及邏輯記憶體交易處理。圖4中所展示之配置將圖解說明一實例性組態。然而,本文中所闡述之實施例並不限於此實例及/或一特定晶粒/層配置。 圖4中所展示之SoC 400實例可提供具有每器件320 GB/s之可用頻寬容量之一極緊湊且電力高效封裝。所圖解說明SoC 400可經由一階層式及平行設計方法而能夠具有高頻寬。一器件階層可跨越邏輯組件及記憶體組件而發生且硬體平行性可跨越一給定組件而以一平坦方式發生。 在圖4之實例中,SoC 400之複數個記憶體組件401-1、…、401-N與一或多個邏輯組件402之間的邏輯及記憶體資源之一組合及/或組織可稱為一邏輯/記憶體器件420。穿矽通孔(TSV)可針對每一邏輯/記憶體器件420使記憶體組件401-1、…、401-N中之每一者與一或多個邏輯組件402 (例如,晶粒及/或層)互連。在圖4之圖解說明中,SoC 400展示為組織成十六(16)個邏輯/記憶體器件420,其中每一器件與邏輯組件402之至少一部分及複數個記憶體組件401-1、…、401-N中之一或多者之一部分相關聯。然而,實施例並不限於此實例。實施例可包含不同於圖4中所闡述及圖解說明之幾何及/或數字組態之幾何及/或數字組態。 圖5A係以二維圖解說明圖4中所展示之SoC 400之一象限509之一實施例的一方塊圖。圖5B係以二維圖解說明圖4中所展示之SoC 400之一象限511之另一實施例的一方塊圖。在此等實例性圖解說明中,展示四個邏輯/記憶體器件520-1、…、520-M (每一邏輯/記憶體器件一般而言稱為520),其中每一邏輯/記憶體器件520包含複數個毗鄰且耦合之記憶體組件501-1、…、501-N之一經分割部分521-1、…、521-N (例如,特定記憶體庫)及一或多個邏輯組件502之至少一經分割部分525-1 (例如,特定邏輯)。如所展示,至少一個邏輯組件502毗鄰於並耦合至複數個記憶體組件501-1、…、501-N。 根據各種實施例,可相對於一邏輯/記憶體器件520而分割一邏輯組件502之至少一部分。舉例而言,每一邏輯/記憶體器件520可包含係相對於一特定邏輯/記憶體器件520-1、…、520-M之邏輯組件502之一經分割部分之單獨邏輯525-1、…、525-M (相對於邏輯組件502上之位置而亦稱為「經分割邏輯」或「第二經分割邏輯」)。如圖5A之實施例中所展示,每一經分割邏輯525-1、…、525-M (一般而言稱為525)包含控制邏輯531及定序器532以形成一具有PIM能力之邏輯/記憶體器件520,其中時序電路533在複數個記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N中。控制邏輯531及定序器532可表示圖2、圖3A及圖3B中所展示之控制邏輯231/331及定序器232/332。時序電路533展示為與可用於複數個記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N之正常控制暫存器及時序電路536 (例如,DDR控制暫存器及時序電路)分離且不同。時序電路533可表示圖2、圖3A及圖3B中所展示之時序電路233/333且正常控制暫存器及時序電路536可表示圖1中所展示之暫存器136。 根據各種實施例,經分割邏輯525可管理一邏輯/記憶體器件520之記憶體參考操作。舉例而言,經分割邏輯525可提供對複數個記憶體組件501-1、…、501-N之一或多個經分割部分521-1、…、521-M (例如,特定記憶體庫)之存取。複數個記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N可准許記憶體交易不僅跨越一目標邏輯/記憶體器件520-1內之記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N平行地存在且亦跨越邏輯/記憶體器件520-1、…、520-M平行地存在。 一邏輯組件502之經分割邏輯525-1、…、525-M可呈控制邏輯、狀態機等之形式。經分割邏輯525-1、…、525-M可呈用以實施本文中所闡述之功能之硬體及韌體之形式。 在圖5A及圖5B之實施例中,一邏輯組件502之經分割邏輯525-1、…、525-M至少包含控制邏輯531 (在圖3A及圖3B中展示為331)。在圖5A之實施例中,每一邏輯/記憶體器件520之一定序器532 (在圖3A中展示為332)亦包含於邏輯組件502上以形成一具有記憶體中處理(PIM)能力之邏輯/記憶體器件520。然而,在圖5B之實施例中,每一邏輯/記憶體器件520之一定序器532 (在圖3B中展示為332)設置於複數個記憶體組件501-1、…、501-N之每一部分521-1、…、521-N上以形成一具有PIM能力之邏輯/記憶體器件520。如結合圖3A及圖3B所闡述,控制邏輯531可呈可執行微碼指令之一微編碼引擎之形式。如本文中所使用,一引擎意欲意指硬體及/或軟體,但至少係呈電晶體電路及/或一特殊應用積體電路(ASIC)之形式之硬體。在某些實施例中,定序器532亦可呈一微編碼引擎之形式。 如圖5A及圖5B之實例性實施例中所展示,邏輯組件502可包含至邏輯/記憶體器件520之外部輸入/輸出(I/O)鏈路存取(例如,鏈路529-1、…、529-4)以及內部切換電路523。外部I/O鏈路(例如,鏈路529-1、…、529-4 (一般而言稱為529))可由四個、八個或更多邏輯鏈路提供。在圖5中之實例中,四個鏈路529-1、…、529-4 (鏈路0、鏈路1、鏈路2及鏈路3)展示為耦合至切換電路523。切換電路523可將複數個邏輯/記憶體器件520當中之交易引導至(例如)與複數個記憶體組件501-1、…、501-N之部分521-1、…、521-N相關聯之經分割邏輯525-1、…、525-M。 鏈路529可支援用以將邏輯/記憶體器件520耦合至主機510或其他網路器件兩者之能力。此耦合可在不擾動本體鏈路結構及經封包化交易協定之情況下促進具有比一單個邏輯/記憶體器件520大之容量之記憶體子系統之構造。鏈路529可以眾多拓撲經組態為主機器件鏈路或直通鏈路。在實例中,基於實例性四鏈路組態之四個可能器件拓撲可以一網路拓撲經組態。此四個可能器件拓撲包含網格、環面體及/或縱橫式(crossbar)拓撲。將多個邏輯/記憶體器件520鏈結在一起可增加可用於一主機510之一總記憶體容量。 在圖5A及圖5B之實例性實施例中,一器件520之邏輯組件502之經分割邏輯525可針對每一獨立器件520包含直插式記憶體模組(DIMM)控制邏輯531。在圖5A及圖5B之實例性實施例中,展示四個經分割邏輯集合(例如,525-1、…、525-M),每一經分割邏輯集合與一特定器件520相關聯。每一經分割邏輯525-1、…、525-M可與一鏈路529-1、…、529-4鬆散地相關聯。以此方式,一或多個主機510可具有藉由將請求封包邏輯上發送至實體上最接近於一特定器件520之相關聯經分割邏輯525之鏈路529而使穿過邏輯組件502之頻寬延時最小化之能力。 在一或多項實施例中,可將一目標器件520內之複數個記憶體組件501-1、…、501-N之經分割部分521-1、521-2、…、521-N (一般而言稱為521)分解成動態隨機存取記憶體(DRAM)之記憶體庫。在此實例中,透過堆疊式記憶體組件501-1、…、501-N之存取可存取一特定記憶體庫,例如DRAM庫。在其中記憶體組件501-1、…、501-N係單獨晶粒及/或不同記憶體層之一實例性實施例中,較低記憶體庫(例如,521-1)可組態於較低晶粒及/或層(例如,501-1)中,而較高記憶體庫(例如,521-2、…、521-N)可組態於較高晶粒及/或層(例如,501-2、…、501-N)中。一DRAM庫可使用具有16 K行及512列之列及行來組織。因此,在圖5A及圖5B之實例性實施例中,經分割邏輯525-1、…、525-M可將DRAM組織成各自定址16位元組之一兆位(1Mb)區塊。可針對每一行提取而以32位元組執行去往復數個記憶體組件501-1、…、501-N之一經分割部分521-1、…、521-N之讀取或寫入請求。 在此實例中,包含與一給定邏輯/記憶體器件520之複數個記憶體庫521-1、…、521-N相關聯之控制邏輯531之經分割邏輯525可解碼自一主機510接收之信號。根據各種實施例,此等信號可包含用於控制DRAM庫操作(包含利用至一具有PIM能力之DRAM庫之記憶體陣列及/或感測電路而執行之傳統資料讀取、資料寫入及資料抹除操作以及邏輯布林AND、OR、XOR等運算)之晶片啟用信號、寫入啟用信號、除錯指示信號及位址鎖存信號。因此,經分割邏輯525可負責執行來自一具有PIM能力之邏輯/記憶體器件520之一主機510之指令。 在圖5A之實施例中,邏輯組件502之經分割邏輯525包含控制邏輯531及一定序器532且複數個記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N包含與用以執行邏輯運算之一具有PIM能力之邏輯/記憶體器件520相關聯、與傳統DDR控制暫存器536分離之時序電路533。 在圖5B之實施例中,邏輯組件502之經分割邏輯525包含控制邏輯531且複數個記憶體組件501-1、…、501-N之經分割部分521-1、…、521-N包含與用以執行邏輯運算之一具有PIM能力之邏輯/記憶體器件520相關聯、與傳統DDR控制暫存器536分離之一定序器532及時序電路533。 根據各種實施例,且如圖6至圖8之實例中所更詳細地闡述,圖3A至圖5B中所闡述之邏輯/記憶體器件可經組態以執行PIM命令以控制包含運算組件(在圖6中展示為631且在圖7中展示為731)之感測電路,以實施諸如AND、OR、NOT、NAND、NOR及XOR邏輯功能之邏輯功能。另外,圖3A至圖5B中所闡述之邏輯/記憶體器件可經組態以控制感測電路執行非布林邏輯運算(包含複製、比較及抹除操作)作為執行DRAM請求之部分。因此,至結合圖2所闡述之一具有PIM能力之器件之控制器240的一或多個邏輯功能可在至一邏輯/記憶體器件之複數個記憶體組件與一或多個邏輯組件之間經分割。 圖6係圖解說明根據本發明之若干項實施例之感測電路650之一示意圖。感測電路650可表示圖1中所展示之感測電路150。在圖6中,一記憶體胞元包括一儲存元件(例如,電容器)及一存取器件(例如,電晶體)。舉例而言,一第一記憶體胞元包括電晶體602-1及電容器603-1,且一第二記憶體胞元包括電晶體602-2及電容器603-2等。在此實例中,記憶體陣列630係1T1C (一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中,記憶體胞元可為破壞性讀取記憶體胞元(例如,讀取儲存於胞元中之資料會破壞資料,使得原本儲存於胞元中之資料在被讀取之後再新)。 記憶體陣列630之胞元客配置成由字線604-X (列X)、604-Y (列Y)等耦合之列以及由互補感測線對(例如,資料線DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_)耦合之行。對應於每一對互補感測線之個別感測線亦可分別稱為資料線605-1 (D)及605-2 (D_)。雖然圖6中展示僅一對互補資料線,但本發明之實施例並不如此受限制,且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如,4,096個、8,192個、16,384個資料線等)。 記憶體胞元可耦合至不同資料線及/或字線。舉例而言,一電晶體602-1之一第一源極/汲極區域可耦合至資料線605-1 (D),電晶體602-1之一第二源極/汲極區域可耦合至電容器603-1,且一電晶體602-1之一閘極可耦合至字線604-Y。一電晶體602-2之一第一源極/汲極區域可耦合至資料線605-2 (D_),電晶體602-2之一第二源極/汲極區域可耦合至電容器603-2,且一電晶體602-2之一閘極可耦合至字線604-X。如圖6中所展示之胞元板可耦合至電容器603-1及603-2中之每一者。胞元板可為可在各種記憶體陣列組態中將一參考電壓(例如,接地)施加至其之一共同節點。 根據本發明之若干項實施例,記憶體陣列630耦合至感測電路650。在此實例中,感測電路650包括對應於各別記憶體胞元行(例如,耦合至各別對互補資料線)之一感測放大器606及一運算組件631。感測放大器606可耦合至該對互補感測線605-1及605-2。運算組件631可經由通過閘607-1及607-2耦合至感測放大器606。通過閘607-1及607-2之閘極可耦合至邏輯運算選擇邏輯613。 邏輯運算選擇邏輯613可經組態以包含用於控制通過閘(其耦合不在感測放大器606與運算組件631之間轉置的該對互補感測線)之通過閘邏輯及/或用於控制交換閘(其耦合在感測放大器606與運算組件631之間轉置的該對互補感測線)之交換閘邏輯。邏輯運算選擇邏輯613亦可耦合至該對互補感測線605-1及605-2。邏輯運算選擇邏輯613可經組態以基於一選定邏輯運算而控制通過閘607-1及607-2之連續性,如下文針對邏輯運算選擇邏輯613之各種組態詳細地闡述。 感測放大器606可經操作以判定儲存於一選定記憶體胞元中之一資料值(例如,邏輯狀態)。感測放大器606可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。在圖6中所圖解說明之實例中,對應於感測放大器606之電路包括一鎖存器615,該鎖存器包含耦合至一對互補資料線D 605-1及D_ 605-2之四個電晶體。然而,實施例並不限於此實例。鎖存器615可為一交叉耦合之鎖存器(例如,諸如n通道電晶體(例如,NMOS電晶體) 627-1及627-2之一對電晶體之閘極與諸如p通道電晶體(例如,PMOS電晶體) 629-1及629-2之另一對電晶體之閘極交叉耦合)。包括電晶體627-1、627-2、629-1及629-2之交叉耦合之鎖存器615可稱為一初級鎖存器。 在操作中,當正感測(例如,讀取)一記憶體胞元時,資料線605-1 (D)或605-2 (D_)中之一者上之電壓將稍大於資料線605-1 (D)或605-2 (D_)中之另一者上之電壓。一ACT信號及RNL*信號可經驅動為低以啟用(例如,激發)感測放大器606。具有較低電壓之資料線605-1 (D)或605-2 (D_)將接通PMOS電晶體629-1或629-2中之一者至大於PMOS電晶體629-1或629-2中之另一者之一程度,藉此將具有較高電壓之資料線605-1 (D)或605-2 (D_)驅動為高至大於另一資料線605-1 (D)或605-2 (D_)被驅動為高之一程度。 類似地,具有較高電壓之資料線605-1 (D)或605-2 (D_)將接通NMOS電晶體627-1或627-2中之一者至大於NMOS電晶體627-1或627-2中之另一者之一程度,藉此將具有較低電壓之資料線605-1 (D)或605-2 (D_)驅動為低至大於另一資料線605-1 (D)或605-2 (D_)被驅動為低之一程度。因此,在一短延遲之後,具有稍微較大電壓之資料線605-1 (D)或605-2 (D_)透過源極電晶體611經驅動至供應電壓VCC
之電壓,且另一資料線605-1 (D)或605-2 (D_)透過槽式(sink)電晶體613經驅動至參考電壓(例如,接地)之電壓。因此,交叉耦合之NMOS電晶體627-1及627-2以及PMOS電晶體629-1及629-2用作一感測放大器對,該感測放大器對放大資料線605-1 (D)及605-2 (D_)上之差動電壓且操作以鎖存自選定記憶體胞元感測到之一資料值。 實施例並不限於圖6中所圖解說明之感測放大器606組態。作為一實例,感測放大器606可為電流模式感測放大器及/或單端感測放大器(例如,耦合至一個資料線之感測放大器)。而且,本發明之實施例並不限於諸如圖6中所展示之一摺疊式資料線架構。 可操作感測放大器606連同運算組件631以使用來自一陣列之資料作為輸入來執行各種邏輯運算。在若干項實施例中,可在不經由一資料線位址存取而傳送資料(例如,不激發一行解碼信號使得資料經由區域I/O線傳送至陣列及感測電路外部之電路)之情況下將一邏輯運算之結果往回儲存至陣列。如此,本發明之若干項實施例可達成使用少於各種先前方法之電力執行邏輯運算及與其相關聯之運算函數。另外,由於若干項實施例消除對跨越I/O線傳送資料以便執行運算函數(例如,在記憶體與離散處理器之間)之需要,因此若干項實施例可達成與先前方法相比之一經增加並行處理能力。 感測放大器606可進一步包含可經組態以平衡資料線605-1 (D)與605-2 (D_)之平衡電路614。在此實例中,平衡電路614包括耦合於資料線605-1 (D)與605-2 (D_)之間的一電晶體624。平衡電路614亦包括各自具有耦合至一平衡電壓(例如,VDD
/2)之一第一源極/汲極區域之電晶體625-1及625-2,其中VDD
係與該陣列相關聯之一供應電壓。電晶體625-1之一第二源極/汲極區域可耦合資料線605-1 (D),且電晶體625-2之一第二源極/汲極區域可耦合資料線605-2 (D_)。電晶體624、625-1及625-2之閘極可耦合在一起,且耦合至一平衡(EQ)控制信號線626。如此,啟動EQ會啟用電晶體624、625-1及625-2,此有效地將資料線605-1 (D)及605-2 (D_)短接在一起且短接至一平衡電壓(例如,VDD
/2)。 雖然圖6展示包括平衡電路614之感測放大器606,但實施例並不如此受限制,且平衡電路614可與感測放大器606離散地實施、以不同於圖6中所展示之組態之一組態實施或者根本不實施。 如下文進一步闡述,在若干項實施例中,感測電路(例如,感測放大器606及運算組件631)可經操作以執行一選定邏輯運算,且在不經由一I/O線傳送來自感測電路之資料(例如,在不經由啟動一行解碼信號執行一資料線位址存取)之情況下最初將結果儲存於感測放大器606或運算組件631中之一者中。 執行邏輯運算(例如,涉及資料值之布林邏輯函數)係基本且常用的。布林邏輯函數用於諸多較高層級函數中。因此,可利用經改良邏輯運算實現之速度及/或功率效率可轉化為較高階函數性之速度及/或功率效率。 如圖6中所展示,運算組件631亦可包括一鎖存器,該鎖存器可在本文中稱為一次級鎖存器664。次級鎖存器664可以類似於上文關於初級鎖存器615所闡述之方式之一方式組態及操作,惟次級鎖存器之該對交叉耦合之p通道電晶體(例如,PMOS電晶體)可具有耦合至一供應電壓(例如,VDD
)之其各別源且次級鎖存器之該對交叉耦合之n通道電晶體(例如,NMOS晶體)可具有選擇性地耦合至一參考電壓(例如,接地)之其各別源使得連續啟用次級鎖存器除外。運算組件之組態並不限於圖6中在631處所展示之組態,且下文進一步闡述各種其他實施例。 圖7係圖解說明根據本發明之若干項實施例之能夠實施一XOR邏輯運算之感測電路之一示意圖。圖7展示耦合至一對互補感測線705-1及705-2之一感測放大器706、邏輯運算選擇邏輯713以及經由通過閘707-1及707-2而耦合至感測放大器706之一運算組件731。圖7中所展示之感測放大器706可對應於圖6中所展示之感測放大器606。圖7中所展示之運算組件731可對應於圖1中之包含運算組件之感測電路150。圖7中所展示之邏輯運算選擇邏輯713可對應於圖6中所展示之邏輯運算選擇邏輯613。通過閘707-1及707-2之閘極可由一邏輯運算選擇邏輯713信號(例如,Pass)控制。舉例而言,邏輯運算選擇邏輯713之一輸出可耦合至通過閘707-1及707-2之閘極。此外,運算組件731可包括經組態以向左及向右移位資料值之一可載入移位暫存器。 根據圖7中所圖解說明之實施例,運算組件731可包括經組態以向左及向右移位資料值之一可載入移位暫存器之各別級(例如,移位胞元)。舉例而言,如圖7中所圖解說明,移位暫存器之每一運算組件731 (例如,級)包括一對右移位電晶體781及786、一對左移位電晶體789及790以及一對反相器787及788。信號PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可施加至各別控制線782、783、791及792以根據本文中所闡述之實施例啟用/停用與執行邏輯運算及/或移位資料相關聯之對應運算組件731之鎖存器上之回饋。 圖7中所展示之感測電路展示耦合至若干個邏輯選擇控制輸入控制線(包含ISO、TF、TT、FT及FF)之運算選擇邏輯713。自邏輯選擇控制輸入線上之邏輯選擇控制信號之狀況以及在經由被確證之一ISO控制信號啟用隔離電晶體750-1及750-2時存在於該對互補感測線705-1及705-2上之資料值而判定一邏輯運算自複數個邏輯運算之選擇。 根據各種實施例,運算選擇邏輯713可包含四個邏輯選擇電晶體:邏輯選擇電晶體762,其耦合於交換電晶體742之閘極與一TF信號控制線之間;邏輯選擇電晶體752,其耦合於通過閘707-1及707-2之閘極與一TT信號控制線之間;邏輯選擇電晶體754,其耦合於通過閘707-1及707-2之閘極與一FT信號控制線之間;及邏輯選擇電晶體764,其耦合於交換電晶體742之閘極與一FF信號控制線之間。邏輯選擇電晶體762及752之閘極透過隔離電晶體750-1 (其具有耦合至一ISO信號控制線之一閘極)耦合至真實感測線。邏輯選擇電晶體764及754之閘極透過隔離電晶體750-2 (其亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線。 存在於該對互補感測線705-1及705-2上之資料值可經由通過閘707-1及707-2而載入至運算組件731中。運算組件731可包括一可載入移位暫存器。當通過閘707-1及707-2開通時,該對互補感測線705-1及705-2上之資料值被傳遞至運算組件731且藉此載入至可載入移位暫存器中。該對互補感測線705-1及705-2上之資料值可為在感測放大器經激發之情況下儲存於感測放大器706中之資料值。在此實例中,邏輯運算選擇邏輯信號Pass係高的以將通過閘707-1及707-2開通。 ISO、TF、TT、FT及FF控制信號可操作以基於感測放大器706中之資料值(「B」)及運算組件731中之資料值(「A」)而選擇一邏輯功能來實施。特定而言,ISO、TF、TT、FT及FF控制信號經組態以獨立於存在於該對互補感測線705-1及705-2上之資料值而選擇邏輯功能來實施(但所實施邏輯運算之結果可取決於存在於該對互補感測線705-1及705-2上之資料值)。舉例而言,ISO、TF、TT、FT及FF控制信號選擇邏輯運算來直接實施,此乃因存在於該對互補感測線705-1及705-2上之資料值並未通過邏輯以操作通過閘707-1及707-2之閘極。 另外,圖7展示經組態以在感測放大器706與運算組件731之間交換該對互補感測線705-1及705-2之定向之交換電晶體742。當交換電晶體742開通時,交換電晶體742之感測放大器706側上之該對互補感測線705-1及705-2上之資料值反向耦合至交換電晶體742之運算組件731側上之該對互補感測線705-1及705-2,且藉此載入至運算組件731之可載入移位暫存器中。 當啟動ISO控制信號線時且啟動TT控制信號(例如,係高的) (真實感測線上之資料值係「1」)或啟動FT控制信號(例如,係高的) (其中互補感測線上之資料值係「1」)時,邏輯運算選擇邏輯713信號Pass可經啟動(例如,係高的)以將通過閘707-1及707-2開通(例如,進行傳導)。 真實感測線上之資料值係一「1」會將邏輯選擇電晶體752及762開通。互補感測線上之資料值係一「1」會將邏輯選擇電晶體754及764開通。若ISO控制信號或各別TT/FT控制信號或者對應感測線(例如,特定邏輯選擇電晶體之閘極耦合至其之感測線)上之資料值並非係高的,則通過閘707-1及707-2將不由一特定邏輯選擇電晶體開通。 當啟動ISO控制信號線且啟動TF控制信號(例如,係高的) (其中真實感測線上之資料值係「1」)或啟動FF控制信號(例如,係高的) (其中互補感測線上之資料值係「1」)時,邏輯運算選擇邏輯信號Pass*可經啟動(例如,係高的)以將交換電晶體742開通(例如,進行傳導)。若各別控制信號或對應感測線(例如,特定邏輯選擇電晶體之閘極耦合至其之感測線)上之資料值並非係高的,則交換電晶體742將不由一特定邏輯選擇電晶體開通。 Pass*控制信號未必與Pass控制信號互補。Pass控制信號及Pass*控制信號兩者可能同時啟動或同時去啟動。然而,同時啟動Pass控制信號及Pass*控制信號兩者使該對互補感測線短接在一起,此可為待避免之一破壞性組態。 圖7中所圖解說明之感測電路經組態以直接自四個邏輯選擇控制信號選擇複數個邏輯運算中之一者來實施(例如,邏輯運算選擇不取決於存在於該對互補感測線上之資料值)。邏輯選擇控制信號之某些組合可致使通過閘707-1及707-2以及交換電晶體742皆同時開通,此使該對互補感測線705-1及705-2短接在一起。根據本發明之若干項實施例,可由圖7中所圖解說明之感測電路實施之邏輯運算可為在圖8中所展示之邏輯表中總結之邏輯運算。 圖8係圖解說明根據本發明之若干項實施例之由圖7中所展示之一感測電路實施之可選擇邏輯運算結果之一邏輯表。四個邏輯選擇控制信號(例如,TF、TT、FT及FF)連同存在於互補感測線上之一特定資料值可用於選擇多個邏輯運算中之一者來實施,涉及儲存於感測放大器706及運算組件731中之開始資料值。該四個控制信號連同存在於互補感測線上之一特定資料值控制通過閘707-1及707-2以及交換電晶體742之連續性,此繼而在激發之前/之後影響運算組件731及/或感測放大器706中之資料值。可選擇地控制交換電晶體742之連續性之能力促進實施涉及反轉資料值(例如,反轉運算元及/或反轉結果)之邏輯運算以及其他。 圖8中所圖解說明之邏輯表8-1展示儲存於運算組件731中之開始資料值(以844展示於欄A中)及儲存於感測放大器706中之開始資料值(以845展示於欄B中)。邏輯表8-1中之其他3個欄標頭係指通過閘707-1及707-2以及交換電晶體742之連續性,其可分別為取決於四個邏輯選擇控制信號(例如,TF、TT、FT及FF)連同存在於該對互補感測線705-1及705-2上之一特定資料值之狀態而經控制以開通或關斷。「未開通」欄對應於通過閘707-1及707-2以及交換電晶體742皆係處於一未傳導狀況中,「開通真實」對應於通過閘707-1及707-2係處於一傳導狀況中,且「開通反轉」對應於交換電晶體742係處於一傳導狀況中。邏輯表8-1中不反映對應於通過閘707-1及707-2以及交換電晶體742皆係處於一傳導狀況中之組態,此乃因此導致感測線被短接在一起。 經由對通過閘707-1及707-2以及交換電晶體742之連續性之選擇性控制,邏輯表8-1之上部部分之三個欄中之每一者可與邏輯表8-1之下部部分之三個欄中之每一者組合以提供對應於九個不同邏輯運算之3 x 3 = 9個不同結果組合,如藉由以875所展示之各種連接路徑所指示。在圖8中所圖解說明之邏輯表8-2中總結可藉由感測電路(例如,圖5A中之550)實施之九個不同可選擇邏輯運算(包含一XOR邏輯運算)。 圖8中所圖解說明之邏輯表8-2之欄展示包含邏輯選擇控制信號之狀態之一標頭880。舉例而言,一第一邏輯選擇控制信號之狀態提供於列876中、一第二邏輯選擇控制信號之狀態提供於列877中、一第三邏輯選擇控制信號之狀態提供於列878中且一第四邏輯選擇控制信號之狀態提供於列879中。在列847中總結對應於結果之特定邏輯運算。 儘管本文中已圖解說明及闡述包含感測電路、感測放大器、運算組件、動態鎖存器、隔離器件及/或移位電路之各種組合及組態之實例性實施例,但本發明之實施例並不限於本文中明確陳述之彼等組合。本文中所揭示之感測電路、感測放大器、運算組件、動態鎖存器、隔離器件及/或移位電路之其他組合及組態明確地包含於本發明之範疇內。 雖然本文中已圖解說明及闡述特定實施例,但熟習此項技術者將瞭解,旨在達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之一或多項實施例之更改或變化形式。將理解,已以一說明性方式而非一限制性方式做出以上說明。在審閱以上說明後,熟習此項技術者將旋即明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多項實施例之範疇包含其中使用以上結構及方法之其他應用。因此,本發明之一或多項實施例之範疇應參考隨附申請專利範圍連同授權此申請專利範圍之等效內容之全部範圍來判定。 在前述實施方式中,出於簡化本發明之目的,將某些特徵一起集合於一單項實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中多之特徵之一意圖。而是,如隨附申請專利範圍所反映,發明性標的物在於少於一單項所揭示實施例之所有特徵。因此,特此將隨附申請專利範圍併入至實施方式中,其中每一請求項獨立地作為一單獨實施例。
8-1‧‧‧邏輯表
8-2‧‧‧邏輯表
100‧‧‧運算系統/系統
101‧‧‧具有記憶體中處理能力之器件/記憶體器件/記憶體組件
110‧‧‧主機
130‧‧‧記憶體陣列/陣列
136‧‧‧暫存器/ 記憶體映射輸入/輸出暫存器 /控制暫存器
140‧‧‧控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧匯流排
156‧‧‧資料匯流排
157‧‧‧帶外匯流排
170‧‧‧額外邏輯電路/邏輯
220 ‧‧‧具有記憶體中處理能力之器件/記憶體器件/記憶體中處理器件
221-1至221-7‧‧‧組/記憶體組
231-1至231-7‧‧‧控制邏輯
232-1至232-7‧‧‧定序器
233-1至233-7‧‧‧時序電路
240-1至240-7‧‧‧控制器
241‧‧‧高速介面
245‧‧‧組仲裁器
255-1至255-7‧‧‧控制線/資料路徑/ 資料輸入/輸出
301‧‧‧記憶體組件
302‧‧‧邏輯組件
305‧‧‧邏輯/記憶體器件/ 邏輯/記憶體器件實施例
307‧‧‧邏輯/記憶體器件/ 邏輯/記憶體器件實施例
321‧‧‧組/記憶體組
323‧‧‧切換電路
325‧‧‧邏輯/經分割邏輯
330‧‧‧記憶體胞元陣列/陣列
331‧‧‧控制邏輯
332‧‧‧定序器
333‧‧‧時序電路
339‧‧‧仲裁電路
350‧‧‧感測電路
355‧‧‧輸入/輸出通道/ 高速輸入/輸出通道
370‧‧‧額外電路/額外邏輯電路
400‧‧‧系統單晶片
401-1至401-N‧‧‧記憶體組件
402‧‧‧邏輯組件
420‧‧‧邏輯/記憶體器件
421‧‧‧部分
501-1至501-N‧‧‧記憶體組件/堆疊式記憶體組件/晶粒/層
502‧‧‧邏輯組件
509‧‧‧象限
510‧‧‧主機/主機器件
511‧‧‧象限
520-1至520-M‧‧‧邏輯/記憶體器件/ 具有記憶體中處理能力之邏輯/記憶體器件 /器件
521-1至521-N‧‧‧經分割部分/部分/組
523‧‧‧內部切換電路/切換電路
525-1‧‧‧經分割部分/單獨邏輯/經分割邏輯
525-M‧‧‧單獨邏輯/經分割邏輯
529-1至529-4‧‧‧鏈路
531‧‧‧控制邏輯/直插式記憶體模組控制邏輯
532‧‧‧定序器
533‧‧‧時序電路
536‧‧‧正常控制暫存器及時序電路/傳統雙倍資料速率控制暫存器
602-1‧‧‧電晶體
602-2‧‧‧電晶體
603-1‧‧‧電容器
603-2‧‧‧電容器
604-X‧‧‧字線
604-Y‧‧‧字線
605-1‧‧‧資料線/互補感測線/互補資料線
605-2‧‧‧資料線/互補感測線/互補資料線
606‧‧‧感測放大器
607-1‧‧‧通過閘
607-2‧‧‧通過閘
611‧‧‧源極電晶體
613‧‧‧邏輯運算選擇邏輯/槽式電晶體
614‧‧‧平衡電路
615‧‧‧鎖存器/初級鎖存器
624‧‧‧電晶體
625-1‧‧‧電晶體
625-2‧‧‧電晶體
626‧‧‧平衡控制信號線
627-1‧‧‧n通道電晶體/NMOS電晶體/電晶體
627-2‧‧‧n通道電晶體/NMOS電晶體/電晶體
629-1‧‧‧p通道電晶體/PMOS電晶體/電晶體
629-2‧‧‧p通道電晶體/PMOS電晶體/電晶體
630‧‧‧記憶體陣列
631‧‧‧運算組件
650‧‧‧感測電路
664‧‧‧次級鎖存器
705-1‧‧‧互補感測線
705-2‧‧‧互補感測線
706‧‧‧感測放大器
707-1‧‧‧通過閘
707-2‧‧‧通過閘
713‧‧‧邏輯運算選擇邏輯/運算選擇邏輯
731‧‧‧運算組件
742‧‧‧交換電晶體
750-1‧‧‧隔離電晶體
750-2‧‧‧隔離電晶體
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
781‧‧‧右移位電晶體
782‧‧‧控制線
783‧‧‧控制線
786‧‧‧右移位電晶體
787‧‧‧反相器
788‧‧‧反相器
789‧‧‧左移位電晶體
790‧‧‧左移位電晶體
791‧‧‧控制線
792‧‧‧控制線
844‧‧‧開始資料值
845‧‧‧開始資料值
847‧‧‧列
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
879‧‧‧列
880‧‧‧標頭
A‧‧‧資料值/行
ACT‧‧‧信號
B‧‧‧資料值/行
D‧‧‧資料線/互補資料線
D_‧‧‧資料線/互補資料線
DIGIT(n)‧‧‧資料線
DIGIT(n)_‧‧‧資料線
DIGIT(n+1)‧‧‧資料線
DIGIT(n+1)_‧‧‧資料線
DIGIT(n-1)‧‧‧資料線
DIGIT(n-1)_‧‧‧資料線
EQ‧‧‧平衡
FF‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
FT‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
ISO‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/控制信號線
Pass‧‧‧邏輯運算選擇邏輯信號/控制信號
Pass*‧‧‧邏輯運算選擇邏輯信號/控制信號
PHASE 1L‧‧‧信號
PHASE 1R‧‧‧信號
PHASE 2L‧‧‧信號
PHASE 2R‧‧‧信號
RNL*‧‧‧信號
TF‧‧‧輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
TT‧‧‧輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
VCC‧‧‧供應電壓
VDD‧‧‧供應電壓
VDD/2‧‧‧平衡電壓
8-2‧‧‧邏輯表
100‧‧‧運算系統/系統
101‧‧‧具有記憶體中處理能力之器件/記憶體器件/記憶體組件
110‧‧‧主機
130‧‧‧記憶體陣列/陣列
136‧‧‧暫存器/ 記憶體映射輸入/輸出暫存器 /控制暫存器
140‧‧‧控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧匯流排
156‧‧‧資料匯流排
157‧‧‧帶外匯流排
170‧‧‧額外邏輯電路/邏輯
220 ‧‧‧具有記憶體中處理能力之器件/記憶體器件/記憶體中處理器件
221-1至221-7‧‧‧組/記憶體組
231-1至231-7‧‧‧控制邏輯
232-1至232-7‧‧‧定序器
233-1至233-7‧‧‧時序電路
240-1至240-7‧‧‧控制器
241‧‧‧高速介面
245‧‧‧組仲裁器
255-1至255-7‧‧‧控制線/資料路徑/ 資料輸入/輸出
301‧‧‧記憶體組件
302‧‧‧邏輯組件
305‧‧‧邏輯/記憶體器件/ 邏輯/記憶體器件實施例
307‧‧‧邏輯/記憶體器件/ 邏輯/記憶體器件實施例
321‧‧‧組/記憶體組
323‧‧‧切換電路
325‧‧‧邏輯/經分割邏輯
330‧‧‧記憶體胞元陣列/陣列
331‧‧‧控制邏輯
332‧‧‧定序器
333‧‧‧時序電路
339‧‧‧仲裁電路
350‧‧‧感測電路
355‧‧‧輸入/輸出通道/ 高速輸入/輸出通道
370‧‧‧額外電路/額外邏輯電路
400‧‧‧系統單晶片
401-1至401-N‧‧‧記憶體組件
402‧‧‧邏輯組件
420‧‧‧邏輯/記憶體器件
421‧‧‧部分
501-1至501-N‧‧‧記憶體組件/堆疊式記憶體組件/晶粒/層
502‧‧‧邏輯組件
509‧‧‧象限
510‧‧‧主機/主機器件
511‧‧‧象限
520-1至520-M‧‧‧邏輯/記憶體器件/ 具有記憶體中處理能力之邏輯/記憶體器件 /器件
521-1至521-N‧‧‧經分割部分/部分/組
523‧‧‧內部切換電路/切換電路
525-1‧‧‧經分割部分/單獨邏輯/經分割邏輯
525-M‧‧‧單獨邏輯/經分割邏輯
529-1至529-4‧‧‧鏈路
531‧‧‧控制邏輯/直插式記憶體模組控制邏輯
532‧‧‧定序器
533‧‧‧時序電路
536‧‧‧正常控制暫存器及時序電路/傳統雙倍資料速率控制暫存器
602-1‧‧‧電晶體
602-2‧‧‧電晶體
603-1‧‧‧電容器
603-2‧‧‧電容器
604-X‧‧‧字線
604-Y‧‧‧字線
605-1‧‧‧資料線/互補感測線/互補資料線
605-2‧‧‧資料線/互補感測線/互補資料線
606‧‧‧感測放大器
607-1‧‧‧通過閘
607-2‧‧‧通過閘
611‧‧‧源極電晶體
613‧‧‧邏輯運算選擇邏輯/槽式電晶體
614‧‧‧平衡電路
615‧‧‧鎖存器/初級鎖存器
624‧‧‧電晶體
625-1‧‧‧電晶體
625-2‧‧‧電晶體
626‧‧‧平衡控制信號線
627-1‧‧‧n通道電晶體/NMOS電晶體/電晶體
627-2‧‧‧n通道電晶體/NMOS電晶體/電晶體
629-1‧‧‧p通道電晶體/PMOS電晶體/電晶體
629-2‧‧‧p通道電晶體/PMOS電晶體/電晶體
630‧‧‧記憶體陣列
631‧‧‧運算組件
650‧‧‧感測電路
664‧‧‧次級鎖存器
705-1‧‧‧互補感測線
705-2‧‧‧互補感測線
706‧‧‧感測放大器
707-1‧‧‧通過閘
707-2‧‧‧通過閘
713‧‧‧邏輯運算選擇邏輯/運算選擇邏輯
731‧‧‧運算組件
742‧‧‧交換電晶體
750-1‧‧‧隔離電晶體
750-2‧‧‧隔離電晶體
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
781‧‧‧右移位電晶體
782‧‧‧控制線
783‧‧‧控制線
786‧‧‧右移位電晶體
787‧‧‧反相器
788‧‧‧反相器
789‧‧‧左移位電晶體
790‧‧‧左移位電晶體
791‧‧‧控制線
792‧‧‧控制線
844‧‧‧開始資料值
845‧‧‧開始資料值
847‧‧‧列
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
879‧‧‧列
880‧‧‧標頭
A‧‧‧資料值/行
ACT‧‧‧信號
B‧‧‧資料值/行
D‧‧‧資料線/互補資料線
D_‧‧‧資料線/互補資料線
DIGIT(n)‧‧‧資料線
DIGIT(n)_‧‧‧資料線
DIGIT(n+1)‧‧‧資料線
DIGIT(n+1)_‧‧‧資料線
DIGIT(n-1)‧‧‧資料線
DIGIT(n-1)_‧‧‧資料線
EQ‧‧‧平衡
FF‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
FT‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
ISO‧‧‧邏輯選擇控制輸入控制線/信號控制線/控制信號/控制信號線
Pass‧‧‧邏輯運算選擇邏輯信號/控制信號
Pass*‧‧‧邏輯運算選擇邏輯信號/控制信號
PHASE 1L‧‧‧信號
PHASE 1R‧‧‧信號
PHASE 2L‧‧‧信號
PHASE 2R‧‧‧信號
RNL*‧‧‧信號
TF‧‧‧輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
TT‧‧‧輯選擇控制輸入控制線/信號控制線/控制信號/邏輯選擇控制信號
VCC‧‧‧供應電壓
VDD‧‧‧供應電壓
VDD/2‧‧‧平衡電壓
圖1係呈包含耦合至一主機之一具有記憶體中處理(PIM)能力之器件之一項實例之一運算系統之形式之一裝置的一方塊圖。 圖2係一具有PIM能力之器件之一項實例之一部分之更詳細的另一方塊圖。 圖3A係根據本發明之若干項實施例之具有在一記憶體組件與一邏輯組件之間共用之邏輯之一邏輯/記憶體器件之一方塊圖。 圖3B係根據本發明之若干項實施例之具有在一記憶體組件與一邏輯組件之間共用之邏輯之一邏輯/記憶體器件之另一方塊圖。 圖4圖解說明根據本發明之若干項實施例之一運算系統之一表示。 圖5A係圖解說明根據本發明之若干項實施例之一運算系統之一象限的一方塊圖。 圖5B係圖解說明根據本發明之若干項實施例之一運算系統之一象限的另一方塊圖。 圖6係圖解說明根據本發明之若干項實施例之至一記憶體器件之感測電路的一示意圖。 圖7係圖解說明根據本發明之若干項實施例之至一記憶體器件之感測電路的一示意圖。 圖8係圖解說明根據本發明之若干項實施例之由圖3中所展示之一感測電路實施之可選擇邏輯運算結果的一邏輯表。
301‧‧‧記憶體組件
302‧‧‧邏輯組件
305‧‧‧邏輯/記憶體器件/邏輯/記憶體器件實施例
321‧‧‧組/記憶體組
323‧‧‧切換電路
325‧‧‧邏輯/經分割邏輯
330‧‧‧記憶體胞元陣列/陣列
331‧‧‧控制邏輯
332‧‧‧定序器
333‧‧‧時序電路
339‧‧‧仲裁電路
350‧‧‧感測電路
355‧‧‧輸入/輸出通道/高速輸入/輸出通道
370‧‧‧額外電路/額外邏輯電路
Claims (24)
- 一種裝置,其包括: 複數個記憶體組件,其彼此毗鄰且耦合; 一邏輯組件,其耦合至該複數個記憶體組件; 其中至少一個記憶體組件包括一記憶體器件,該記憶體器件包括: 一記憶體胞元陣列; 感測電路,其耦合至該陣列,該感測電路包含一感測放大器及一運算組件;及 時序電路,其耦合至該陣列及該感測電路,該時序電路經組態以控制該感測電路之操作之時序;且 其中該邏輯組件包括耦合至該時序電路之控制邏輯,該控制邏輯經組態以執行指令以致使該感測電路執行該等操作。
- 如請求項1之裝置,其中該時序電路及該控制邏輯係在不同時脈域中且以不同時脈速度操作。
- 如請求項1之裝置,其中該等操作包含邏輯AND、OR及/或XOR布林運算。
- 如請求項1之裝置,其中該控制邏輯包含經組態以對記憶體中處理(PIM)命令進行操作之一精簡指令集電腦(RISC)類型控制器。
- 如請求項1之裝置,其中: 該控制邏輯耦合至該邏輯組件上之一定序器; 該控制邏輯係一微編碼引擎;且 其中該控制邏輯及該定序器可分別執行微碼指令及協調該邏輯組件上之記憶體中處理(PIM)操作。
- 如請求項1之裝置,其中該時序電路耦合至該控制邏輯且經組態以使用該感測電路來控制邏輯運算之時序。
- 如請求項1之裝置,其中該邏輯組件及該複數個記憶體組件包括: 複數個堆疊式動態隨機存取記憶體(DRAM)記憶體晶粒,其藉由穿矽通孔(TSV)而耦合至一邏輯晶粒以形成一記憶體中處理(PIM)器件。
- 一種裝置,其包括: 複數個記憶體晶粒,其彼此毗鄰且耦合; 一邏輯晶粒,其耦合至該複數個記憶體晶粒; 其中該複數個記憶體晶粒中之每一者包括複數個經分割記憶體庫,每一記憶體庫包括: 一記憶體胞元陣列; 感測電路,其耦合至該陣列,該感測電路包含經組態以執行操作之一感測放大器及一運算組件;及 時序電路,其耦合至該陣列及該感測電路以控制該感測電路之操作之時序;且 其中該邏輯晶粒包括複數個經分割邏輯,每一經分割邏輯耦合至該複數個經分割記憶體庫之一子集以形成複數個記憶體中處理(PIM)器件。
- 如請求項8之裝置,其中該複數個經分割記憶體庫中之每一者包括一定序器,該定序器具有用以協調記憶體中處理(PIM)操作之一微編碼引擎。
- 如請求項8之裝置,其中: 該複數個經分割記憶體庫中之每一者經組態以執行一記憶體陣列存取請求;且 每一經分割邏輯經組態以執行記憶體中處理(PIM)命令。
- 如請求項8之裝置,其中該邏輯晶粒包括一仲裁電路,其中該仲裁電路經組態以: 自一主機接收一PIM請求; 自該主機接收一記憶體陣列請求;及 根據一排程原則而將對該PIM請求及該記憶體陣列請求之執行排程。
- 如請求項11之裝置,其中該仲裁電路經組態以根據與該主機相關聯之一快取記憶體一致性協定而排程一PIM請求。
- 如請求項8之裝置,其中該邏輯晶粒包括切換電路,其中該切換電路經組態以: 路由自一主機接收之記憶體陣列請求;及 路由自該主機接收之PIM請求以使用該感測電路來執行一邏輯運算。
- 一種裝置,其包括: 一記憶體晶粒,其中該記憶體晶粒包括複數個經分割記憶體庫,每一記憶體庫包括: 一記憶體陣列; 感測電路,其耦合至該陣列,該感測電路包含經組態以執行邏輯運算之感測放大器及一運算組件;及 一第一經分割邏輯,其耦合至該陣列及該感測電路,該第一經分割邏輯經組態以為該感測電路上之該等邏輯運算提供時序;及 一邏輯晶粒,其中該邏輯晶粒包括耦合至該第一經分割邏輯之一第二經分割邏輯,該邏輯晶粒經組態以: 接收記憶體中處理(PIM)請求; 執行微碼指令以執行該等邏輯運算;及 在所接收記憶體陣列請求與所接收PIM請求之間應用一排程原則。
- 如請求項14之裝置,其中該邏輯晶粒包括複數個第二經分割邏輯,每一第二經分割邏輯與該複數個經分割記憶體庫中之至少一者相關聯以形成一記憶體中處理(PIM)器件。
- 如請求項14之裝置,其中: 該記憶體晶粒上之該第一經分割邏輯經組態以: 擷取微碼指令;及 定序PIM操作;且 該第二經分割邏輯包括用以執行該等微碼指令以執行該等邏輯運算之控制邏輯。
- 一種用於操作一邏輯/記憶體器件之方法,其包括: 在該邏輯/記憶體器件之一邏輯晶粒處接收記憶體中處理(PIM)請求; 在該邏輯晶粒處接收記憶體陣列請求; 使用該邏輯晶粒上之控制邏輯來致使在與該邏輯/記憶體器件之一記憶體晶粒上之一記憶體陣列相關聯之感測電路上執行邏輯運算;及 使用該記憶體晶粒上之時序電路來為該記憶體晶粒上之該等邏輯運算提供時序。
- 如請求項17之方法,其中該方法包括對記憶體陣列請求應用一優先權以使其優先於PIM請求。
- 如請求項17之方法,其中該方法包括對PIM請求應用一優先權以使其優先於記憶體陣列請求。
- 如請求項17之方法,其中該方法包括: 使用該記憶體晶粒上之一狀態機作為該時序電路來為該等邏輯運算提供時序;及 使用與該時序電路分離之雙倍資料速率(DDR)控制暫存器來提供對該記憶體陣列之存取。
- 如請求項17之方法,其中使用該邏輯晶粒上之該控制邏輯包括使用該控制邏輯來進行以下操作: 自該記憶體陣列提取微碼指令;及 將該等微碼指令解碼成由該邏輯晶粒上之一定序器實施之函數呼叫。
- 如請求項17之方法,其中該方法包括使用與該記憶體晶粒上之該時序電路相關聯之一定序器來產生用以執行該感測電路上之該等邏輯運算之操作循環之序列。
- 如請求項17之方法,其中使用該邏輯晶粒上之該控制邏輯包括:使用該控制邏輯來執行該邏輯晶粒上之微碼指令以致使在該記憶體晶粒上執行邏輯運算。
- 如請求項17之方法,其中該方法包括使用與該邏輯晶粒上之該控制邏輯相關聯之仲裁電路來在所接收記憶體陣列請求與所接收PIM請求之間應用一排程原則。
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